JP2012509594A - 集積キャパシタのためのシールド - Google Patents
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Abstract
Description
本発明は、通常「集積キャパシタ」と称される、集積回路(「IC」)に形成されるキャパシタに関する。
ICを製造する方法は、トランジスタなどのさまざまな電気デバイスが半導体基板に形成される処理のフロントエンドシーケンスと、処理のバックエンドシーケンスとを典型的に含み、バックエンドシーケンスは、誘電材料およびパターニングされた導電材料(典型的に金属)の互い違いの層を形成することを一般的に含み、導電性ビアまたは他の技術を用いて金属層を相互接続し、電気デバイスを他の電気デバイスに、かつICの端子に接続する三次元配線構造を形成する。
集積回路(「IC」)のキャパシタはコアキャパシタ部分を含み、コアキャパシタ部分は、キャパシタの第1のノードに電気的に接続され、かつ第1のノードの一部を形成し、ICの第1の導電層に形成された第1の複数の導電性要素と、キャパシタの第2のノードに電気的に接続され、かつ第2のノードの一部を形成し、第1の導電層に形成された第2の複数の導電性要素とを有する。第1の複数の導電性要素は、第1の導電層において第2の複数の導電性要素と互い違いになっている。第1のノードに電気的に接続され、かつ第1のノードの一部を形成する第3の複数の導電性要素は、第1の導電層に隣接した第2の導電層に形成され、第2の複数の導電性要素のいくつかのうちの少なくとも部分は、第3の複数の導電性要素のいくつかのうちの少なくとも部分の上にあり、当該部分に縦方向に結合する。キャパシタは、第4の複数の導電性要素を有するシールドキャパシタ部分も含み、第4の複数の導電性要素は、少なくともICの第1の導電層、ICの第2の導電層、ICの第3の導電層、およびICの第4の導電層に形成される。第1のおよび第2の導電層は、第3の導電層と第4の導電層との間にある。シールドキャパシタ部分は、キャパシタの第2のノードに電気的に接続され、かつ第2のノードの一部を形成し、第1のおよび第3の複数の導電性要素を包囲する。
添付の図面は、発明の1以上の局面にかかる例示的な実施の形態を示す。しかし、添付の図面は、示される実施の形態に発明を限定するものと解釈されるべきではなく、説明および理解だけのためのものである。
図1は、発明の実施の形態にかかるキャパシタ102,104を用いた回路100の回路図である。キャパシタ104の上部ノード108は、増幅器116の高インピーダンス入力114に接続されるか、または高インピーダンス入力114から切断されるように切替可能である。フィードバックキャパシタ102の上部ノード106も増幅器116の高インピーダンス入力114に接続されるが、下部ノード110は増幅器116の出力118に接続される。フィードバックキャパシタ102は、スイッチ119を閉じることによって切替可能に短絡される。カップリングキャパシタ104は、下部ノードシールド120によってシールドされた上部ノード108を有し、下部ノードシールド120は、導電性構造が下部ノードに電気的に接続された状態で上部ノード108を本質的に包囲し、かつ上部ノード108の、回路100の他のノードへの寄生容量カップリングを減少させる。上部ノード108への接続は、下部ノードシールド120の間隙を介してなされる。下部ノードシールドは連続しているものとして示されるが、いくつかの実施の形態では、下部ノードシールドは、金属フィラメント、金属ビア、およびポリシリコンもしくはシリサイドプレート、またはストリップといった、いくつかの導電性要素で構成されて上部ノードの周囲に導電性ケージを形成し、電気的ノイズとICの他のノードへのカップリングとから上部ノードをシールドする。いくつかの実施の形態では、下部ノードシールドは、上部ノードに結合することによって、集積キャパシタの全キャパシタンスに寄与する。なお、キャパシタは二端子デバイスと一般的に見なされ、本明細書に記載される「上部」および「下部」ノードは、キャパシタのこれら2つの端子におおむね対応する。したがって、以下に記載される構造は、一方もしくは他方のノードに(たとえば電気的に)接続している、またはノードの部分もしくは部位を形成していると見なされ得る。ノードは、それに接続された容量性構造から分離されておらず、それらの構造はノードの部分を形成し得る。
Claims (15)
- 集積回路(「IC」)のキャパシタであって、
コアキャパシタ部分を備え、前記コアキャパシタ部分は、前記キャパシタの第1のノードに電気的に接続され、かつ前記第1のノードの第1の部分を形成し、前記ICの第1の導電層に形成された第1の複数の導電性要素と、前記キャパシタの第2のノードに電気的に接続され、かつ前記第2のノードの第1の部分を形成し、前記第1の導電層に形成された第2の複数の導電性要素とを有し、前記第1の複数の導電性要素は、前記第1の導電層において前記第2の複数の導電性要素と互い違いになっており、前記コアキャパシタ部分はさらに、前記第1のノードに電気的に接続され、かつ前記第1のノードの第2の部分を形成し、前記第1の導電層に隣接した第2の導電層に形成された第3の複数の導電性要素を有し、前記第2の複数の導電性要素のいくつかのうちの少なくとも部分は、前記第3の複数の導電性要素のいくつかのうちの少なくとも部分の上にあり、当該部分に縦方向に結合し、さらに、
第4の複数の導電性要素を有するシールドキャパシタ部分を備え、前記第4の複数の導電性要素は、少なくとも前記ICの前記第1の導電層、前記ICの前記第2の導電層、前記ICの第3の導電層、および前記ICの第4の導電層に形成され、前記第1の導電層および前記第2の導電層は各々、前記第3の導電層と前記第4の導電層との間にあり、前記シールドキャパシタ部分は、前記キャパシタの第2のノードに電気的に接続され、かつ前記第2のノードの第2の部分を形成し、前記第1の複数の導電性要素と前記第3の複数の導電性要素とを包囲する、キャパシタ。 - 前記第3の導電層は前記ICの金属層であり、前記第4の導電層は前記ICのポリ層であり、前記シールドキャパシタ部分は、前記金属層において複数の金属ストライプで形成された第1のノードシールドプレートと、前記ポリ層に形成された第2のノードシールドプレートとを含む、請求項1に記載のキャパシタ。
- 前記シールドキャパシタ部分は、前記第3の導電層に形成された第1のノードシールドプレートと、前記第4の導電層に形成された第2のノードシールドプレートとを含み、前記第1のノードシールドプレートから前記第2のノードシールドプレートに延在する第1の導電性カーテンと、前記第1のノードシールドプレートから前記第2のノードシールドプレートに延在する第2の導電性カーテンとをさらに備える、請求項1に記載のキャパシタ。
- 前記ICの基準ノードに電気的に接続された基準シールドをさらに備え、前記シールドキャパシタ部分は、前記基準シールドと前記コアキャパシタ部分との間に配置される、請求項1から3のうちいずれか1項に記載のキャパシタ。
- 前記基準シールドは、前記ICの基板の基板部分と、前記基板部分から延在する第1の導電性カーテンと、前記基板部分から延在する第2の導電性カーテンとを含む、請求項4に記載のキャパシタ。
- 前記基板部分は、前記ICの前記基板のNウェルを含む、請求項5に記載のキャパシタ。
- 前記ICの金属層において前記第1の導電性カーテンから前記第2の導電性カーテンに延在する基準シールドプレートをさらに備える、請求項5または6に記載のキャパシタ。
- 前記第1の複数の導電性要素は、第1の方向に沿って延在する第1の複数の導電性ストリップを含み、前記第2の複数の導電性要素は、前記第1の方向に沿って延在する第2の複数の導電性ストリップを含み、前記第3の複数の導電性要素は、前記第1の方向に直交する第2の方向に沿って延在する第3の複数の導電性ストリップを含む、請求項1から7のうちいずれか1項に記載のキャパシタ。
- 前記第1の複数の導電性ストリップは、前記第2の複数の導電性ストリップと互い違いになっており、前記第3の複数の導電性ストリップは前記第2の導電層において互いに隣接し、前記第1の導電層の前記第1の複数の導電性ストリップのうち第1の導電性ストリップを、前記第2の導電層の前記第3の複数の導電性ストリップのうち第2の導電性ストリップに電気的に接続するための第1のビアをさらに備える、請求項8に記載のキャパシタ。
- 前記シールドキャパシタ部分は、前記第3の導電層に形成された第1のノードシールドプレートを含み、前記第1のノードシールドプレートは、前記第2の方向に沿って延在する第4の複数の導電性ストリップを含み、前記第4の複数の導電性ストリップは、前記第3の導電層において互いに隣接し、前記第1の導電層の前記第2の複数の導電性ストリップのうち第3の導電性ストリップを、前記第3の導電層の前記第4の複数の導電性ストリップのうち第4の導電性ストリップに電気的に接続する第2のビアをさらに備える、請求項8または9に記載のキャパシタ。
- 前記第3の複数の導電性ストリップのうち第5の導電性ストリップを、前記第1の複数の導電性ストリップのうち第6の導電性ストリップに電気的に接続する第3のビアをさらに備える、請求項8から10のうちいずれか1項に記載のキャパシタ、
- 前記ICの第5の導電層に形成された第5の複数の導電性要素をさらに備え、前記第5の複数の導電性要素は、前記第4の導電層と前記第2の導電層との間に配置され、前記第1のノードに電気的に接続され、かつ前記第1のノードの第3の部分を形成し、前記第4の複数の導電性要素は、前記第1の方向に沿って延在し、さらに、
前記第2のノードに電気的に接続され、かつ前記第2のノードの第3の部分を形成し、前記第5の導電層に形成された第6の複数の導電性要素を備え、前記第6の複数の導電性要素は、前記第1の方向に沿って延在し、前記第5の導電層の前記第5の複数の導電性要素と互い違いになっている、請求項1から11のうちいずれか1項に記載のキャパシタ。 - 前記第5の複数の導電性要素は第5の複数の導電性ストリップを含み、前記第6の複数の導電性要素は第6の複数の導電性ストリップを含み、前記第3の複数の導電性ストリップのうち第7の導電性ストリップを、前記第5の複数の導電性ストリップのうち第8の導電性ストリップに電気的に接続する第4のビアをさらに備える、請求項12に記載のキャパシタ。
- 前記シールドキャパシタ部分は、前記第4の導電層に形成された第2のノードシールドプレートを含み、前記第2のノードシールドを、前記第6の複数の導電性ストリップのうち第9の導電性ストリップに電気的に接続する第5のビアをさらに備える、請求項12または13に記載のキャパシタ。
- 前記第1の複数の導電性要素は、第1の方向に沿って延在する第1の複数の導電性ストリップを含み、前記第2の複数の導電性要素は、前記第1の方向に沿って延在する第2の複数の導電性ストリップを含み、前記第3の複数の導電性要素は、前記第1の方向に沿って延在する第3の複数の導電性ストリップを含む、請求項1から7のうちいずれか1項に記載のキャパシタ。
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