KR101252973B1 - 크로스들의 어레이를 구비하는 집적 커패시터 - Google Patents

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Abstract

집적 회로("IC")에서의 커패시터(100)는 이 커패시터의 제1 노드에 전기적으로 연결되어 상기 제1 노드의 부분을 형성하는 IC의 제1 금속층에 형성된 제1의 복수의 전도성 크로스(102, 104)와 상기 IC의 금속 층에 형성되는 제 2의 복수의 전도성 크로스(108, 110)를 구비한다. 상기 제 2의 복수의 전도성 크로스에 있는 전도성 크로스들은 상기 커패시터의 제 2 노드에 전기적으로 연결되어 상기 제 2 노드의 부분을 형성하고 상기 제 1 노드에 용량적으로 결합된다.

Description

크로스들의 어레이를 구비하는 집적 커패시터{INTEGRATED CAPACITOR WITH ARRAY OF CROSSES}
본 발명은 흔히 '집적 커패시터(integrated capacitor)'로 일컬어지는 집적회로(IC)에 형성된 커패시터에 관한 것이다.
IC들을 제조하는 방법은 전형적으로 트랜지스터등의 다양한 전기적 디바이스들을 반도체 기판에 형성하는 프론트-엔드(front-end) 프로세싱 시퀀스 및 일반적으로 절연물질 및 패터닝된 전도성 물질(전형적으로, 금속)로 된 교번 층을 형성하는 것을 포함하는 백-엔드(back-end) 프로세싱 시퀀스를 포함하며, 전기적 디바이스들을 다른 전기적 디바이스들 및 IC의 단자들에 연결하는 3차원 배선구조가 형성되도록 금속층들을 상호연결하기 위해 전도성 비아 혹은 다른 기법들이 사용된다.
커패시터는 다양한 목적으로 IC 시스템들에 이용된다. 많은 경우들에서, 커패시터를 IC칩에 합체(집적)시키는 것이 바람직하다. 하나의 간단한 방식으로서, 중간에 절연 물질과 함께 2개의 플레이트를 형성하는 것이 있는데, 그러나 이는 커패시턴스를 얻기 위해서 비교적 큰 영역을 소비한다. 소정 영역의 커패시턴스를 증대시키기 위한 한가지 기법은 다중의 전도성 플레이트를 이용하는 것인데, 이들 각각의 전도성 플레이트는 절연에 의해 근접 플레이트(들)로부터 분리된다. 추가의 기법들은 제 1 및 제 2 커패시터 단자(노드)에 교번 연결되는 전도성 라인, 전도성 핑거 또는 전도성 트레이스들로 또한 일컬어지는 전도성 스트립을 이용한다. 전도성 스트립들 간의 측벽 결합(coupling)은 커패시턴스를 제공한다. 수직 일치(vertical congruoncy)로 옵셋 또는 정렬되는 전도성 스트립의 층들이 집적 커패시터 구조의 커패시턴스를 더욱 증대시키기 위해 추가될 수 있다.
하나의 커패시터는 집적 커패시터의 제 2 노드에 연결된 동등한 수의 전도성 스트립과 교번하는 제 1 노드에 연결된 연속하는 층들에 복수의 전도성 스트립을 구비한다. 이 전도성 스트립들은 연속하는 층들 상에서 절반셀 옵셋되어, 제1 노드에 연결된 전도성 스트립이 그 위에 및 양측에 있는 제 2 노드에 연결되는 전도성 스트립을 갖게 된다. 각 노드에 대한 층에 동등한 수의 전도성 스트립의 제공은 일부 어플리케이션들에서는 바람직하나, 일 노드에서 커플링을 갖지않는 것이 바람직한 스위칭 어플리케이션들 등의 다른 어플리케이션들에서는 바람직하지 않은 기판에의 각 노드의 결합을 균형되게 해준다. 기판에의 결합을 줄이기 위하여, 기판과 전도성 스트립의 제 1층과의 사이에 두꺼운 실리콘 이산화물층이 사용된다. 이는 표준 CMOS 제조 시퀀스에서 집적하는 것을 어렵게 하며, 표준 공정 흐름에 추가적인 단계들이 부가되어야함을 요한다. 오버랩하는 평행한 전도성 스트립들의 단부들이 버스 스트립들을 이용하여 연결되는데 이는 추가의 표면 영역을 소비하다.
집적 커패시터를 제공하는 또 하나의 방식은 한 층에 있는 전도성 스트립들을, 오버랩 전도성 스트립들은 동일 노드에 연결하면서, 커패시터의 교번 노드들에 연결하는 것이다. 이는 제 2 노드에 연결된 전도성 스트립들과 상호연결 비아들의 인접 장벽(curtain)과 더불어, 커패시터의 제 1 노드에 연결된 전도성 스트립과 상호 연결 비아들의 장벽을 형성한다. 동일 노드에 연결된 오버랩 전도성 스트립들은 버스 스트립들과 관련된 표면 영역의 유실(lost)을 회피할 수 있게 해주지만, 그러나 상부 스트립이 하부 스트립과 동일한 노드에 연결되기 때문에 층간 커패시턴스(inter-layer capacitance)가 감소된다. 이러한 효과는 다소 배제되는데, 그 이유는 임계 면적이 줄어듦에 따라 스트립간 커패시턴스(inter-strip capacitance)가 층간 커패시턴스보다 더 지배적이기 때문이다. 다시 말해서, 연속하는 금속층들간의 절연층의 분리는 임계 면적의 감소와 함께 전도성 스트립들 간의 절연 분리보다 더욱더 커지게 된다.
일반적으로, 집적 커패시터들이 높은 특유의 커패시턴스를 갖도록 하는 것이 바람직하다. 그러나, 제조성 및 품질 인자("Q" 인자) 또한 많은 경우들에서 중점 사항이다. 제조성에 있어서의 중점사항은 대규모 IC 내에서, 웨이퍼에 걸쳐 그리고 로트별로 집적 커패시터의 최종 커패시턴스 값을 제어하는 것이다.
따라서, 일관된 커패시턴스 값을 제공할 수 있는 집적 커패시터들이 요망된다. 또한, 집적 커패시터가 단위 영역당 높은 커패시턴스, 낮은 (저항)손실, 및 자기-공진 주파수 및 커패시터 회로의 품질을 증대시킴으로써 고주파수 어플리케이션들을 개선시켜 주는 낮은 자기-인덕턴스를 갖도록 하는 것이 일반적으로 요구된다. 일부 어플리케이션들에서, 집적 커패시터들을 전기적 노이즈로부터 차폐하는 것이 또한 바람직하다.
집적 회로("IC")에서의 커패시터는 이 커패시터의 제1 노드에 전기적으로 연결되어 상기 제1 노드의 부분을 형성하는 IC의 제1 금속층에 형성된 제1의 복수의 전도성 크로스(cross: 십자형 구조체를 의미함)와 상기 IC의 금속 층에 형성되는 제 2의 복수의 전도성 크로스를 구비한다. 상기 제 2의 복수의 전도성 크로스에 있는 전도성 크로스들은 상기 커패시터의 제 2 노드에 전기적으로 연결되어 상기 제 2 노드의 부분을 형성하고 상기 제 1 노드에 용량적으로 결합된다.
본 발명에 따르면, 크로스들의 어레이를 구비하는 집적 커패시터를 제공할 수 있다.
첨부 도면들은 본 발명의 하나 이상의 양상에 따른 예시적인 실시예(들)을 보여준다. 그러나, 첨부 도면들은 본 발명을 보여진 실시예(들)로만 한정하고자 하는 것이 아닌 단지 설명 및 이해를 위한 것이다.
도 1a는 일 실시예에 따른 오버랩 크로스들의 반복적인 패턴을 갖는 집적 커패시터의 한 층의 평면도이다.
도 1b는 도 1a의 층의 단면도이다.
도 2a는 일 실시예에 따른 상호연결 층의 평면도이다.
도 2b는 도 1a에 따른 층들 사이에 있는 도 2a의 층의 단면도이다.
도 2c는 도 1a에 따른 층위에 중첩된 도 2a의 층의 평면도이다.
도 3a는 또 하나의 실시예에 따른 층내 상호연결부를 갖는 크로스들의 어레이를 구비하는 직접 커패시터의 한 층의 평면도이다.
도 3b는 도 3a에 따른 층들이 합체된 집적 커패시터의 측면도이다.
도 4는 또 다른 실시예에 따른 층내 상호연결부를 갖는 크로스들 및 H-요소들의 어레이를 구비하는 집적 커패시터의 한 층의 평면도이다.
도 5는 일 실시예에 따른 집적 커패시터가 합체된 FPGA의 평면도이다.
프로그램가능 로직 디바이스들 등의 복합 IC들은 흔히, 반도체 기판 위에 형성된 절연 물질의 층들에 의해 분리되는 여러 개의 패터닝된 금속 층들을 구비하며, 이 금속 층들은 배선 연결 또는 기타 기능들을 위해 이용된다. 본 발명의 일부 실시예들은 금속간 절연(inter-metal dielectric: "IMD")층 들 혹은 층간 절연(inter-layer dielectric: "ILD")층을 통해 적절한 금속층들 및 비아들에 원하는 패턴들을 형성하는 마스크들을 이용함으로써 기존 CMOS 공정 시퀀스들에 적용될 수 있다. 이 비아들은 컨택 플러그 기법, 다마신 기법, 또는 이중 다마신 기법 등의 여러가지 공지된 기법들을 사용하여 형성된다. 마찬가지로, 전도성 스트립들은 박막 금속 에칭 기법, 박막 금속 리프트 오프 기법, 다마신 기법 및 이중 다마신 기법등의 여러가지 공지된 기법들을 사용하여 형성된다. 일부 실시예들에서, 전도성 층들중 한 층은 폴리실리콘 층 또는 실리사이드 층이다. 추가의 실시예에서, 반도체 기판의 전도성 웰(well)은 커패시터 플레이트 혹은 차폐부의 부분을 형성한다.
집적 커패시터들은 다양한 어플리케이션들에서 이용된다. 비록 특유의 커패시턴스는 일반적으로 집적 커패시터에 공헌되는 IC의 표면 영역을 감소시키는데 바람직하나, 결과적인 커패시턴스 값 역시 튜닝 어플리케이션들 등의 많은 어플리케이션들에서 매우 중요하다. 다시 말해서, IC 칩, 웨이퍼, 및 로트간에 걸친 커패시턴스 값은 일부 어플리케이션들에서 특유의 커패시턴스를 희생시키기에 충분히 중요하다. 주로 층내(측면) 커패시턴스에 의존하는 집적 커패시터들은 층간(수직)커패시턴스에 크게 의존하는 집적 커패시터들에 비해 상대적으로 많은 변화를 보이는데, 이는 측정의 정확도가 층별로 부터 보다는 층내에서 더욱 제어가능하기 때문이다.
용어 “상부”노드 및 “하부”노드는 IC 또는 기타 구조에 대한 물리적 배향(orientation)에 반드시 관계하는 것이 아니지만은 편의상의 용어로서 이용된다. 일부 회로 어플리케이션들에서, 커패시터의 상부 노드는 증폭기 또는 기타 디바이스의 고 임피던스는 고 이득부분에 연결되는 노드를 나타낸다. 시스템-온-칩("SoC")에서, A/D 변환기(“ADC”)에서의 정확도는 상부 노드(Ctop)대 하부 노드를 제외한 모든 다른 노드들에서의 기생 커패시턴스와 양 노드들간의 유용한 플로팅 신호 커패시턴스인 커패시턴스(Csig)의 비(ratio)에 의존한다. 상부 플레이트를 접지 전류 또는 전원 요동(fluctuation)으로부터 차단하여 Ctop가 낮게 유지되도록 하는 것이 바람직하다. 주목할 사항으로, 커패시터는 일반적으로 2개 단자 디바이스로서 고려되며, 여기에서 설명하는 "상부" 및 "하부" 노드는 일반적으로 커패시터의 이들 2개 단자에 대응한다. 따라서, 하기에 설명하는 구조들은 일 노드 또는 타 노드에(예컨대, 전기적으로) 연결하거나 혹은 노드의 부분을 형성하는 것으로 여겨진다. 노드는 이에 연결된 용량성 구조들로부터 분리되지는 않고, 이들 구조들은 노드의 부분들을 형성한다.
도 1a는 일 실시예에 따른 오버랩 크로스들의 반복적인 패턴을 갖는 집적 커패시터의 층에 대한 평면도이다. (집적 커패시터의 제 1 노드에 연결되는 점각으로 나타낸) 일 극성의 전도성(예컨대, 금속, 폴리실리콘 또는 실리사이드) 크로스들(102,104,106)은 (점각 없이 나타낸) 제 2 극성의 크로스들(108,110)과 얕은 대각을 따라 교번한다. 만일 단면 라인A-A을 따라서 등과 같이 에지에 평행하게 단면을 절취하면, 전도성 크로스들의 단면이 교번한다. 비록 도시된 크로스들은 대칭(즉, 크로스의 스직 부재가 본질적으로 수평 부재들 각각과 동일 길이로 되어있다)으로 되어있으나, 수평 및/또는 수직 부재들중 일 부재의 길이가 타 부재의 길이보다 큰 실시예들을 비롯한 대안적인 실시예들은 비대칭인 크로스들을 포함한다.
상기 층은 대향 극성의 전도성 요소(전도체)(106, 114)(크로스 또는 부분적 크로스)를 에워싸는 근접 차폐부(112)를 포함한다. 특정 실시예에서, 근접 차폐부 및 관련 크로스는 집적 커패시터의 하부 노드에 연결되고, 반대 극성의 전도성 요소들은 집적 커패시터의 상부 노드에 연결된다. 각 극성의 내부 크로스들은 상기 층내에서 실리콘 이산화물 등의 절연 물질에 의해 전기적으로 서로 격리된다. 도 1a에 도시된 상기 층 위 또는 아래의 층으로부터 (이중 다마신 공정을 이용하여 형성된 비아)와 같은 그러한 비아를 이용하여 내부 크로스에 전기적인 연결이 이루어지며(예컨대, 도 2a 내지 2c 참조), 이는 도 1a에 도시된 금속층에 있는 금속 트레이스들로부터 하부 층으로 혹은 상부 층으로부터 도 1a의 층에 있는 금속 트레이스 아래로 연장된다. 층(100) 위 또는 아래의 금속층들부터 내부 크로스들로 전기적인 연결이 이루어지게 함으로써 크로스들이 최소(임계) 또는 이에 가까운 면적에 정의될 수 있게 된다. 다시 말해서, 이 크로스들은 상부 노드의 전도성 요소들과 하부 노드의 전도성 요소들과의 사이에서 측면 커패시턴스를 최적화하도록 아주 작게 그리고 아주 작은 공간에 만들어져, 높은 특유의 커패시턴스를 달성하게 된다. 대안적인 실시예에서, 이 크로스들은 최소의 공간 및 피처 사이즈로 만들어지지 않으며, 따라서, 대안적인 상호연결 기법들을 적용될 수 있다.
긴 필라멘트 전도체들을 사용하는 종래의 집적 커패시터들에서, 금속 트레이스(필라멘트)의 최대 길이는 그 폭에 의해 제한된다. 다시 말해서, 최소 폭을 갖는 필라멘트는 이와 관련된 최대 길이를 갖는다. 만약 더 긴 필라멘트가 필요하다면, 공정 신뢰도를 유지하기 위해 폭이 증대된다. 폭이 증대하면 소정의 층에 걸쳐 정의될 수 있는 필라멘트의 수가 감소되며, 이는 그 층에서의 측면 필라멘트간 커패시턴스를 감소시킨다. 도 1a에 도시된 바와 같이, 크로스들의 어레이 혹은 크로스들의 다른 패턴(예컨대, 도 4 참조)을 사용함으로써, 넓은 영역에 걸쳐 최소 금속 라인 폭 및 금속 피처들 간의 최소 간격이 유지될 수 있다. 이것은 종래 필라멘트-타입의 층(여기서 필라멘트들은 설계 및 제조 규칙을 유지하기 위해 그 폭이 넓혀져야 함)과 비교하여 단위 면적당 증진된 측면 커패시턴스를 제공한다.
필라멘트-타입의 층들에서 일어날 수 있는 또 다른 문제는 포토리소그래피 동안의 앨리어싱(aliasing)이다. 앨리어싱은 근접하여 이격된 라인들이 이미징될 때 간섭의 결과로서 일어난다. 전도성 크로스들 혹은 다른 전도성 요소들의 어레이는, 길고 근접하여 이격된 필라멘트들과 관련된 앨리어싱을 발생시키지 않는다.
일 실시예에서, 도 1a의 층 위 혹은 아래의 층은 본질적으로 동일한 패턴으로 오버랩된다. 대안적 실시예에서, 본질적으로 동일한 패턴을 갖는 층이 도 1a의 층과 부분적으로 오버랩한다. 또 다른 실시예에서, 서로 다른 패턴(예컨대, 도 3 참조)을 갖는 층이 도 1a의 층과 오버랩한다. 전도성 비아들이, 제 1 층에서의 제 1 노드 전도성 매트릭스의 전도성 요소들을, 다른 층에서의 제 1 노드 전도성 매트릭스의 전도성 요소들에 전기적으로 연결시키며, 그리고 다른 전도성 비아들이, 제 1 층에서의 제 2 노드 전도성 매트릭스의 전도성 요소들을, 제 2 층에서의 제 2 노드 전도성 매트릭스의 전도성 요소들에 전기적으로 연결시킨다. 노드의 전도성 매트릭스는, 패터닝된 금속 층들에서 삼차원 전도성 매트릭스를 형성하는 노드에 전기적으로 연결되는 전도성 요소들이다.
상부 및 하부 노드 전도체들이 절연체 물질(예컨대, 증착된 실리콘 이산화물 혹은 IC 제조의 종래 기술 분야에서 잘 알려진 다른 절연체 물질과 같은 것) 내에 형성된다. 특정 실시예에서, 트렌치들이 절연체 물질 내에 형성되고, 이 트렌치들은 금속으로 충전되어 금속 트레이스들이 형성되게 된다. 측면 커패시턴스의 최대화를 위해, 트렌치들은 바람직하게는 깊고 그리고 근접하여 이격된다. 특정 실시예에서, 금속 트레이스들은 그 폭보다 더 깊은데, 이것은 높은 특유의 커패시턴스를 위한 측면 커패시턴스 및 밀집 패킹을 증진시킨다. 예시적 실시예에서, 금속 트레이스들은, 이 트레이스들이 형성되는 금속 층을 위한 제조 기술 노드 공정에서 허용된 최소 금속 라인 폭을 갖도록 제조됨과 아울러, 허용된 최소 금속 트레이스 간격(즉, 절연체 측벽 두께)을 갖도록 제조된다. 또 다른 실시예에서, 금속 트레이스 폭 및 금속 트레이스 간격 모두는 전형적으로, 금속 층에 대해 최소 허용가능한 값들보다 약 10% 더 큰바, 이는 더 높은 신뢰도의 제조성능을 제공할 수 있다. 노드들 간의 단락 회로를 생성하는 집적 커패시터는 일반적으로, 회로의 동작에 치명적이며 가능하게는 전체 IC에 치명적인 것이다. 따라서, 일부 실시예들에서, 집적 커패시터들은 특유의 최대 커패시턴스를 희생시키면서 더 높은 제조 및 신뢰도 표준에 따라 설계(예컨대, 각각의 층에 대해 최소 금속 라인 폭에서 집적 커패시터들을 제조)된다.
도 1b는 도 1a의 층에서 라인 A-A를 따라 절취된 단면(120)이다. 층의 각각의 단부에서의 하부 노드 주변 차폐부들(122, 124)은, 상부 노드의 내부 전도체들(126, 128, 130, 132)을 전기적 노이즈로부터 격리시키거나 혹은 해당 층에서의 다른 노드들과 용량적으로 결합하는 상부 노드 전도체들로부터 격리시키는 전도성 주변부를 형성한다. 상부 노드 전도체들(126, 128, 130, 132)은 하부 노드의 전도체들(134, 136, 138, 139)과 서로 교번 배치되어 있다. 단지 설명의 편의를 위해, 크로스가 설명되는바, 이 크로스는 그 중심에서 상하로 연장된 두 개의 수직 부재들 및 좌우로 연장된 두 개의 수평 부재들을 갖는다. 수평 부재들과 중심 양쪽 모두를 관통하는 절단면(예컨대, 134, 130)은 각각의 수평 부재의 길이 및 수직 부재의 폭을 포함한다. 설명 목적으로, 크로스의 전체 폭을 따르는 절단면이 "전체 절단"면으로 언급될 것이다. 도 1a의 층에서 전도성 크로스들의 어레이의 정렬은 결과적으로, 제 1 극성의 전체 절단면(134)(예컨대, 하부 노드), 그 다음에 제 2 극성의 제 1 수직 부재 절단면(128)(예컨대, 상부 노드), 제 1 극성의 제 2 수직 부재 절단면(136), 및 제 2 극성의 제 2 전체 절단면(130)을 만든다.
도 1a에서의 크로스들의 어레이를 참조하면, 일반적으로, 내부 크로스의 각각의 부재(예컨대, 수평 부재(140))가, 반대 극성의 인접하는 크로스의 병렬 부재(142)의 일부와 오버랩하고, 반대 극성의 또 다른 인접하는 크로스의 상부 혹은 하부 부재의 수직 부재의 단부(144)와 오버랩하고, 그리고 첫 번째 인접하는 크로스의 수직 부재(146)에 단부 결합됨을 알 수 있다. 따라서, 부재(140)는 세 개의 면 상의 대향 노드의 전도성 요소들에 측면으로 결합된다. 도 1a는 일정 비율로 도시된 것이 아니며 그 치수는 명확한 설명을 위해 확대되었다. 도 1a의 실시예들에 따른 일부 물리적 디바이스들에서, 크로스 간 간격은 상대적으로 더 작고(즉, 크로스들이 서로 매우 근접하여 있음), 그리고 크로스들 간의 측면 결합은 층의 높은 충전율(fill-factor)로 인해 매우 높다. 크로스들간의 간격이 줄어듦에 따라, 각각의 내부 크로스는 반대 극성의 다른 크로스들의 부재들에 의해 본질적으로 둘러싸이게 된다. 최소 혹은 최소에 가까운 라인 폭 및 간격을 갖는 층에서, 단위 면적당 높은 충전율 및 높은 커패시턴스가 달성된다.
도 2a는 일 실시예에 따른 상호연결 층(200)의 평면도이다. 층(200)은, 일반적으로 도 1a에 따른 층(200) 위 혹은 아래에 있는 층들과 함께 사용하거나 혹은 해당 층에서 전기적으로 격리된 전도성 노드 요소들을 갖는 다른 실시예들에 따른 다른 층들과 함께 사용하는 것에 적합하다. 층(200)은 금속 층 내에 형성된 상부 노드 상호연결 전도체(202) 및 하부 노드 상호연결 전도체(204)를 포함한다. 상부 노드 상호연결 전도체(202)로부터 상부 노드 크로스들 및 아래에 있는 금속 층에서의 부분적 크로스들도 연장하거나, 혹은 상부 노드 크로스들 및 위에 있는 금속 층에서의 부분적 크로스들로부터 상부 노드 상호연결 전도체(202)로 연장하는 전도성 비아들이, 집적 커패시터의 상부 노드 요소들을 전기적으로 상호연결하여 상부 노드 전도성 매트릭스가 형성되게 한다(예컨대, 도 2b 참조). 상부 노드 상호연결 전도체(202)는 복수의 물결형 상호연결 트레이스들(staggered interconnect trace)들(206, 208)을 포함하는바, 이들은 상부 혹은 하부 금속 층에서의 전도성 크로스들을 상호연결하도록(예컨대, 도 1a 및 도 2c 참조) 층 전체에 걸쳐 비스듬히 기울어져 있다.
각각의 물결형 상호연결 트레이스는 폭이 좁은 섹션과 교번하는 폭이 넓은 섹션을 갖는다. 폭이 넓은 섹션들은 전체 절단면(full cross section)의 대략 반정도 만큼 X 방향으로 물결형 트레이스를 옵셋시키고, 그리고 폭이 좁은 섹션들은 Y 방향으로 물결형 트레이스를 강하시킨다. 특정 실시예에서, 폭이 넓은 섹션들의 폭이 증대하여 인접하는 트레이스들이 서로 근접하게 되는바, 이것은 물결형 트레이스가 일련의 끝이 절단된 다이아몬드 형상이 될 때까지 폭이 좁은 섹션을 짧게 한다. 물결형 상호연결 트레이스들(206, 212)은, 도 1a에서의 층(100)에 대해 앞서 설명된 바와 같이, 전형적으로 절연체 물질로 충전되는 갭(gap)(210)을 걸쳐 용량적으로 결합하는바, 이는 층내 커패시턴스를 제공하고 그리고 집적 커패시터의 특유의 커패시턴스를 증대시킨다.
폭이 넓은 섹션들은 도 2b를 참조하여 아래에서 설명되는 바와 같이 층간 커패시턴스를 증진시키고, 그리고 또한 상호연결 층(200)에서의 층내 커패시턴스를 증진시키는바, 이는 일 노드의 물결형 트레이스들을 맞은편 노드의 물결형 트레이스들에 근접하게 함으로써 이루어진다. 특정 실시예에서, 물결형 트레이스들은, 동일한 극성을 갖는 일련의 전도성 크로스들에 적어도 부분적으로 오버랩됨과 아울러 전기적으로 연결되도록 정의되며, 그리고 또한, 반대 극성을 갖는 일련의 전도성 크로스들에 적어도 부분적으로 오버랩됨과 아울러 용량적으로 결합되도록 정의된다.
특정 실시예에서, 이러한 트레이스들 간의 간격은, 상호연결 층이 패터닝되는 금속 층에 대한 최소 간격 사양에 있거나 혹은 최소 간격 사양에 가까워, 상호연결 층에서의 층내 커패시턴스를 증진시킨다. 대안적으로, 상호연결 층이 직선측트레이스(straight-sided trace)들(이들은 임의 극성의 크로스들의 각도를 따라 경사져 있고, 이 경우 아래에 있는 전도성 크로스들에 대해 전기적 연결이 만들어짐)을 갖는데, 그러나, 물결형 트레이스가 직선면 트레이스와 비교하여 트레이스의 둘레 길이를 증대시키는바, 이는 상호연결 층에서의 트레이스들 간의 측면 커패시턴스를 증대시킨다.
도 2b는 도 1a를 따르는 층들 사이에 있는 도 2a의 층의 절단면이다. 일반적으로 도 1a의 기술을 따르는 교번 크로스들의 제 1 층이 제 1 금속 층(M1)에 제조되고, 도 2a를 따르는 상호연결 층이 제 2 금속 층(M2)에 제조되고, 그리고 도 1a를 따르는 교번 크로스들의 제 2 층이 제 3 금속 층(M3)에 제조된다. 층들(M1 및 M3)에서, 전도성 요소들의 섹션들이 노드들 간에 교번한다(도 1b 참조). 상호연결 층(M2)에서, 집적 커패시터의 제 1 노드에 전기적으로 연결되는 상호연결 트레이스(220)가, 층들(M1 및 M3)에 있고 아울러 집적 커패시터의 제 2 노드에 연결되는 금속 요소들(222 및 224)과 오버랩되어, 층간 커패시턴스(225, 227)가 제공된다. 금속 요소(220)는, 비아들(230, 232)을 통해 전기적으로 연결되는 동일 극성의 수직 부재들(226, 228)의 폭보다 더 큰 폭을 갖는 물결형 트레이스의 일부이다.
도 2c는 도 1a를 따르는 층 위에 겹쳐 놓인 도 2a의 층의 평면도이다. 물결형 트레이스(212)가 비아들(244, 246)을 통해 전도성 크로스들(240, 242)에 연결되어 하부 노드 전도성 매트릭스를 형성하게 되고, 그리고 유사하게 물결형 트레이스(206)가 전도성 크로스들(248, 250)에 연결되어 상부 노드 전도성 매트릭스를 형성하게 된다. 또 다른 실시예에서, 다른 방식으로 격리된 크로스들의 제 2 층이 상호연결 층 위에 겹쳐 놓여 본질적으로 도 2b를 따르는 상부 및 하부 노드 전도성 매트릭스들을 생성하게 된다. 물결형 트레이스들은, 맞은편 노드의 전도성 요소들과의 층간 커패시턴스를 생성하기에 충분히 넓은 폭을 갖는다. 예컨대, 물결형 트레이스(246)의 폭 부분은 크로스(248)의 일부분(252)과 오버랩된다.
도 3a는 또 다른 실시예에 따른, 층내 상호연결들(302, 304)을 구비한 크로스들의 어레이를 갖는 집적 커패시터의 층(300)의 평면도이다. 패터닝된 층(300)은 전도성 크로스들의 어레이를 가지며, 이 중 일부는 하부 노드에 상호연결되고, 다른 것들은 층 내의 상부 노드에 상호연결된다. 패터닝된 층(300)은 집적 커패시터들의 수 개의 실시예들에서 유용하다. 일부 실시예들에서, 패터닝된 층(300)은 도 1a를 따르는 층 위 혹은 아래에 사용되며, 여기서 전도성 비아들은 일 층에서의 격리된 크로스들을 패터닝된 층(300)의 상호연결된 크로스들에 전기적으로 연결시킨다. 이러한 실시예들에서, 격리된 크로스들은 최소 치수보다 더 크지만, 일부 실시예들에서, 이들은 전도성의 격리된 크로스들의 측벽들이 함께 근접하도록, 상호연결된 크로스들보다 더 크다. 전도성 크로스들을 사용함으로써, 설계자는 해당 금속 층에 대해 최소 라인 폭을 사용할 수 있는데, 이는 크로스들의 수직 및 수평 레그(leg)들이 상대적으로 짧기 때문이다. 전형적으로, 금속 층에서의 피처에 대해 허용된 최소 라인 폭은 라인의 길이에 부분적으로 의존한다. 긴 전도성 트레이스들은 트레이스에서의 파손을 피하기 위해 폭이 더 넓은 최소의 폭을 갖는다. 다른 실시예들에서, 도 3a를 따르는 복수의 층들이, 반대 극성을 갖는 교번 층들로 적층되는 바, 다시 말해서, N번째 금속 층에서의 전도성 크로스는 N+1 혹은 N-1번째 금속 층에서의 위에 놓이는 혹은 아래에 놓이는 크로스와는 반대의 극성을 갖는다(도 3b 참조).
대각선의 상호연결들(302, 304)은 크로스들(306, 308) 및 부분적 크로스들을 버스 바(310, 312)에 상호연결시킨다. 집적 커패시터 층은 선택적인 차폐 바(314, 316)를 포함한다. 차폐 바들(314, 316) 및 하부 노드 버스 바들(310, 318)은, 용량적 결합을 제한하는, 상부 노드 버스 바들(312, 320)을 포함하는, 층(300) 내의 상부 노드의 전도성 요소들을 본질적으로 둘러싼다. 제 1 상부 노드 버스 바(320)는 층(300)의 제 1 에지를 따라 연장하고, 그리고 제 2 상부 노드 버스 바(312)는 제 1 상부 노드 버스 바(320)로부터 층의 제 1 수직 에지를 따라 연장된다. 유사하게, 제 1 하부 노드 버스 바(310)가 층의 제 2 에지를 따라 연장하고, 그리고 제 2 하부 노드 버스 바(318)가 제 1 하부 노드 버스 바(310)로부터 층의 제 2 수직 에지를 따라 연장된다.
도 3b는 금속 층들(M1, M2, M3)에 형성된, 도 3a를 따르는 층들을 포함하는 집적 커패시터(330)의 측면도이다. 바깥쪽 요소들(332, 334, 336)이 집적 커패시터의 금속 층들(M1, M2, M3) 내에서의 집적 커패시터의 하부 노드에 연결되고, 그리고 선택에 따라서는 전도성 비아들(338, 340)을 통해 층에서 층으로 연결된다. 바깥쪽 요소들은, 예컨대, 하부 노드 버스 바 혹은 차폐 바이다. 전도성 요소들(T1, T2, T3, T4)은 상부 노드에 연결되고, 그리고 하부 노드에 연결되는 전도성 요소들(B1, B2, B3, B4)과 교번한다. M2 층에서의 전도성 요소들(T5, T6, T7, T8)은 전도성 요소들(B5, B6, B7, B8)과 교번하고, 그리고 M3 층에서의 대응하는 요소들과는 반대의 극성을 가져, 층간 커패시턴스를 제공한다. 유사하게, 전도성 요소들(B9, B10, B11, B12)이 M1에서의 전도성 요소들(T9, T10, T11, T12)과 교번하고, 그리고 위에 놓인 전도성 요소들과는 반대의 극성을 갖는다. 층내 연결들(도 3a의 도면 번호 302, 304 참조)은 층들(M1, M2, M3) 내의 각각의 노드의 내부 전도성 요소들을 연결하는바, 이것은 노드 매트릭스들의 전도성 요소들을 함께 연결하기 위한 금속 층들 간의 전도성 비아들의 필요성을 없애준다(도 2b와 비교). 집적 커패시터는 선택에 따라서는, 폴리실리콘 혹은 실리사이드 ("폴리(poly)") 층에 형성되는 제 1 하부 노드 차폐 플레이트(342) 및 M4 층에 형성되는 제 2 하부 노드 차폐 플레이트(344)를 포함한다. 바깥쪽 하부 노드 요소들(332, 334, 336) 및 비아들(338, 340)과 결합된, 제 1 및 제 2 하부 노드 차폐 플레이트들은, 상부 노드 전도성 매트릭스 둘레에 패러데이 케이지(Faraday cage)를 본질적으로 형성하는바, 이는 상부 노드가 IC 내에서의 다른 노드들(즉, 하부 노드와는 다른 노드들)에 결합되는 것을 차단한다. 이러한 차단에 추가하여, M5 층(미도시)에서의 그라운드 차폐 플레이트와 같은, 그라운드 차폐 매트릭스, 혹은 파워 서플라이(예컨대, VDD) 차폐 매트릭스가 선택에 따라서는, 집적 커패시터를 차폐하거나 혹은 본질적으로 둘러싸기 위해 포함된다.
도 4는 또 다른 실시예에 따른 층내 상호연결들을 구비한 크로스들 및 H-요소들의 어레이를 갖는 집적 커패시터의 층(400)의 평면도이다. 하부 노드 전도체(402)는 상호연결들(408)을 사용하여 대각선을 따라 크로스 요소들(406)(즉, "+"와 같은 형상의 요소들)에 상호연결된 H-요소들(404)(즉, "H"와 같은 형상의 요소들)을 포함한다. 패터닝된 층(400)은 일련의 크로스 요소들과 교번하는 일련의 H-요소들을 갖는다. 일련의 H-요소들에서, 하부 노드에 연결되는 H-요소들은 상부 노드에 연결되는 H-요소들과 교번한다. 유사하게, 일련의 크로스 요소들에서, 상부 노드에 연결되는 크로스 요소들은 하부 노드에 연결되는 크로스 요소들과 교번한다. 크로스 요소들의 수직 전도성 부재들이 H-요소들의 수직 전도성 부재들과 오버랩되어, 크로스 요소들과, 반대 극성의 H-요소들 간의 측면 결합을 제공한다. 전도성 요소들의 어레이는 양호한 충전 밀도(층내 커패시턴스)를 제공하고, 그리고 요소들의 반복적 성질로 인해, 도 1a를 참조하여 앞서 설명된 바와 같이, 포토리소그래피 동안의 앨리어싱을 일으키거나 혹은 최소 폭으로 제한될 수 있는 매우 긴 금속 트레이스들을 피할 수 있다.
수직 에지들을 따라 연장하는 하부 노드 버스 바들(410, 412)은 하부 노드 전도체의 내부 크로스 요소들, H-요소들, 및 부분적 요소들에 전기적 연결을 제공한다. 마찬가지로, 맞은편 수직 에지들을 따라 연장하는 상부 노드 버스 바들(414, 416)은 상부 노드 전도체(418)의 내부 크로스 요소들, H-요소들, 및 부분적 요소들에 전기적 연결을 제공한다. 특정 실시예에서, 도 4를 따르는 층들은, 반전된 전도성 요소들의 극성을 갖는 각각의 층으로 적층된다. 버스 바로부터 크로스 요소로 그리고 그 다음에 교번하는 H-요소들 및 크로스 요소들로 대각선으로 진행하는 상호연결들은, 층에서의 전도성 요소들을 원하는 노드에 전기적으로 연결시킨다. 만약 도 4를 따르는 또 다른 층이 형성되고 그리고 버스 바들의 극성이 반전된다면, 맞은편 층들에서의 전도성 요소들은 층간 (수직) 커패시턴스를 제공한다.
설명된 층들의 타입 및 개수는 단지 예이고, 일부 실시예들에서, 다른 적절한 층들이 사용될 수 있으며, 그리고 임의 개수의 층들이 사용될 수 있음에 유의해야 한다. 예컨대, 사용되는 층들은 제조 공정에서 이용가능한 층들의 타입 및 개수에 따라 달라질 수 있고, 그리고 다른 정렬이 본 발명의 기술분야에서 숙련된 자들에게는 명백할 것이다. 일반적으로, 임의의 적절한 층, 및 임의 개수의 층들이 본 발명의 실시예들에 따라 사용될 수 있다.
도 5는 일 실시예에 따른 집적 커패시터를 포함하는 FPGA(500) 반도체 디바이스의 평면도이다. FPGA(500)는 RAM 및 로직과 같은 수 개의 기능 블럭들에 CMOS 부분들을 포함하고, 그리고 CMOS 제조 공정를 사용하여 제조된다. 본 발명의 하나 이상의 실시예들에 따른 하나 이상의 집적 커패시터들(555)은, 클럭 회로(clock circuit)(505), 멀티-기가비트 송수신기(multi-gigabit transceiver)들(501), 혹은 다른 기능 블럭과 같은 FPGA의 수 개의 기능 블럭들 중 임의의 기능 블럭에 포함되거나, 혹은 복수의 기능 블럭들 내에 포함되거나, 혹은 FPGA(500)의 물리적 섹션 혹은 세그먼트 내에 포함된다. 집적 커패시터들(555)은, 커패시터의 일 단자 혹은 양쪽 단자들이 스위칭되는 어플리케이션에서 특히 바람직하고, 그리고 상부 노드 차폐를 포함하는 실시예들은, 상부 노드가 FPGA(500)에서의 임의의 회로의 고임피던스 혹은 고이득 노드로 연결 혹은 스위칭되는 어플리케이션에서 또한 바람직하다. 커패시터들은 광범위한 집적 회로들 및 광범위한 어플리케이션들에서 일반적으로 유용하다. 예컨대, 하나 이상의 커패시터들은, 예컨대 A/D 변환기에서와 같은, 스위칭 커패시터 회로망에 대해 유용하거나, 또는 (예컨대, MGT에서의) AC 시그널링을 위한 디커플링 혹은 필터링 커패시터로서 유용할 수 있다. 일반적으로, 본 명세서에서 설명되는 커패시터 구조는 커패시턴스를 요구하는 임의의 어플리케이션에서 유용할 수 있다.
FPGA 아키텍처는 멀티기가비트 송수신기들(MGTs)(501), 구성가능한 로직 블럭들(CLBs)(502), 랜덤 억세스 메모리 블럭들(BRAMs)(503), 입/출력 블럭들(IOBs)(507), 구성 및 클럭킹 로직(CONFIG/CLOCKS)(505), 디지털 신호 처리 블럭들(DSPs)(506), 특수 입/출력 블럭들(I/O)(507) (예컨대, 구성 포트 및 클럭 포트), 및 디지털 클럭 관리기, A/D 변환기, 시스템 모니터링 로직 등의 기타 프로그램 가능한 로직(508)을 포함하는 다수의 서로 다른 프로그램가능한 타일들(tiles)을 포함한다. 어떤 FPGA들은 또한 전용 프로세서 블럭들(PROC)(510)을 포함한다.
어떤 FPGA들에서, 각 프로그램 가능 타일은 각각의 인접하는 타일에 있는 대응하는 상호연결 요소로/로부터 표준 연결을 갖는 프로그램가능 상호연결 요소(INT)(511)를 포함한다. 그러므로, 함께 취해진 프로그램 가능 상호연결 요소들은 도시된 FPGA를 위한 프로그램가능 상호연결 구조를 구현한다. 프로그램 가능 상호연결 요소(INT)(511)는 또한 도 5의 상부에 포함된 예들로 보인 바와 같이 동일 타일 내의 프로그램가능 로직 요소로/로부터 연결을 포함한다.
예컨대, CLB(502)는 사용자 로직을 구현하도록 프로그램될 수 있는 구성가능 로직 요소(CLE)(512) 및 단일의 프로그램 가능 상호연결 요소(INT)(511)를 포함한다. BRAM(503)는 하나 이상의 프로그램가능 상호연결 요소들이외에 추가로 BRAM 로직 요소(BRL)(513)를 포함할 수 있다. 전형적으로, 타일에 포함된 상호 연결 요소들의 수는 타일의 높이에 따라 달라진다. 도시된 실시예에서, BRAM 타일은 4개의 CLB들과 동일한 높이를 가지나, 다른 개수(예컨대, 5개)가 사용될 있다. DSP 타일(506)은 적절한 수의 프로그램가능 상호연결 요소들 이외에 추가로 DSP 로직 요소(DSPL)(514)를 포함할 수 있다. IOB(504)는 예컨대, 프로그램 가능 상호 연결 요소(INT)(511)의 1개의 경우 이외에 추가로 입/출력 로직 요소(IOL)(515)의 2개의 경우를 포함할 수 있다. 당업자에게 명확한 바와 같이, 예컨대 I/O 로직 요소(515)에 연결된 실제 I/O 패드들은 다양한 도시된 로직 블럭 위에 층으로된 금속을 이용하여 제조될 수 있고, 전형적으로 입/출력 로직 요소(515)의 영역에만 국한되지 않는다. 도시된 실시예에서, 다이(도 5에서 음영으로 보임)의 중앙 부근의 원주형상의 영역이 구성, 클럭킹 및 기타 제어 로직을 위해 사용된다.
도 5에 도시된 아키텍처를 이용하는 일부 FPGA들은 FPGA의 대부분을 구성하는 규칙성의 원주형 구조에 지장을 주는 추가의 로직 블럭들을 이용한다. 이 추가적인 로직 블럭들은 프로그램가능한 블럭들 및/또는 전용 로직일 수 있다. 예컨대, 도 5에 보인 프로세서 블럭(PROC)(510)은 CLB들 및 BRAM들의 여러 개의 열들을 스팬(span)한다.
주목할 사항으로서, 도 5는 단지 예시적인 FPGA 아키텍처만을 도시한 것이다. 열에 있는 로직 블럭들의 수, 이 열들의 상대적인 폭, 열들의 수 및 순서, 열들에 포함된 로직 블럭들의 유형의 상대적인 폭들은 순전히 예시적인 것이다. 예컨대, 실제 FPGA에서, CLB들의 하나 이상의 인접 열에는 전형적으로, 사용자 로직의 효율적인 구현을 용이하게 하기 위해 CLB들이 나타나는 곳이면 어디든지 포함된다.
비록 상기에서 본 발명의 일 실시예에 따른 예시적인 실시예들이 설명되고 있지만은, 기타 및 추가의 실시예(들)을 예시하고 있지만은, 본 발명의 하나 이상의 양상에 따른 기타 또는 추가의 실시예들이 본 발명의 범위를 벗어남이 없이 창안될 수 있으며, 이는 다음의 특허청구범위 및 이의 균등론에 의해 결정된다. 단계를 기재하는 청구항(들)은 그 단계들에 어떤 순서가 있음을 암시하는 것은 아니다. 상표들는 이들의 권리를 갖는 각 소유자의 자산이다.

Claims (15)

  1. 집적회로("IC; integrated circuit") 내의 커패시터에 있어서,
    IC의 제 1 전도성 층에 형성되며, 각각이 커패시터의 제 1 노드에 전기적으로 연결되어 상기 제 1 노드의 제 1 부분을 형성하는 제 1의 복수의 전도성 크로스와;
    IC의 제 1 전도성 층에 형성되며, 각각이 커패시터의 제 2 노드에 전기적으로 연결되어 상기 제 2 노드의 제 1 부분을 형성함과 아울러 상기 제 1 노드에 용량적으로 결합되는 제 2의 복수의 전도성 크로스와;
    상기 IC의 유전체 층에 의해 상기 제 1 전도성 층과 분리되며 상기 IC의 제 2 전도성 층에 형성되는 상호연결 층을 포함하며,
    상기 상호연결 층은 상기 제 2의 복수의 전도성 크로스에 연결된 제 2의 복수의 물결무늬형(staggered) 상호연결 트레이스와 교번하는(alternating), 상기 제 1의 복수의 전도성 크로스에 연결된 제 1의 복수의 물결무늬형 상호연결 트레이스를 구비하고, 상기 제 1의 복수의 물결무늬형 상호연결 트레이스 및 상기 제 2의 복수의 물결무늬형 상호연결 트레이스 각각은 보다 좁은 단면과 교번하는 보다 넓은 단면을 갖는 것인 커패시터.
  2. 제 1 항에 있어서,
    상기 제 1의 복수의 전도성 크로스 각각은 대칭을 이루는 것인(symmerical) 커패시터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2의 복수의 전도성 크로스 각각은 대칭을 이루는 것인 커패시터.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1의 복수의 전도성 크로스의 전도성 크로스는 상기 제 1 전도성 층 내에서 유전체 물질에 의해 서로 전기적으로 절연되는 것인 커패시터.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제 2 노드에 전기적으로 연결되어 상기 제 2 노드의 제 2 부분을 형성하는 제 3의 복수의 전도성 크로스를 갖는 제 3 전도성 층을 더 포함하며,
    상기 제 3 전도성 층은 IC의 제 2 유전체 층에 의해 상기 제 1 전도성 층과 분리되는 것인 커패시터.
  7. 제 6 항에 있어서,
    상기 제 1 노드에 전기적으로 연결되어 상기 제 1 노드의 제 3 부분을 형성하는 상기 제 3 전도성 층의 제 4의 복수의 전도성 크로스를 더 포함하는 커패시터.
  8. 제 1 항에 있어서,
    상기 제 1의 복수의 전도성 크로스 중의 제 1 크로스의 제 1의 수평 부재는 상기 제 1의 복수의 물결무늬형 상호연결 트레이스 중의 한 물결무늬형 상호연결 트레이스의 일부분과 오버랩되며, 상기 물결무늬형 상호연결 트레이스로 연장되는 상기 제 1의 수평 부재의 단부에 배치된 전도성 비아를 더 포함하는 커패시터.
  9. 제 1 항에 있어서,
    상기 IC의 제 3 전도성 층과;
    상기 제 3 전도성 층에 형성되는 제 4의 복수의 전도성 크로스를 더 포함하며,
    상기 상호연결 층은 상기 제 3 전도성 층과 상기 제 1 전도성 층과의 사이에 놓이고, 상기 제 3 전도성 층에 형성된 제 3의 복수의 전도성 크로스가 상기 제 1 의 복수의 물결무늬형 상호연결 트레이스를 통해 상기 제 1 노드에 전기적으로 연결되고,
    상기 제 3 전도성 층에 형성되는 상기 제 4의 복수의 전도성 크로스가 상기 상기 제 2의 복수의 물결무늬형 상호연결 트레이스를 통해 상기 제 2 노드에 전기적으로 연결되는 것인 커패시터.
  10. 제 1 항에 있어서,
    상기 제 1의 복수의 물결무늬형 상호연결 트레이스의 물결무늬형 상호연결 트레이스가 상기 제 1의 복수의 전도성 크로스 중의 제 1 크로스 아래에 놓여 상기 제 1 크로스와 전기적으로 연결됨과 아울러, 적어도 부분적으로 상기 제 2의 복수의 전도성 크로스 중의 제 2 크로스 아래에 놓여 상기 제 2 크로스에 용량적으로 결합되는 것인 커패시터.
  11. 제 10 항에 있어서,
    상기 제 1 전도성 층의 제 1 크로스는 제 1폭을 갖는 수직 요소를 구비하고,
    상기 제 1의 복수의 물결무늬형 상호연결 트레이스 각각은 상기 제 1폭을 갖는 제 1 부분과 상기 제 1폭보다 큰 제 2폭을 갖는 제 2 부분을 구비하는 것인 커패시터.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
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