KR20090024606A - 캐패시터 플레이트, 캐패시터, 반도체 소자, 및 캐패시터의제조 방법 - Google Patents

캐패시터 플레이트, 캐패시터, 반도체 소자, 및 캐패시터의제조 방법 Download PDF

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KR20090024606A
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conductive layer
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KR1020080001458A
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김윤해
김선우
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삼성전자주식회사
인피네온 테크놀로지스 아게
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Abstract

캐패시터 플레이트, 캐패시터, 반도체 소자, 및 캐패시터의 제조 방법이 제공된다. 캐패시터 플레이트는 제1 프로펠러 형상부, 제2 프로펠러 형상부, 및 제1 프로펠러 형상부와 제2 프로펠러 형상부 사이에 배치된 비아부를 포함한다.
프로펠러 형상, 캐패시터

Description

캐패시터 플레이트, 캐패시터, 반도체 소자, 및 캐패시터의 제조 방법 {Capacitor plate, capacitor, semiconductor device, and method of manufacturing the capacitor}
본 발명은 반도체 소자의 제조 방법에 관한 것으로 보다 상세하게는 집적 회로 내에 캐패시터를 제조하는 방법에 관한 것이다.
반도체 소자는 예를 들어 퍼스널 컴퓨터, 휴대 전화, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 용도로 사용된다. 일반적으로 반도체 장비는 반도체 기판 상에 절연층 또는 유전층, 도전층, 및 반도체층의 물질을 순차적으로 증착하고, 리소그래피 공정을 이용하여 다양한 막들을 패터닝하여 그 상부에 회로부 및 회로 소자를 형성함으로써 제조된다.
캐패시터는 전하를 저장하기 위한 반도체 소자에 광범위하게 사용된다. 캐패시터는 절연층에 의해 분리된 2개의 도전성 플레이트를 반드시 포함한다. 캐패시터에 전류가 인가되는 경우, 반대 극성을 가진 동일한 크기의 전하가 캐패시터 플레이트 상에 생성된다. 정전 용량, 즉 인가된 전압 당 캐패시터에 의해 유지되는 전하량은 예를 들어 플레이트의 면적, 플레이트 사이의 거리, 및 플레이트 사이의 절 연층의 유전 상수값 등에 의존한다. 캐패시터는 필터, A/D 컨버터, 메모리 소자, 제어 장치 및 다른 많은 형태의 반도체 소자 등 다양한 용도로 사용된다.
이에 반도체 소자 중 캐패시터의 제조 방법 및 이의 구조의 개선이 요구된다.
본 발명이 해결하고자 하는 과제는 성능이 향상된 캐패시터 플레이트를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 상기 캐패시터 플레이트를 포함하는 캐패시터를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 상기 캐패시터를 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 상기 캐패시터의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 장점은 캐패시터의 신규 제조 방법, 캐패시터 플레이트, 캐패시터, 반도체 소자를 제공하는 본 발명의 바람직한 일 실시예에 의해 달성된다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 캐패시터 플레이트는 제1 프로펠러 형상부, 제2 프로펠러 형상부, 및 제1 프로펠러 형상부와 제2 프로펠러 형상부 사이에 배치된 비아부를 포함한다.
상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 캐패시터는 제1 플레이트, 제2 플레이트, 상기 제1 플레이트 및 상기 제2 플레이트 사이에 배치된 절연층을 포함하고, 제1 플레이트 또는 제2 플레이트는 제1 프로펠러 형상부, 제2 프로펠러 형상부, 및 제1 프로펠러 형상부와 제2 프로펠러 형상부 사이에 배치된 비아부를 포함한다.
상기 또 다른 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자는 가공 대상물, 상기 가공 대상물 상에 배치되고, 제1 절연층 및 상기 제1 절연층 내에 배치된 캐패시터 플레이트의 적어도 하나의 제1 프로펠러 형상부를 포함하는 제1 도전층, 상기 제1 절연층 상에 배치되고, 제2 절연층 및 상기 제2 절연층 내에 배치된 상기 캐패시터 플레이트의 적어도 하나의 비아부를 포함하되, 상기 캐패시터 플레이트의 적어도 하나의 비아부는 상기 캐패시터 플레이트의 적어도 하나의 상기 제1 프로펠러 형상부와 연결되는 제2 절연층, 상기 제2 절연층 상에 배치되고, 제3 절연층 및 상기 제3 절연층 내에 배치된 상기 캐패시터 플레이트의 적어도 하나의 상기 제2 프로펠러 형상부를 포함하되, 상기 캐패시터 플레이트의 적어도 하나의 제2 프로펠러 형상부는 상기 캐패시터 플레이트의 적어도 하나의 비아부와 연결되고, 적어도 하나의 상기 제1 프로펠러 형상부, 적어도 하나의 상기 비아부, 및 적어도 하나의 상기 제2 프로펠러 형상부는 적어도 하나의 캐패시터 플레이트를 포함하는 제3 절연층을 포함한다.
상기 또 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 캐패시터의 제조 방법은 가공 대상물을 제공하고, 상기 가공 대상물 상에, 제1 절연층 및 상기 제1 절연층 내에 배치된 캐패시터 플레이트의 적어도 하나의 제1 프로펠러 형상부를 포함하는 제1 도전층을 형성하고, 상기 제1 절연층 상에, 제2 절연층 및 상기 제2 절연층 내에 배치된 상기 캐패시터 플레이트의 적어도 하나의 비아부를 포함하되, 상기 캐패시터 플레이트의 적어도 하나의 비아부는 상기 캐패시터 플레이트의 적어도 하나의 상기 제1 프로펠러 형상부와 연결되는 제2 절연층을 형성하고, 상기 제2 절연층 상에, 제3 절연층 및 상기 제3 절연층 내에 배치된 상기 캐패시터 플레이트의 적어도 하나의 상기 제2 프로펠러 형상부를 포함하되, 상기 캐패시터 플레이트의 적어도 하나의 제2 프로펠러 형상부는 상기 캐패시터 플레이트의 적어도 하나의 비아부와 연결되고, 적어도 하나의 상기 제1 프로펠러 형상부, 적어도 하나의 상기 비아부, 및 적어도 하나의 상기 제2 프로펠러 형상부는 적어도 하나의 캐패시터 플레이트를 포함하는 제3 절연층을 형성하는 것을 포함한다.
상술한 내용은 이후에 설명하는 본 발명의 상세한 설명이 보다 잘 이해되도록 본 발명의 실시예들에 따른 기술적 특징 및 장점을 다소 폭넓게 개략적으로 나타낸 것이다. 본 발명의 청구항들의 주제를 이루는 본 발명의 실시예들에 따른 추가적인 특징 및 장점은 이후에 설명한다. 당업자는 본 명세서에 개시된 사상 및 특정 실시예들이 본 발명과 동일한 목적을 달성하기 위한 본 발명의 변형 또는 다른 구조나 공정의 디자인의 기초로 쉽게 이용될 수 있음을 이해해야 한다. 또한, 당업자들은 본 발명과 균등한 구조는 첨부된 청구항에서 설명한 본 발명의 사상과 범위에서 벗어나지 않음을 인식해야 한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
서로 다른 도면의 동일한 참조 번호 및 기호는 별도의 언급이 없으면 동일한 부분을 나타낸다. 도면은 바람직한 실시예와 관련된 태양을 명확하게 예시하고자 하는 것이며, 그 크기에 한정되지 않는다.
본 명세서 중의 바람직한 실시예를 참조하여 본 발명을 설명할 것인바, 즉, 본 발명은 CMOS 장치 용도로 실시될 것이다. 본 발명의 실시예들은, 예를 들어 메모리 소자, 논리 소자, 전력 소자, 및 캐패시터를 이용하는 다른 용도와 같은 기타 반도체 용도로 실시될 수 있다.
캐패시터의 몇몇 특성은 크기와 상관관계를 가진다. 예를 들어, 캐패시터 플레이트의 크기가 클수록 캐패시터에 의해 많은 양의 에너지 또는 전압이 저장될 수 있다. 몇몇 반도체 소자에서, 캐패시터의 정전 용량을 증가시키는 것이 바람직하지만, 칩의 실제 면적은 제한되어 있다. 따라서, 집적 회로의 면적을 효율적으로 사 용할 수 있도록 캐패시터의 제조 방법 및 이의 구조를 향상시킬 필요가 있다.
반도체 소자의 복수의 도전층 중에 형성된 신규 캐패시터 구조를 포함하는 본 발명의 바람직한 실시예에 의해, 이러한 문제점들이 해결되거나 회피되고, 기술적인 장점도 달성될 것이다. 이후에 설명하는 캐패시터의 캐패시터 플레이트는 비아부에 의해 서로 연결된 복수의 프로펠러 형상부를 포함하는 신규 형상을 가진다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다. 캐패시터(130)의 캐패시터 플레이트(114, 도 2의 116 참조)는 반도체 소자(100)의 복수의 도전층(Mx, Vx, M(x+1)) 내에 형성된다.
반도체 소자(100)를 제조하기 위해, 먼저 가공 대상물(102)을 제공한다. 가공 대상물(102)은 실리콘 또는 다른 반도체 물질을 포함하는 반도체 기판을 포함할 수 있으며, 예를 들어 절연막으로 덮혀있을 수 있다. 가공 대상물(102)은 도시하지는 않았으나 가공 대상물(102) 내에 또는 가공 대상물(102) 상에 형성된 다른 능동 소자 또는 회로를 포함할 수도 있다. 가공 대상물(102)은 예를 들어 단결정 실리콘 상에 형성된 실리콘 산화물을 포함할 수 있다. 가공 대상물(102)은 예를 들어 트랜지스터, 다이오드 등의 다른 반도체 구성 요소 또는 다른 도전층을 포함할 수 있다. 실리콘을 대신하여 GaAs, InP, Si/Ge, 또는 SiC와 같은 화합물 반도체가 사용될 수도 있다. 가공 대상물(102)은 실리콘-온-절연막(SOI) 또는 SiGe-온-절연막 기판을 포함할 수 있다.
이어서, 유전 물질을 포함하는 절연층(104a)을 가공 대상물(102) 상에 증착시킨다. 본 명세서에서 절연층(104a)은 제1 절연층(104a)이라고도 한다. 제1 절연 층(104a)은 두께가 약 1000 내지 4000Å이거나 약 5000Å 이하일 수 있다. 제1 절연층(104a)은 예를 들어, SiO2와 같은 산화물, Si3N4와 같은 질화물, 약 3.9 이상의 유전 상수를 가지는 고유전율 물질, 약 3.9 미만의 유전 상수를 가지는 저유전율 물질, 캡핑 물질, 하이브리드 층간 절연물질(ILD: Inter-Level Dielectric) 또는 이들의 조합으로 이루어진 단일막 또는 다중막일 수 있다. 또한, 제1 절연층(104a)은 예를 들어 다른 크기를 가지거나 상이한 물질을 포함할 수 있다. 제1 절연층(104a)은 예를 들어 화학 기상 증착법(CVD: Chemical Vapor Deposition), 원자층 증착법(ALD: Atomic Layer Deposition), 유기 금속 화학 증착법(MOCVD: Metal Organic Chemical Vapor Deposition), 물리 기상 증착법(PVD: Physical Vapor Deposition), 스핀-온 법(spin-on process), 또는 제트 기상 증착법(jet vapor deposition) 등을 이용하여 형성할 수 있으며, 다른 방법도 이용될 수 있다.
제1 절연층(104a)을 프로펠러 형상부(106a)용 패턴으로 패터닝하고, 이어서 제1 절연층(104a) 상에 도전성 물질을 형성하여 패턴을 충전시켜 프로펠러 형상부(106a)를 형성한다. 이하, 본 명세서에서, 프로펠러 형상부(106a)는 제1 프로펠러 형상부(106a)라고도 한다. 제1 프로펠러 형상부(106a)는 싱글 다마신 공정을 이용하여 형성할 수 있으며, 리소그래피법을 이용하여 제1 절연층(104a)을 패터닝하고, 이어서, 프로펠러 형상부(106a)가 형성될 부위에 상응하는 제1 절연층(104a)을 식각하여 제거한다. 제1 절연층(104a) 상에 도전성 물질을 형성하고, 예를 들어 식각 공정 및/또는 화학-기계 연마(CMP) 공정을 이용하여 제1 절연층(104a)의 상면으 로부터 과량의 도전성 물질을 제거한다.
또한, 제1 프로펠러 형상부(106a)는 감법 식각 공정(subtractive etch process)을 이용하여 형성될 수 있다. 여기서 도전성 물질은 가공 대상물(102) 상에 증착 또는 형성될 수 있고, 리소그래피법을 이용하여 제1 프로펠러 형상부(106a)의 형상으로 패터닝될 수 있다. 이어서, 예를 들어 제1 프로펠러 형상부(106a) 상에 제1 절연 물질을 증착하고, 필요한 경우 제1 프로펠러 형상부(106a)의 상면으로부터 과량의 제1 절연 물질을 모두 제거함으로써 제1 프로펠러 형상부(106a) 주위에 제1 절연층(104a)을 형성할 수 있다.
제1 절연층(104a) 및 제1 프로펠러 형상부(106a)는 반도체 소자(100)의 금속층(Mx) 내에 형성되는 것이 바람직하다. 본 명세서에서 금속층(Mx)은 예를 들어 제1 금속층 또는 제1 도전층이라고도 한다. 도시하지는 않았지만, 도전선(conductive line)은 예를 들어 반도체 소자(100)의 금속층(Mx) 내 어느 곳에도 형성될 수 있다. 도전선은 예를 들어 제1 프로펠러 형상부(106a)와 동시에 형성할 수 있다. 따라서, 본 발명의 일 실시예에 따른 신규 제1 프로펠러 형상부(106a)를 제조하는 데 식각 공정 또는 리소그래피 공정이 추가로 요구되지 않을 수 있다. 예를들어, 제1 프로펠러 형상부(106a)용 패턴은 제1 금속층(Mx)을 패터닝하기 위해 실재하는 마스크 레벨에 포함될 수 있다.
도 1에는 하나의 제1 프로펠러 형상부(106a)만 도시하였으나, 본 발명의 일 실시예에서는 복수의 제1 프로펠러 형상부(106a)가 메탈층(Mx)에 예를 들어 동시에 형성될 수 있다(도 2 참조).
제1 프로펠러 형상부(106a)를 형성하기 위해 사용되는 도전성 물질은 예를 들어 금속 및/또는 반도체 물질을 포함하는 것이 바람직하다. 도전성 물질의 예로서, 구리, 알루미늄, 이들의 합금, 폴리실리콘, 비정질 실리콘, 또는 이들의 조합이 사용될 수 있으며 이들이 단일막 또는 이들의 다중막으로 형성될 수 있다. 또한, 제1 프로펠러 형상부(106a)를 형성하기 위해 사용된 도전성 물질은 다른 물질을 포함할 수도 있다.
도 1을 참조하면, 비아부(106b)는 제1 금속층(Mx) 상부의 제2 절연층(104b) 내의 제2 금속층(Vx)에 형성된다. 이하, 비아부(106b)는 예를 들어 제1 비아부라고도 한다. 본 명세서에서 금속층(Vx)은 제2 금속층 또는 제2 도전층이라고도 한다. 비아부(106b)는 제1 금속층(Mx) 내에 제1 프로펠러 형상부(106a)를 형성하기 위해 사용하는 방법으로 언급한 다마신 공정 또는 감법 식각 공정을 이용하여 형성될 수 있다.
도 1에 도시한 바와 같이, 비아부(106b)는 제1 프로펠러 형상부(106a) 위에 배치되어, 제1 프로펠러 형상부(106a)와 연결될 수 있다. 비아부(106b)는 제1 말단(112a) 및 제2 말단(112c)을 포함하고, 비아부(106b)의 제1 말단(112a)은 제1 프로펠러 형상부(106a)와 연결된다. 비아부(106b)는 제1 프로펠러 형상부(106a)의 실질적 중앙부에서 제1 프로펠러 형상부(106a)와 연결될 수 있다.
제2 절연층(104b)은 상술한 제1 절연층(104a)과 유사한 물질을 포함하고 유사한 크기를 가질 수 있다. 제2 절연층(104b)은 예를 들어 제1 절연층(104a)과 인접하도록 배치되는 것이 바람직하다. 비아부(106b)는 예를 들어 상술한 제1 프로펠 러 형상부(106a)와 동일한 물질을 포함할 수 있다. 또한, 제2 절연층(104b) 및 비아부(106b)는 다른 물질로 이루어지거나 다른 크기를 가질 수 있다.
도시하지는 않았지만, 도전성 비아는 예를 들어 반도체 소자(100)의 금속층(Vx) 내 어느 곳에도 형성될 수 있다. 도전성 비아는 예를 들어 비아부(106b)와 동시에 형성할 수 있다. 따라서, 본 발명의 일 실시예에 따른 신규 비아부(106b)를 제조하는 데 식각 공정 또는 리소그래피 공정이 추가로 요구되지 않을 수 있다. 예를들어, 비아부(106b)용 패턴은 제2 금속층(Vx)을 패터닝하기 위해 실재하는 마스크 레벨에 포함될 수 있다.
도 1에는 하나의 비아부(106b)만 도시하였으나, 본 발명의 다른 실시예들에서는 복수의 비아부(106b)가 메탈층(Vx)에 예를 들어 동시에 형성될 수 있다(도 2 참조).
도 1에 도시한 바와 같이, 제2 프로펠러 형상부(106c)는 제2 금속층(Vx) 상의 제3 금속층(M(x+1)) 내에 형성되고, 이는 제3 절연층(104c) 내에 존재한다. 이하, 금속층(M(x+1))은 제3 금속층(M(x+1)) 또는 제3 도전층이라고도 한다. 제2 프로펠러 형상부(106c)는 제1 금속층(Mx)을 형성하기 위해 사용하는 방법으로 언급한 다마신 공정 또는 감법 식각 공정을 이용하여 형성될 수 있다.
도 1에 도시한 바와 같이, 제2 프로펠러 형상부(106c)는 비아부(106b) 위에 배치되어, 비아부(106b)와 연결된다. 제2 프로펠러 형상부(106c)는 예를 들어 비아부(106b)의 제2 말단(112c)과 연결될 수 있다. 제2 프로펠러 형상부(106c)는 제2 프로펠러 형상부(106c)의 실질적 중앙부에서 비아부(106b)와 연결될 수 있다.
제3 절연층(104c)은 상술한 제1 절연층(104a)과 유사한 물질로 이루어질 수 있으며 크기도 유사할 수 있다. 제3 절연층(104c)은 예를 들어 제2 절연층(104b)과 인접하도록 배치되는 것이 바람직하다. 제2 프로펠러 형상부(106c)는 예를 들어 상술한 제1 프로펠러 형상부(106a)와 동일한 물질을 포함할 수 있다. 또한, 제3 절연층(104c) 및 제2 프로펠러 형상부(106c)는 다른 물질로 이루어지거나 다른 크기를 가질 수 있다.
도시하지는 않았지만, 도전선은 예를 들어 반도체 소자(100)의 금속층(M(x+1)) 내 어느 곳에도 형성될 수 있다. 도전선은 예를 들어 제2 프로펠러 형상부(106c)와 동시에 형성할 수 있다. 따라서, 본 발명의 일 실시예에 따른 신규 제2 프로펠러 형상부(106c)를 제조하는 데 식각 공정 또는 리소그래피 공정이 추가로 요구되지 않을 수 있고, 오히려, 제2 프로펠러 형상부(106c)용 패턴은 금속층(M(x+1))을 패터닝하기 위해 실재하는 마스크 레벨에 포함될 수 있다.
도 1에는 하나의 제2 프로펠러 형상부(106c)만 도시하였으나, 본 발명의 일 실시예에서는 복수의 제2 프로펠러 형상부(106c)가 메탈층(M(x+1))에 예를 들어 동시에 형성될 수 있다(도 2 참조).
본 발명의 바람직한 실시예에 따르면, 제2 프로펠러 형상부(106c) 및 비아부(106b)는 듀얼 다마신 공정을 이용하여 동시에 형성된다. 예를 들어, 제2 절연층(104b) 및 제3 절연층(104c)은 제1 금속층(Mx) 상에 증착될 수 있으며, 2개의 리소그래피 마스크 및 식각 공정을 이용하여 제2 절연층(104b) 및 제3 절연층(104c)내에 각각 비아부(106b) 및 제2 프로펠러 형상부(106c)용 패턴을 형성할 수 있다. 이어서, 하나의 증착 공정을 이용하여 도전성 물질을 동시에 비아부(106b)용 패턴 및 제2 프로펠러 형상부(106c)용 패턴에 충전하고, 식각 공정 및/또는 CMP 공정을 이용하여 과량의 도전성 물질을 제거하고, 제2 절연층(104b) 및 제3 절연층(104c) 내에 각각 형성된 비아부(106b) 및 제2 프로펠러 형상부(106c)를 제공한다.
금속층 또는 도전층(Mx, Vx, M(x+1))은 반도체 소자(100)의 다양한 위치에 배치된 도전성 물질을 포함한다. 예를 들어, 금속층(Mx)은 BEOL(Back-End-Of the Line) 공정에서 형성된 제1 층과 같은 제1 금속층을 포함할 수 있다. 또한, 금속층(Mx)은 이전에 형성된 금속층 상에 또는 상부에 형성된 제2 금속층 또는 그 이상의 금속층을 포함할 수 있다. 또한, 금속층(Mx, Vx, M(x+1))은 예를 들어 FEOL(front-end-of the line) 공정에서 형성된 도전성 물질을 포함할 수 있다.
제1 프로펠러 형상부(106a), 비아부(106b), 및 제2 프로펠러 형상부(106c)는 본 발명의 일 실시예에 따른 캐패시터(130)의 캐패시터 플레이트(도 2의 114, 116 참조)를 형성한다. 2개의 캐패시터 플레이트는 절연층(104a, 104b, 104c) 내에 서로 근접하게 형성되어 본 발명의 실시예들에 따른 캐패시터(130)를 형성할 수 있다. 절연층(104a, 104b, 104c)은 본 발명의 실시예들에 따른 캐패시터 유전 물질로 기능한다. 후술하는 바와 같이, 2 이상의 캐패시터 플레이트(114, 116)는 서로 연결되어 하나의 캐패시터 플레이트를 형성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 프로펠러 형상부(106a)를 포함하는 2개의 캐패시터 플레이트(114, 116)를 포함하는 캐패시터(130)의 평면도이다. 도 2에는 제2 프로펠러 형상부(106c)만 도시하고, 제1 프로펠러 형상부(106a)는 도시하지 않았다. 도 2에서 비아부(106b)는 점선으로 나타내었다.
본 발명의 일 실시예에 따르면, 캐패시터 플레이트(114, 116)의 제2 프로펠러 형상부(106c) 및 제1 프로펠러 형상부(106a)는 반도체 소자(100)의 최소 피쳐(feature) 크기를 실질적으로 포함하는 폭을 가진 부재(108c, 110c)를 포함한다. 캐패시터 플레이트(114, 116)의 제2 프로펠러 형상부(106c)들(및 제1 프로펠러 형상부(106a)들)은 서로 d1의 간격만큼 이격되고, 이는 반도체 소자의 최소 피쳐 크기와 실질적으로 동일하다. 점선으로 나타낸 비아부(106b)도 반도체 소자의 최소 피쳐 크기를 포함할 수 있다. 이하, 부재(108c, 110c)는 블레이드(blade)라고도 한다.
캐패시터 플레이트(114, 116)는 캐패시터(130)의 제1 캐패시터 플레이트(116) 및 제2 캐패시터 플레이트(114)를 포함할 수 있다. 제1 캐패시터 플레이트(116)의 제1 프로펠러 형상부(106a) 또는 제2 프로펠러 형상부(106c)는 예를 들어 수직 및 수평 부재(108c, 110c)가 교차하는 내측 코너를 포함할 수 있다. 제2 캐패시터 플레이트(114)의 제1 프로펠러 형상부(106a) 또는 제2 프로펠러 형상부(106c)는 예를 들어 블레이드, 즉 부재(108c, 110c)의 말단의 외측 코너를 포함할 수 있다. 제1 캐패시터 플레이트(116)의 제1 프로펠러 형상부(106a) 또는 제2 프로펠러 형상부(106c)의 내측 코너는, 제2 캐패시터 플레이트(114)의 제1 프로펠러 형상부(106a) 또는 제2 프로펠러 형상부(106c)로부터 본 발명의 몇몇 실시예들에 따른 반도체 소자(100)의 최소 피쳐 크기의 약 1.4 배인 d2의 간격만큼 이격되는 것이 바람직하다. 간격 d2는 비아부(106b)와 이와 인접한 제1 또는 제2 프로펠러 형상부(106a, 106c) 사이의 간격을 나타낸다.
본 발명의 실시예들에 따른 캐패시터 플레이트(114, 116)의 프로펠러 형상부(106a, 106c)는 수평으로 연장된 부재 및 수직으로 연장된 부재를 포함하는 것이 바람직하고, 수직으로 연장된 부재는 수평으로 연장된 부재와 실질적으로 직교하고, 이와 연결된다. 수평으로 연장된 부재 및 수직으로 연장된 부재는 교차한다. 도시하지는 않았지만 제1 프로펠러 형상부(도 1의 106a 참조)는 평면도에서 수평으로 배향된 제1 부재 및 평면도에서 수직으로 배향된 제2 부재를 포함하고, 제1 부재는 제2 부재와 실질적으로 직교하고, 이와 연결된다. 제1 부재 및 제2 부재는 제1 부재 및 제2 부재의 실질적 중앙부에 근접하게 교차할 수 있다. 마찬가지로, 제2 프로펠러 형상부(106c)는 제3 부재(108c) 및 제3 부재(108c)에 직교하는 제4 부재(110c)를 포함할 수 있다.
예를 들어, 도 2에 도시한 바와 같이, 제2 프로펠러 형상부(106c)는 제3 부재(108c) 및 제4 부재(110c)를 포함하고, 제4 부재(110c)는 제3 부재(108c)에 실질적으로 직교하여 연결된다. 제3 부재(108c) 및 제4 부재(110c)는 제3 부재(108c) 및 제4 부재(110c)의 실질적 중앙부에 근접하게 교차한다. 비아부(106b)는 점선으로 나타낸 비아부(106b)의 제2 말단(112c)에서 제2 프로펠러 형상부(106c)와 연결된다.
본 발명의 몇몇 실시예들에 따른 부재(108c, 110c)는 동일한 길이를 가지는 것이 바람직하다. 예를 들어 부재(108c)는 제1 길이를, 부재(110c)는 제2 길이를 가질 수 있고, 제2 길이는 실질적으로 제1 길이와 동일할 수 있다.
도 6 및 도 7을 참조하여 이후에 설명하는 본 발명의 다른 실시예들에 있어서, 부재들(108c, 110c)은 서로 상이한 길이를 가질 수 있다. 예를 들어, 부재(110c)의 제2 길이는 부재(108c)의 제1 길이와 상이할 수 있다.
제1 프로펠러 형상부(106a) 또는 제2 프로펠러 형상부(106c)는 복수의 블레이드를 포함하는 것이 바람직하다. 바람직한 실시예에 있어서, 제1 프로펠러 형상부(106a) 또는 제2 프로펠러 형상부(106c)는 3 이상의 블레이드를 포함하는 것이 바람직하다. 도 2에 도시한 바와 같이 본 발명의 다른 실시예에 있어서, 제1 프로펠러 형상부(106a) 또는 제2 프로펠러 형상부(106c)는 예를 들어 정확히 4개의 블레이드를 포함할 수 있다. 각 부재(108c, 110c)는 예를 들어 2개의 블레이드를 포함할 수 있다. 또 다른 실시예들에 있어서, 제1 프로펠러 형상부(106a) 또는 제2 프로펠러 형상부(106c)는 예를 들어 십자 형상, X자 형상, T자 형상을 포함할 수 있고, 다른 형상도 사용될 수 있다. 제1 프로펠러 형상부(106a) 또는 제2 프로펠러 형상부(106c)는 5, 6, 또는 그 이상의 블레이드를 포함할 수 있다.
바람직하게는, 몇몇 실시예들에 있어서, 제1 프로펠러 형상부(106a) 또는 제2 프로펠러 형상부(106c)는 예를 들어 프로펠러 형상부(106a, 106c)가 내부에 형성되는 도전층(Mx, M(x+1))에 이용되는 CMP 공정을 향상시키는 형상을 포함하는 것이 바람직하다. 이들 실시예에 있어서, 제1 프로펠러 형상부(106a) 또는 제2 프로펠러 형상부(106c)는 동일한 도전층에 형성되는 다른 도전성 소자와 유사한 크기를 포함 하는 것이 바람직하다.
예를 들어, 하나의 캐패시터 플레이트(114, 116)에 포함되는 제1 프로펠러 형상부(106a) 및 제2 프로펠러 형상부(106c)는 동일한 형상 및 크기를 가질 수 있다. 또한, 하나의 캐패시터 플레이트(114, 116)에 포함되는 제1 프로펠러 형상부(106a) 및 제2 프로펠러 형상부(106c)는 상이한 형상 및 크기를 포함할 수 있다. 제1 프로펠러 형상부(106a) 및 제2 프로펠러 형상부(106c)의 형상 및 크기는 반도체 소자(100)의 기판 전부 또는 하나의 캐패시터(130)에 포함되는 다양한 캐패시터 플레이트(114, 116)에 대해 동일하거나 상이할 수 있다.
도 3은 본 발명의 일 실시예에 따른 복수의 캐패시터 플레이트의 평면도이다. 제2 프로펠러 형상부(106c), 비아부(106b), 및 제1 프로펠러 형상부(미도시)를 포함하는 캐패시터 플레이트(114, 116)의 배치는 예를 들어 반도체 가공 대상물(102)의 일부 부위에 형성되는 것이 바람직하다. 제2 프로펠러 형상부(106c)는 엇갈려 배치될 수 있고, 블레이드는 뒤섞여 배치되고, 이격되어 소정의 정전 용량을 달성하고 공간의 보다 효율적인 이용이 가능하도록 한다. 제2 프로펠러 형상부(106c)의 배치는 단지 예시적으로 도시하였다. 예를 들어 제2 프로펠러 형상부(106c)는 다른 형상 또는 패턴으로 배치될 수 있다.
도 4는 본 발명의 일 실시예에 따른 복수의 캐패시터 플레이트의 사시도이다. 캐패시터(130)는 점선으로 나타낸 3개 이상의 프로펠러 형상부(106a, 106c, 106e)를 포함할 수 있다. 예를 들어, 제2 비아부(106d)는 제1 프로펠러 형상부(106a)와 연결될 수 있고, 제3 프로펠러 형상부(106e)는 제2 비아부(106d)와 연 결될 수 있다. 예를 들어, 제2 비아부(106d)는 도전층(V(x-1))에 형성될 수 있고, 프로펠러 형상부(106e)는 도전층(M(x-1))에 형성될 수 있다. 도시하지는 않았으나, 추가의 비아부 및 프로펠러 형상부가 연결될 수 있고, 프로펠러 형상부(106c, 106e)의 상부 및/또는 하부에 배치될 수 있다.
예를 들어, 비아부(106b)는 제1 비아부(106b)를 포함하고, 캐패시터 플레이트(114, 116)는 반도체 소자(100)의 제4 절연층(미도시) 내에 배치된 제2 비아부(106d)를 더 포함한다. 상기 제4 절연층은 내부에 제1 프로펠러 형상부(106a)가 형성되는 절연층에 인접한다. 제3 프로펠러 형상부(106e)는 반도체 소자(100)의 제5 절연층(미도시) 내에 배치되고, 제5 절연층은 제4 절연층에 인접한다. 도시한 바와 같이 제2 비아부(106d)는 제1 프로펠러 형상부(106a) 및 제3 프로펠러 형상부(106e) 사이에 배치된다. 도시하지는 않았으나 추가 비아부 및 프로펠러 형상부는 제2 프로펠러 형상부(106c) 상부의 추가 절연층 내에 배치될 수 있다.
따라서, 캐패시터(130)의 캐패시터 플레이트는 본 발명의 실시예들에 따른 복수의 비아부(106b, 106c)에 의해 함께 연결된 복수의 프로펠러 형상부(106a, 106c, 106e)를 포함할 수 있다. 프로펠러 형상부(106a, 106c, 106e) 및 비아부(106b, 106c)는 복수의 도전층 내에 형성될 수 있고, 예를 들어 반도체 장치(100)의 도전층마다 형성될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 평면도이다. 2개 이상의 캐패시터 플레이트(114, 116)는 캐패시터 플레이트(114, 116)의 상부 또는 하부에 배치된 반도체 소자의 도전층을 사용하여 전기적으로 연결될 수 있다. 점선으로 나타낸 도전선(120a, 120b, 120c, 120d)은 도전층 내에 형성될 수 있다. 2 이상의 캐패시터 플레이트(114, 116)는 예를 들어 제1 도전층(도 1의 Mx 참조) 또는 제3 도전층(도 1의 M(x+1) 참조)에 인접한 도전층 내의 도전선(120a, 120b, 120c, 120d)에 의해 연결될 수 있다. 도전선(120a, 120b, 120c, 120d)은 미도시된 비아를 이용하여 제2 프로펠러 형상부(106c) 또는 제2 프로펠러 형상부(106c) 하부에 배치된 제1 프로펠러 형상부(도 1의 106a 참조)와 연결될 수 있다. 미도시된 비아는 근처의 비아부(106b)와 연결될 수 있거나, 도전선(120a, 120b, 120c, 120d)을 연결하는 미도시된 비아는 부재(108c, 110c)를 따라 연결될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 소자의 평면도이다. 캐패시터 플레이트(214)의 프로펠러 형상의 블레이드는 신장되어(elongated) 인접한 캐패시터 플레이트(216)의 신장된 프로펠러 형상의 블레이드 근처까지 확장된다(extend). 도 6의 다양한 구성요소에는 도 1 내지 도 5를 기술하는 데 사용된 동일한 참조번호가 사용된다. 반복을 피하기 위하여, 도 6에 도시한 각 참조 번호에 대해서는 이후에 상세히 설명하지 않는다. 도 1 내지 도 5를 참조하여 설명된 다양한 물질층과 유사한 물질을 설명하기 위해, 이들 도면과 유사한 참조번호 x06, x08, x10 등을 사용한다. 여기서, 도 1 내지 도 5의 경우 x=1이고, 도 6의 경우 x=2이다. 예를 들어, 도 1 내지 도 5의 설명 중, 제2 프로펠러 형상부(106c)의 바람직하거나 변형 가능한 물질 및 크기는 도 6의 제2 프로펠러 형상부(206c)에 대해서도 사용될 수 있다.
도 6을 참조하면, 본 실시예의 제2 프로펠러 형상부(206c) 각각은 하나의 블 레이드가 다른 블레이드보다 길이가 길다. 각 제2 프로펠러 형상부(206c)는 수직 방향으로 연장되고 길이가 d4인 2개의 블레이드를 포함한다. 각 제2 프로펠러 형상부(206c)는 수평 방향으로 연장되고 길이가 d3 및 d5인 2개의 블레이드를 포함한다. 여기서, 길이 d5는 d3 및 d4보다 큰 것이 바람직하다. 길이 d3 및 d4는 실질적으로 동일할 수 있다. 길이 d5는 예를 들어 길이 d3 및 d4의 3배 이상일 수 있다.
도시한 바와 같이, 길이가 d5로 상대적으로 긴 블레이드는 예를 들어 인접한 제2 프로펠러 형상부(206c)에 뒤섞여 배치되는 것이 바람직하다. 도시한 바와 같이 제2 프로펠러 형상부(206c)는 엇갈리게 배치될 수도 있다. 인접한 제2 프로펠러 형상부(206c)는 볏 형상(comb-like fashion)으로 뒤섞여 배치되어, 특정한 정전 용량을 달성하는 것이 바람직하다. 캐패시터(230)의 바람직한 정전 용량을 얻기 위해 바람직한 블레이드의 크기 및 유전 물질의 종류(예를 들어 도 1에 나타낸 절연층 104a, 104b, 104c 참조)가 선택된다. 복수의 캐패시터 플레이트(214, 216)는 제2 프로펠러 형상부(206c) 또는 제2 프로펠러 형상부(206c) 하부에 배치된 제1 프로펠러 형상부(미도시) 근처의 도전층 내부의 도전선(220a, 220b, 220c, 220d)을 이용하여 함께 연결될 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 소자의 평면도이다. 여기서, 캐패시터 플레이트(314, 316)의 프로펠러 형상부(306c)의 2개의 블레이드는 신장되고, 2개의 인접한 캐패시터 플레이트(314, 316)의 블레이드는 예를 들어 말 단(332)에서 서로 연결된다. 반복을 피하기 위해 이전 도면을 설명하면서 다양한 구성 요소에 사용된 동일한 참조번호는 본 명세서에서 다시 설명하지 않으며, 도 7에 나타낸 참조 번호는 이후에 다시 상세히 설명하지 않는다.
본 실시예에서 캐패시터 플레이트(314, 316)는 십자 형상인 것이 바람직하다. 도시한 바와 같이, 십자 형상은 비대칭이거나 대칭일 수 있다.
본 실시예의 인접한 프로펠러 형상부(306c)의 블레이드의 말단(332)은 함께 연결되거나 부착되어, 인접한 프로펠러 형상부(306c)가 전기적으로 연결되도록 하는 것이 바람직하다. 본 실시예는 캐패시터 플레이트(314, 316)를 함께 연결하기 위해 사용되는 추가의 도전층이 요구되지 않는 장점이 있다. 예를 들어 점선으로 나타낸 도전선(도 5의 120a, 120b, 120c, 120d 및 도 6의 220a, 220b, 220c, 220d 참조)은 요구되지 않는다. 프로펠러 형상부(306c)의 보다 긴 블레이드의 길이는 d6이고, 보다 짧은 블레이드의 길이는 d7이며, 예를 들어 보다 긴 블레이드는 보다 짧은 블레이드의 3배 이상의 길이를 가지는 것이 바람직하다. 프로펠러 형상부(306c)의 보다 긴 블레이드는 길이 d8만큼 이격될 수 있고, 길이 d8은 예를 들어 d7과 동일하거나 2배의 길이 범위를 가진다.
플레이트(314, 316)가 연결되어 단일 전위를 형성하고, 전반적인 평탄화 공정에 탁월한 효과를 가지는 더미 필러를 제공할 뿐만 아니라 가용 표면적의 효율을 최대화하기 때문에, 몇몇 실시예에 있어서 블레이드의 말단(332)을 함께 연결하는 것이 유용할 수 있다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다. 또한, 반복을 피하기 위해 이전 도면을 설명하면서 다양한 구성 요소에 사용된 동일한 참조번호는 본 명세서에서 다시 설명하지 않으며, 도 8 및 도 9에 나타낸 참조 번호는 이후에 다시 상세히 설명하지 않는다.
도 8은 물질층의 평면도를 나타낸 것으로, 다양한 크기를 가지는 피쳐(442, 444) 및 도전선(440)을 포함하고, 반도체 소자(400)의 미사용 영역(446)에는 도전선(440) 및 피쳐(442, 444)가 없다. 도 9를 참조하면, 본 명세서에 기재된 신규 캐패시터(430)는 반도체 소자(400)의 미사용 영역(446)에 형성될 수 있다. 따라서, 본 발명의 몇몇 실시예들에 따르면, 프로펠러 형상부(미도시)를 포함하는 캐패시터 플레이트(미도시)는 반도체 소자(400)의 미사용 영역에 형성될 수 있으며, 반도체 소자(100)의 표면적을 효율적으로 사용할 수 있다.
또한, 본 명세서에 기재된 캐패시터 플레이트는 반도체 소자(400) 중의 캐패시터 영역으로 지정된 영역에 형성될 수 있고, 캐패시터 플레이트가 형성되는 영역은 특히 본 명세서에 기재된 캐패시터(130, 230, 330, 430)를 형성하기 위해 제공된다.
캐패시터(130, 230, 330, 430)의 프로펠러 형상부(106c, 206c, 306c, 406c)를 포함하는 최상의 물질층을 형성한 이후, 반도체 소자(100, 200, 300, 400)를 제조하기 위한 공정을 계속하여 반도체 소자를 완성한다. 예를 들어, 신규 캐패시터(130, 230, 330, 430) 상에 추가 절연층 및 도전층을 형성할 수 있고, 이들은 반도체 소자(100, 200, 300, 400)의 다양한 구성 요소들을 연결하는데 사용할 수 있 다.
프로펠러 형상부(106c, 206c, 306c, 406c)의 말단은 실질적으로 정사각형인 것으로 도시하였으나, 도시된 바와는 달리 프로펠러 형상부(106c, 206c, 306c, 406c)를 패터닝하는 데 사용되는 리소그래피 공정에 의해 프로펠러 형상부(106c, 206c, 306c, 406c)는 둥글게될 수도 있다.
본 발명의 실시예들은 캐패시터 플레이트(114, 116, 214, 216, 314, 316)로서 프로펠러 형상부(106a, 106c, 206c, 306c, 406c)를 가지는 캐패시터(130, 230, 330, 430) 및 반도체 소자(100, 200, 300, 400)를 포함한다. 본 발명의 실시예들은 본 명세서에 기재된 캐패시터(130, 230, 330, 430) 및 캐패시터 플레이트(114, 116, 214, 216, 314, 316) 및 반도체 소자(100, 200, 300, 400)의 제조 방법도 포함한다.
신규 캐패시터 플레이트(114, 116, 214, 216, 314, 316)는 반도체 소자(100, 200, 300, 400)의 다중 도전층(Mx, Vx, M(x+1)) 내에 형성된 3차원 구조일 수 있다. 비아부(106b, 206b)에 의해 함께 연결된 프로펠러 형상부(106a, 106c, 206c, 306c, 406c)는 반도체 소자(100, 200, 300, 400) 중 캐패시터(130, 230, 330, 430)의 위치 및 형상에 유연성을 제공하는 신규 캐패시터 플레이트(114, 116, 214, 216, 314, 316) 형상을 제공한다. 몇몇 실시예들에 있어서, 프로펠러 형상부(106a, 106c, 206c, 306c, 406c)는 예를 들어 반도체 소자(100, 200, 300, 400)의 최소 피쳐 크기의 폭을 포함하는 디자인 룰에 근거하여 디자인되어, 보다 높은 정전 용량값을 얻을 수 있도록 하는 것이 바람직하다.
본 명세서에 기재된 캐패시터 플레이트(114, 116, 214, 216, 314, 316)는 직렬 또는 병렬로 배치될 수 있다. 예를 들어 캐패시터 플레이트(114, 116, 214, 216, 314, 316)를 직렬로 배치시키면 캐패시터 플레이트(114, 116, 214, 216, 314, 316)로 이루어진 캐패시터(130, 230, 330, 430)의 전반적인 정전 용량이 감소된다. 캐패시터 플레이트(114, 116, 214, 216, 314, 316)를 병렬로 배치시키면 캐패시터 플레이트(114, 116, 214, 216, 314, 316)로 이루어진 캐패시터(130, 230, 330, 430)의 전반적인 정전 용량이 증가된다.
본 발명의 실시예들에 따른 장점은 금속층의 전기적 미사용 영역에 캐패시터(130, 230, 330, 430)를 제조함으로써 반도체 소자(100, 200, 300, 400) 내의 공간을 이용하는 향상된 방법을 제공하는 것을 포함한다. 복수의 캐패시터(130, 230, 330, 430)가 정돈되어 배열될 수 있고, 예를 들어 어드레싱(addressing)을 이용하여 접근될 수 있다. 캐패시터(130, 230, 330, 430)는 반도체 소자(100, 200, 300, 400)의 동작 영역에 전기적으로 연결될 수 있고, 집적 회로 내에서의 리던던시 기능을 갖는 예비 캐패시터(130, 230, 330, 430)로 사용될 수 있다.
몇몇 실시예에 있어서, 캐패시터(130, 230, 330, 430)의 프로펠러 형상부(106a, 106c, 206c, 306c, 406c)는 도전선(440) 및 피쳐(442, 444)와 같은 다른 배선 또는 피쳐와 실질적으로 동일하거나 유사한 크기를 가지며, 이에 따라 캐패시터(130, 230, 330, 430)는 현존하는 반도체 소자 구조 및 제조 공정의 흐름에 용이하게 통합될 수 있다. 캐패시터(130, 230, 330, 430)는 예를 들어 도전층을 평탄화하는 데 사용되는 CMP 공정을 향상시키는 더미 또는 기능성 충전 구조로 사용될 수 있다. 신규 캐패시터(130, 230, 330, 430)는 작고, 빠르며, 덜 복잡하고, 가격이 저렴하다. 캐패시터(130, 230, 330, 430)의 특성은 예를 들어 캐패시터(130, 230, 330, 430) 유전층 두께 및 재료, 배치 등을 조정함으로써 조율될 수 있다.
신규 캐패시터(130, 230, 330, 430)는 집적 회로 디자인에서 리던던시 기능을 갖는 예비 캐패시터(130, 230, 330, 430)로 사용될 수 있다.
이상 첨부된 도면을 참고하여 본 발명의 실시예 및 이들의 장점을 상세히 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 예를 들어 본 발명의 사상을 벗어나는 일 없이 본 명세서에 기재된 많은 특징, 기능, 공정 및 물질은 변화될 수 있음을 당업자는 쉽게 이해할 수 있다. 또한, 본 출원의 범위는 본 명세서에 기재된 공정, 기계, 제조, 물질의 조성, 수단, 방법 및 단계의 특정 실시예들에 제한되도록 의도된 것이 아니다. 당업자라면 본 발명의 개시 내용으로부터 현존하거나 이후에 개발되고, 본 명세서에 기재된 상응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 공정, 기계, 제조, 제조, 물질의 조성, 수단, 방법, 또는 단계가 본 발명에 따라 이용될 수 있다는 점을 쉽게 이해할 것이다. 따라서, 첨부된 청구항은 공정, 기계, 제조, 제조, 물질의 조성, 수단, 방법, 또는 단계를 그 범위에 포함한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 프로펠러 형상부를 포함하는 2개의 캐패시터 플레이트를 포함하는 캐패시터의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 복수의 캐패시터 플레이트의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 복수의 캐패시터 플레이트의 사시도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 평면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 소자의 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 소자의 평면도이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
(도면의 주요부분에 대한 부호의 설명)
100, 400: 반도체 소자 102: 가공 대상물
104a: 제1 절연층 104b: 제2 절연층
104c: 제3 절연층 106a: 제1 프로펠러 형상부
106b: 제1 비아부 106c: 제2 프로펠러 형상부
106d: 제2 비아부 106e: 제3 프로펠러 형상부
442, 444: 피쳐 446: 미사용 영역

Claims (26)

  1. 제1 프로펠러 형상부;
    제2 프로펠러 형상부; 및
    상기 제1 프로펠러 형상부와 상기 제2 프로펠러 형상부 사이에 배치된 비아부를 포함하는 캐패시터 플레이트.
  2. 제 1항에 있어서,
    상기 제1 프로펠러 형상부는 제1 부재 및 제2 부재를 포함하고, 상기 제2 부재는 상기 제1 부재와 실질적으로 직교하고, 연결되며, 상기 제1 부재 및 상기 제2 부재는 상기 제1 부재 및 상기 제2 부재의 실질적 중앙부에 근접하게 교차하고,
    상기 제2 프로펠러 형상부는 제3 부재 및 제4 부재를 포함하고, 상기 제4 부재는 상기 제3 부재와 실질적으로 직교하고, 연결되며, 상기 제3 부재 및 상기 제4 부재는 상기 제3 부재 및 상기 제4 부재의 실질적 중앙부에 근접하게 교차하는 캐패시터 플레이트.
  3. 제 1항에 있어서,
    상기 제1 프로펠러 형상부는 반도체 소자의 제1 절연층 내에 배치되고,
    비아부는 상기 반도체 소자의 제2 절연층 내에 배치되고, 상기 제2 절연층은 상기 제1 절연층과 인접하고,
    제2 프로펠러 형상부는 상기 반도체 소자의 제3 절연층 내에 배치되고, 상기 제3 절연층은 상기 제2 절연층에 인접하는 캐패시터 플레이트.
  4. 제 3항에 있어서,
    상기 비아부는 제 1비아부를 포함하고,
    상기 비아부는 상기 반도체 소자의 제4 절연층 내에 배치된 제2 비아부를 더 포함하고,
    상기 제4 절연층은 상기 제3 절연층에 인접하고,
    상기 반도체 소자의 제5 절연층 내에 배치된 제3 프로펠러 형상부를 더 포함하고,
    상기 제5 절연층은 상기 제4 절연층에 인접하고,
    상기 제2 비아부는 상기 제2 프로펠러 형상부 및 상기 제3 프로펠러 형상부 사이에 배치된 캐패시터 플레이트.
  5. 제 4항에 있어서,
    상기 제2 비아부는 제1 말단 및 상기 제1 말단의 반대편에 위치한 제2 말단을 포함하고,
    상기 제2 비아부의 상기 제1 말단은 상기 제2 프로펠러 형상부와 연결되고,
    상기 제2 비아부의 상기 제2 말단은 상기 제3 프로펠러 형상부와 연결되는 캐패시터 플레이트.
  6. 제 1항에 있어서,
    상기 비아부는 제1 말단 및 상기 제1 말단의 반대편에 위치한 제2 말단을 포함하고,
    상기 비아부의 상기 제1 말단은 상기 제1 프로펠러 형상부와 연결되고,
    상기 비아부의 상기 제2 말단은 상기 제2 프로펠러 형상부와 연결되는 캐패시터 플레이트.
  7. 제1 플레이트;
    제2 플레이트; 및
    상기 제1 플레이트 및 상기 제2 플레이트 사이에 배치된 절연층을 포함하고,
    상기 제1 플레이트 또는 상기 제2 플레이트는 제1 프로펠러 형상부, 제2 프로펠러 형상부, 및 제1 프로펠러 형상부와 제2 프로펠러 형상부 사이에 배치된 비아부를 포함하는 캐패시터.
  8. 제 7항에 있어서,
    상기 제1 프로펠러 형상부, 상기 비아부, 또는 상기 제2 프로펠러 형상부는 금속 또는 반도체 물질을 포함하는 캐패시터.
  9. 제 7항에 있어서,
    상기 제1 프로펠러 형상부 또는 상기 제2 프로펠러 형상부는 3 이상의 블레이드를 포함하는 캐패시터.
  10. 제 7항에 있어서,
    상기 제1 프로펠러 형상부 또는 상기 제2 프로펠러 형상부는 십자 형상, X자 형상, 또는 T자 형상을 포함하는 캐패시터.
  11. 제 7항에 있어서,
    상기 제1 프로펠러 형상부 또는 상기 제2 프로펠러 형상부는 제1 부재 및 제2 부재를 포함하고, 상기 제2 부재는 상기 제1 부재와 실질적으로 직교하고, 연결되며, 상기 제1 부재 및 상기 제2 부재는 교차하고, 상기 제1 부재는 제1 길이를 포함하고, 상기 제2 부재는 제2 길이를 포함하고, 상기 제2 길이는 상기 제1 길이와 실질적으로 동일한 캐패시터.
  12. 제 7항에 있어서,
    상기 제1 프로펠러 형상부 또는 상기 제2 프로펠러 형상부는 제1 부재 및 제2 부재를 포함하고, 상기 제2 부재는 상기 제1 부재와 실질적으로 직교하고, 연결되며, 상기 제1 부재 및 상기 제2 부재는 교차하고, 상기 제1 부재는 제1 길이를 포함하고, 상기 제2 부재는 제2 길이를 포함하고, 상기 제2 길이는 상기 제1 길이와 상이한 캐패시터.
  13. 가공 대상물;
    상기 가공 대상물 상에 배치되고, 제1 절연층 및 상기 제1 절연층 내에 배치된 캐패시터 플레이트의 적어도 하나의 제1 프로펠러 형상부를 포함하는 제1 도전층;
    상기 제1 절연층 상에 배치되고, 제2 절연층 및 상기 제2 절연층 내에 배치된 상기 캐패시터 플레이트의 적어도 하나의 비아부를 포함하되, 상기 캐패시터 플레이트의 상기 적어도 하나의 비아부는 상기 캐패시터 플레이트의 상기 적어도 하나의 제1 프로펠러 형상부와 연결되는 제2 도전층; 및
    상기 제2 도전층 상에 배치되고, 제3 절연층 및 상기 제3 절연층 내에 배치된 상기 캐패시터 플레이트의 적어도 하나의 상기 제2 프로펠러 형상부를 포함하되, 상기 캐패시터 플레이트의 상기 적어도 하나의 제2 프로펠러 형상부는 상기 캐패시터 플레이트의 상기 적어도 하나의 비아부와 연결되고, 상기 적어도 하나의 상기 제1 프로펠러 형상부, 상기 적어도 하나의 비아부, 및 상기 적어도 하나의 제2 프로펠러 형상부는 적어도 하나의 캐패시터 플레이트를 포함하는 제3 도전층을 포함하는 반도체 소자.
  14. 제 13항에 있어서,
    상기 적어도 하나의 제1 프로펠러 형상부, 상기 적어도 하나의 비아부, 상기 적어도 하나의 제2 프로펠러 형상부를 포함하는 캐패시터 플레이트를 2 이상 더 포 함하고,
    상기 2 이상의 캐패시터 플레이트는 캐패시터의 제1 캐패시터 플레이트 및 제2 캐패시터 플레이트를 포함하고,
    상기 제1 절연층, 상기 제2 절연층, 및 상기 제3 절연층은 상기 캐패시터의 캐패시터 유전 물질을 포함하는 반도체 소자.
  15. 제 14항에 있어서,
    상기 제1 캐패시터 플레이트 또는 상기 제2 캐패시터 플레이트는 상기 적어도 하나의 제1 프로펠러 형상부, 상기 적어도 하나의 비아부, 및 상기 적어도 하나의 제2 프로펠러 형상부를 포함하는 2 이상의 캐패시터 플레이트를 포함하고,
    상기 2 이상의 캐패시터 플레이트는 서로 연결되는 반도체 소자.
  16. 제 15항에 있어서,
    상기 2 이상의 캐패시터 플레이트는 상기 제1 도전층 또는 상기 제3 도전층에 인접한 도전층 내의 도전선에 의해 서로 연결되는 반도체 소자.
  17. 제 15항에 있어서,
    상기 2 이상의 상기 캐패시터 플레이트는 상기 적어도 하나의 제1 프로펠러 형상부 또는 상기 적어도 하나의 제2 프로펠러 형상부에 인접한 말단에서 서로 연결되는 반도체 소자.
  18. 제 13항에 있어서,
    상기 반도체 소자는 최소 피쳐 크기를 포함하고,
    상기 적어도 하나의 제1 프로펠러 형상부 또는 상기 적어도 하나의 제2 프로펠러 형상부는 실질적으로 상기 최소 피쳐 크기를 포함하는 폭을 포함하거나,
    상기 적어도 하나의 제1 프로펠러 형상부 및 상기 적어도 하나의 제2 프로펠러 형상부는 실질적으로 상기 최소 피쳐 크기를 포함하는 거리만큼 이격되는 반도체 소자.
  19. 제 18항에 있어서,
    상기 적어도 하나의 제1 프로펠러 형상부, 상기 적어도 하나의 비아부, 및 상기 적어도 하나의 제2 프로펠러 형상부를 포함하는 2 이상의 캐패시터 플레이트를 더 포함하고,
    상기 2 이상의 캐패시터 플레이트는 캐패시터의 제1 캐패시터 플레이트 및 제2 캐패시터 플레이트를 포함하고,
    상기 제1 캐패시터 플레이트의 상기 적어도 하나의 제1 프로펠러 형상부 또는 상기 적어도 하나의 제2 프로펠러 형상부는 내측 코너를 포함하고,
    상기 제2 캐패시터 플레이트의 상기 적어도 하나의 제1 프로펠러 형상부 또는 상기 적어도 하나의 제2 프로펠러 형상부는 외측 코너를 포함하고,
    상기 제1 캐패시터 플레이트의 상기 적어도 하나의 제1 프로펠러 형상부 또 는 상기 적어도 하나의 제2 프로펠러 형상부의 상기 내측 코너는 상기 제2 캐패시터 플레이트의 상기 적어도 하나의 제1 프로펠러 형상부 또는 상기 적어도 하나의 제2 프로펠러 형상부와 상기 최소 피쳐 크기의 1.4배의 거리만큼 이격되는 반도체 소자.
  20. 가공 대상물을 제공하고,
    상기 가공 대상물 상에, 제1 절연층 및 상기 제1 절연층 내에 배치된 캐패시터 플레이트의 적어도 하나의 제1 프로펠러 형상부를 포함하는 제1 도전층을 형성하고,
    상기 제1 절연층 상에, 제2 절연층 및 상기 제2 절연층 내에 배치된 상기 캐패시터 플레이트의 적어도 하나의 비아부를 포함하는 제2 도전층을 형성하되, 상기 캐패시터 플레이트의 상기 적어도 하나의 비아부는 상기 캐패시터 플레이트의 상기 적어도 하나의 제1 프로펠러 형상부와 연결되는 제2 도전층을 형성하고,
    상기 제2 절연층 상에, 제3 절연층 및 상기 제3 절연층 내에 배치된 상기 캐패시터 플레이트의 적어도 하나의 상기 제2 프로펠러 형상부를 포함하는 제3 도전층을 형성하되, 상기 캐패시터 플레이트의 상기 적어도 하나의 제2 프로펠러 형상부는 상기 캐패시터 플레이트의 상기 적어도 하나의 비아부와 연결되고, 상기 적어도 하나의 제1 프로펠러 형상부, 상기 적어도 하나의 비아부, 및 상기 적어도 하나의 제2 프로펠러 형상부는 적어도 하나의 캐패시터 플레이트를 포함하는 제3 도전층을 형성하는 것을 포함하는 캐패시터의 제조 방법.
  21. 제 20항에 있어서,
    상기 제1 도전층을 형성하는 것, 상기 제2 도전층을 형성하는 것 또는 상기 제3 도전층을 형성하는 것은 싱글 다마신 공정 또는 듀얼 다마신 공정을 포함하는 캐패시터의 제조 방법.
  22. 제 20항에 있어서,
    상기 제1 도전층을 형성하는 것, 상기 제2 도전층을 형성하는 것 또는 상기 제3 도전층을 형성하는 것은 감법 식각 공정을 포함하는 캐패시터의 제조 방법.
  23. 제 20항에 있어서,
    상기 제1 도전층을 형성하는 것, 상기 제2 도전층을 형성하는 것 및 상기 제3 도전층을 형성하는 것은 제1 캐패시터 플레이트 및 제2 캐패시터 플레이트를 형성하는 것을 포함하고,
    상기 제1 캐패시터 플레이트의 제1 프로펠러 형상부 또는 제2 프로펠러 형상부는 적어도 하나의 신장된 제1 블레이드를 포함하고,
    상기 제2 캐패시터 플레이트의 제1 프로펠러 형상부 또는 제2 프로펠러 형상부는 적어도 하나의 신장된 제2 블레이드를 포함하고,
    상기 적어도 하나의 신장된 제2 블레이드를 상기 적어도 하나의 제1 블레이드와 뒤섞어 배치하는 것을 더 포함하는 캐패시터의 제조 방법.
  24. 제 20항에 있어서,
    상기 제1 도전층을 형성하는 것, 상기 제2 도전층을 형성하는 것 및 상기 제3 도전층을 형성하는 것은 상기 가공 대상물의 캐패시터 영역으로 지정된 영역에 상기 적어도 하나의 캐패시터 플레이트의 상기 적어도 하나의 제1 프로펠러 형상부, 상기 적어도 하나의 비아부, 및 상기 적어도 하나의 제2 프로펠러 형상부를 형성하는 것을 포함하는 캐패시터의 제조 방법.
  25. 제 20항에 있어서,
    상기 제1 도전층을 형성하는 것, 상기 제2 도전층을 형성하는 것 및 상기 제3 도전층을 형성하는 것은 상기 가공 대상물의 미사용 영역에 상기 적어도 하나의 캐패시터 플레이트의 상기 적어도 하나의 제1 프로펠러 형상부, 상기 적어도 하나의 비아부, 및 상기 적어도 하나의 제2 프로펠러 형상부를 형성하는 것을 포함하는 캐패시터의 제조 방법.
  26. 제 20항에 있어서,
    상기 제1 도전층을 형성하는 것은 제1 금속층을 형성하는 것을 포함하고,
    상기 제2 도전층을 형성하는 것은 제2 금속층을 형성하는 것을 포함하고,
    상기 제3 도전층을 형성하는 것은 제3 금속층을 형성하는 것을 포함하는 캐패시터의 제조 방법.
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