JP5379864B2

JP5379864B2 - 交差部のアレイを有する集積キャパシタ

Info

Publication number: JP5379864B2
Application number: JP2011537485A
Authority: JP
Inventors: クイン，パトリック・ジェイ
Original assignee: Xilinx Inc
Current assignee: Xilinx Inc
Priority date: 2008-11-21
Filing date: 2009-10-23
Publication date: 2013-12-25
Anticipated expiration: 2029-10-23
Also published as: TW201027572A; CN102224565B; CN102224565A; US20100127349A1; KR20110094192A; JP2012509597A; EP2347437A1; TWI409835B; US8207592B2; WO2010059338A1; EP2347437B1; KR101252973B1

Description

発明の分野
本発明は、通常「集積キャパシタ」と称される、集積回路（「ＩＣ」）に形成されるキャパシタに関する。

背景
ＩＣを製造する方法は、トランジスタなどのさまざまな電気デバイスが半導体基板に形成される処理のフロントエンドシーケンスと、処理のバックエンドシーケンスとを典型的に含み、バックエンドシーケンスは、誘電材料およびパターニングされた導電材料（典型的に金属）の互い違いの層を形成することを一般的に含み、導電性ビアまたは他の技術を用いて金属層を相互接続し、電気デバイスを他の電気デバイスに、かつＩＣの端子に接続する三次元配線構造を形成する。

キャパシタは、さまざまな目的でＩＣシステムにおいて使用される。多くの例では、ＩＣチップにキャパシタを組込む（集積する）ことが望ましい。簡単なアプローチは、介在する誘電体を有する２枚の導電性プレートを形成することである。しかしこれは、得られるキャパシタンスのわりには比較的大面積を消費する。所与の領域のキャパシタンスを増大させるための１つの技術は複数の導電性プレートを使用することであり、各導電性プレートは、誘電体によって近接するプレートから分離されている。さらなる技術は、第１および第２のキャパシタ端子（ノード）に交互に接続される、導電性ライン、導電性フィンガーまたは導電性トレースとも称される導電性ストリップを使用する。導電性ストリップ間のサイドウォールカップリングがキャパシタンスをもたらす。オフセットされているにせよ、縦方向に一致して配置されているにせよ、導電性ストリップの層を追加して、集積キャパシタ構造のキャパシタンスをさらに増大させることができる。

１つのキャパシタは、第１のノードに接続された多数の導電性ストリップを連続した層に有し、それらの導電性ストリップは、集積キャパシタの第２のノードに接続された等しい数の導電性ストリップと互い違いになっている。導電性ストリップは、連続した層に対して半セル分オフセットされ、したがって第１のノードに接続された導電性ストリップは、その上および両側面上に、第２のノードに接続された導電性ストリップを有する。１つの層において等しい数の導電性ストリップを各ノードに設けることは、各ノードの基板へのカップリングを平衡させ、これはある用途では望ましいが、１つのノードにおけるカップリングが少ないことが望ましいスイッチング用途といった他の用途では望ましくない。基板へのカップリングを減少させるために、基板と導電性ストリップの第１の層との間で二酸化ケイ素の厚い層が使用される。これは、標準的なＣＭＯＳ製造シーケンスで集積することは困難であり得、標準的なプロセスフローに追加的なステップを追加することを必要とする可能性がある。重なり合う平行な導電性ストリップは、追加的な表面積を消費するバスストリップを使用して、それらの端部において接続される。

集積キャパシタの提供への別のアプローチは、ある層の導電性ストリップをキャパシタの互い違いのノードに接続させることであり、重なり合う導電性ストリップは同じノードに接続される。これにより、キャパシタの第１のノードに接続された導電性ストリップおよび相互接続ビアのカーテンが本質的に形成され、隣接する導電性ストリップおよび相互接続ビアのカーテンは第２のノードに接続される。同じノードに接続された重なり合う導電性ストリップは、バスストリップに伴う損失表面積を回避する。しかし、上側のストリップは下側のストリップと同じノードに接続されるため、層間キャパシタンスが減少する。限界寸法が縮小すると、層間キャパシタンスよりもストリップ間キャパシタンスが優勢になるため、この作用はある程度予防される。換言すると、連続した金属層の間の誘電層の分離は、限界寸法が縮小するにつれて、導電性ストリップ間の誘電分離よりも一層増大する。

集積キャパシタが高い比キャパシタンスを有することが一般的に望ましい。しかし多くの例において、生産性および品質係数（「Ｑ係数」）も懸念事項である。生産性についての１つの懸念事項は、ウェハ全体およびロット間で、いずれも大きなＩＣ内において集積キャパシタの最終的なキャパシタンス値を制御することである。

したがって、一定のキャパシタンス値をもたらすように製造可能な集積キャパシタが望まれる。集積キャパシタが、単位面積ごとに高いキャパシタンス、低い損失（抵抗）、および低い自己インダクタンスを有することがさらに一般的に望まれ、キャパシタ回路の自己共振周波数および品質を増大させることによって高周波用途が向上される。いくつかの用途では、集積キャパシタを電気的ノイズからシールドすることがさらに望ましい。

概要
集積回路（「ＩＣ」）のキャパシタは、ＩＣの層に形成され、キャパシタの第１のノードに電気的に接続され、かつ第１のノードの一部分を形成する第１の複数の導電性交差部と、ＩＣの金属層に形成された第２の複数の導電性交差部とを有する。第２の複数の導電性交差部の導電性交差部は、キャパシタの第２のノードに電気的に接続され、かつ第２のノードの一部分を形成し、第１のノードに容量結合する。

図面の簡単な説明
添付の図面は、発明の１以上の局面にかかる例示的な実施の形態を示す。しかし、添付の図面は、示される実施の形態に発明を限定するものと解釈されるべきではなく、説明および理解だけのためのものである。

一実施の形態にかかる重なり合う交差部の繰り返しパターンを有する集積キャパシタの層の平面図である。図１Ａの層の断面図である。一実施の形態にかかる相互接続層の平面図である。図１Ａにかかる層の間の図２Ａの層の断面図である。図１Ａにかかる層の上に重ねられた図２Ａの層の平面図である。別の実施の形態にかかる層内インターコネクトを有する交差部のアレイを有する集積キャパシタの層の平面図である。図３Ａにかかる層を組込んだ集積キャパシタの側面図である。別の実施の形態にかかる層内インターコネクトを有する交差部およびＨ要素のアレイを有する集積キャパシタの層の平面図である。一実施の形態にかかる集積キャパシタを組込んだＦＰＧＡの平面図である。

詳細な説明
プログラマブルロジックデバイスといった複雑なＩＣは、配線接続および他の機能に使用される、半導体基板上に形成された誘電材料の層によって分離されるいくつかのパターニングされた金属層を有することが多い。発明のいくつかの実施の形態は、適切な金属層に所望のパターンを形成するマスクと、金属間誘電体（「ＩＭＤ」）層または層間誘電体（「ＩＬＤ」）を介するビアとを使用することによって、既存のＣＭＯＳプロセスシーケンスに適合可能である。ビアは、コンタクトプラグ、ダマシン法、またはデュアルダマシン法といった、いくつかの既知の技術のうちのいずれかを使用して形成される。同様に、導電性ストリップは、薄膜金属エッチング、薄膜金属リフトオフ、ダマシン法、またはデュアルダマシン法といった、いくつかの既知の技術のうちのいずれかを使用して形成される。いくつかの実施の形態では、導電層の１つはポリシリコンまたはシリサイド層である。さらなる実施の形態では、半導体基板の導電性ウェルがキャパシタプレートまたはシールドの一部分を形成する。

集積キャパシタは、多様な用途において使用される。集積キャパシタ専用のＩＣの表面積を縮小するには高い比キャパシタンスが一般的に望ましいが、結果として得られるキャパシタンス値もまた、チューニング用途といった多くの用途において非常に重要である。換言すると、ＩＣチップ全体、ウェハ全体、およびロット間のキャパシタンス値は、いくつかの用途において比キャパシタンスを犠牲にするのに十分重要である。主として層内（横方向）キャパシタンスに依拠する集積キャパシタは、寸法精度が層間からよりも１つの層内においてより制御可能であるため、層間（縦方向）キャパシタンスに大きく依拠する集積キャパシタと比べて比較的低い分散を示す。

「上部」ノードおよび「下部」ノードという用語は、ＩＣまたは他の構造に対するノードの物理的な方向性とは必ずしも関係せず、便宜的な用語として使用される。いくつかの回路の用途では、キャパシタの上部ノードは、増幅器または他のデバイスの高インピーダンスもしくは高ゲインポートに接続されるノードを指す。システムオンチップ（「ＳｏＣ」）では、アナログデジタル変換器（「ＡＤＣ」）の精度は、上部ノードにおける寄生容量（Ｃ_ｔｏｐ）の、下部ノードを除くすべての他のノードに対する比率と、両方のノード間の有用な浮遊信号のキャパシタンスであるキャパシタンス（Ｃ_ｓｉｇ）とに依存する。Ｃ_ｔｏｐを低く維持するように、接地電流または電圧供給の変動から上部プレートをシールドすることが望ましい。なお、キャパシタは二端子デバイスと一般的に見なされ、本明細書に記載される「上部」および「下部」ノードは、キャパシタのこれら２つの端子におおむね対応する。したがって、以下に記載される構造は、一方もしくは他方のノードに（たとえば電気的に）接続している、またはノードの部分を形成していると見なされ得る。ノードは、それに接続された容量性構造から分離されておらず、それらの構造はノードの部分を形成し得る。

図１Ａは、一実施の形態にかかる重なり合う交差部の繰り返しパターンを有する集積キャパシタ１００の層の平面図である。ある極性の導電性（たとえば金属、ポリシリコンまたはシリサイド）交差部（すなわち集積キャパシタの第１のノードに接続され、点刻で示される）１０２，１０４，１０６は、浅い対角線に沿って、第２の極性の交差部１０８，１１０（点刻なしで示される）と互い違いになっている。断面線Ａ−Ａなどに沿ってエッジと平行に断面を取った場合、導電性交差部の断面は互い違いになっている。例証された交差部は対称的である（すなわち、交差部の縦方向部材の各々は、水平方向部材の各々と本質的に同じ長さである）が、代替的な実施の形態は、対称的でない交差部を組込み、水平方向および／または縦方向部材のうち一方が他方より長い実施の形態を含む。

当該層は、反対の極性の導電性要素（導体）１０６，１１４（交差部および部分的な交差部）を包囲する外周シールド１１２を含む。特定の実施の形態では、外周シールドならびに関連付けられた交差部および部分的な交差部は、集積キャパシタの下部ノードに接続され、反対の極性の導電性要素は、集積キャパシタの上部ノードに接続される。各極性の内部交差部は、二酸化ケイ素といった誘電材料によって、層内において互いから電気的に絶縁される。電気的接続は、図１Ａに例証された層の上または下の層からビアを用いて内部の交差部に対してなされ（たとえば図２Ａから図２Ｃ参照）、ビアは、デュアルダマシンプロセスを用いて形成され、図１Ａに例証された層の金属トレースから下側層に延在する、または上側層から図１Ａに例証された層の金属トレースに延在するビアなどである。層１００の上または下の金属層から内部の交差部に電気的接続をもたらすことにより、交差部を最小（限界）寸法にまたはその付近に規定することが可能となる。換言すると、交差部を極めて小さく、かつ極めて狭い間隔で形成して、上部ノードの導電性要素と下部ノードの導電性要素との間の横方向キャパシタンスを最適化することができ、高い比キャパシタンスを実現する。代替的な実施の形態では、交差部は最小間隔および構造サイズで作製されず、代替的な相互接続技術を可能とする。

長いフィラメント導体を用いた従来の集積キャパシタでは、金属トレース（フィラメント）の最大長さは、その幅によって制約される。換言すると、最小幅を有するフィラメントは、関連付けられた最大長さを有する。より長いフィラメントが望まれる場合は、幅を増大させて、プロセス信頼性を維持する。幅を増大させることは、所与の層全体に規定することができるフィラメントの数を減少させ、当該層の横方向フィラメント間キャパシタンスを減少させる。図１Ａに示したような交差部のアレイまたは代替的な交差部のパターン（たとえば図４参照）を用いることにより、金属構造間の最小金属線幅および最小間隔を大面積にわたって維持することが可能となる。これにより、設計および製造ルールを維持するためにフィラメントを広げなければならない従来のフィラメント型層と比較して、単位面積当たりの横方向キャパシタンスが高まる。

フィラメント型層で生じ得る別の問題は、フォトリトグラフィー中のエイリアシングである。近接して離間させた配線が想定される場合、干渉の結果としてエイリアシングが生じる。導電性交差部または他の導電性要素のアレイは、長く、近接して離間させたフィラメントに関連付けられたエイリアシングを発生させない。

一実施の形態では、図１Ａの層の上または下の層は、本質的に同じパターンと重なり合う。代替的な実施の形態では、本質的に同じパターンを有する層は、図１Ａの層と部分的に重なり合う。さらに別の実施の形態では、異なるパターンを有する層（たとえば図３参照）が図１Ａの層と重なり合う。導電性ビアは、第１の層の第１のノード導電性マトリックスの導電性要素を、他の層の第１のノード導電性マトリックスの導電性要素に電気的に接続し、他の導電性ビアは、第１の層の第２のノード導電性マトリックスの導電性要素を、第２の層の第２のノード導電性マトリックスの導電性要素に電気的に接続する。ノードの導電性マトリックスは、本質的に、パターニングされた金属層の三次元導電性マトリックスを形成するノードに電気的に接続される導電性要素である。

上部および下部ノード導体は、ＩＣ製造分野において周知の、堆積された二酸化ケイ素といった誘電材料または他の誘電材料に形成される。特定の実施の形態では、誘電材料にトレンチが形成され、次いでトレンチを金属で充填して金属トレースを形成する。横方向キャパシタンスを最大化するには、トレンチは深く、近接して離間させることが好ましい。特定の実施の形態では、金属トレースは幅よりも深く、高い比キャパシタンスのために横方向キャパシタンスおよび最密充填を促進する。例示的な実施の形態では、金属トレースは、トレースが形成されている金属層の製造技術ノードプロセスにおいて許容される最小金属線幅を有し、かつ許容される最小金属トレース間隔（すなわち誘電側壁厚さ）を有するように製造される。別の実施の形態では、金属トレース幅および金属トレース間隔は両方とも、金属層の最小許容値を典型的に約１０％上回り、より信頼性の高い生産性をもたらし得る。ノード間の短絡を発生させる集積キャパシタは通常、回路の動作にとって、かつ場合によってはＩＣ全体にとって致命的である。したがって、いくつかの実施の形態では、集積キャパシタは、最大比キャパシタンスを犠牲にして、より高い生産性および信頼性基準に設計される（たとえば、各層について最小金属線幅で集積キャパシタを製造する）。

図１Ｂは、図１Ａの層の断面線Ａ−Ａに沿った断面図１２０である。当該層の各端部における下部ノード外周シールドセクション１２２，１２４は導電性外周を形成し、上部ノード１２６，１２８，１３０，１３２の内部導体を電気的ノイズから、または当該層の他のノードに容量結合する上部ノード導体から絶縁する。上部ノード導体１２６，１２８，１３０，１３２は、下部ノードの導体１３４，１３６，１３８，１３９と互い違いになっている。便宜的な説明のみを目的として、交差部は、交差部の中心から上下に延在する２つの縦方向部材と、右および左に延在する２つの水平方向部材とを有するものとして説明される。両方の水平方向部材および中心（たとえば１３４，１３０）を通る断面は、各水平方向部材の長さおよび縦方向部材の幅を含む。説明を目的として、交差部の幅全体に沿った断面を「完全な断」面と称する。図１Ａの層における導電性交差部のアレイの配置は、第１の極性の完全な断面１３４（たとえば下部ノード）に次いで、第２の極性の第１の縦方向部材断面１２８（たとえば上部ノード）、第１の極性の第２の縦方向部材断面１３６、および第２の極性の第２の完全な断面１３０が続くことになる。

図１Ａの交差部のアレイを参照し、おおむね内部の交差部の各部材（たとえば水平方向部材１４０）は、反対の極性の隣接する交差部の平行な部材１４２の一部分と重なり合い、反対の極性の別の隣接する交差部の上位または下位の部材の垂直部材の端部１４４と重なり合い、かつ第１の隣接する交差部の垂直部材１４６に端部結合することが分かる。したがって部材１４０は、３つの側面において、対向するノードの導電性要素と横方向に結合する。図１Ａは縮尺通りに描かれておらず、例証を明確にするために寸法が誇張されている。図１Ａの実施の形態にかかるいくつかの物理的なデバイスにおいて、交差部間間隔は比較的小さく（すなわち、交差部は互いに極めて近接しており）、交差部間の横方向カップリングは、当該層の高い充填率から非常に高い。交差部間の分離が縮小すると、各内部交差部は、反対の極性の他の交差部の部材によって本質的に包囲される。最小またはほぼ最小線幅および間隔を有する層において、単位面積当たり高い充填率および高い比キャパシタンスが実現される。

図２Ａは、一実施の形態にかかる相互接続層２００の平面図である。層２００は、おおむね図１Ａにかかる層２００の上もしくは下、または当該層において電気的に絶縁された導電性ノード要素を有する代替的な実施の形態にかかる他の層とともに使用するのに好適である。層２００は、金属層に形成された上部ノードインターコネクタ導体２０２および下部ノードインターコネクタ導体２０４を含む。上部ノードインターコネクタ導体２０２から下の金属層の上部ノード交差部および部分的な交差部に、または上の金属層の交差部および部分的な交差部から上部ノードインターコネクタ導体２０２に延在する導電性ビアは、集積キャパシタの上部ノード要素を電気的に相互接続し、上部ノード導電性マトリックスを形成する（たとえば図２Ｂ参照）。上部ノードインターコネクタ導体２０２は、上側または下側金属層において導電性交差部（たとえば図１Ａおよび図２Ｃ参照）を相互接続するように、層全体にわたって傾斜した様式で傾く多数のジグザグのインターコネクトトレース２０６，２０８を含む。

各ジグザグのインターコネクトトレースは、より狭いセクションと互い違いになっている、より広いセクションを有する。より広いセクションは、ジグザグのトレースを完全な断面の約２分の１、Ｘ方向にオフセットし、より狭いセクションは、ジグザグのトレースをＹ方向に降下させる。特定の実施の形態では、より広いセクションの幅を増大させて、隣接するトレースを互いに近接させ、ジグザグのトレースが本質的に一連の切頭形ダイヤモンド形状になるまで、より狭いセクションを短くする。ジグザグのインターコネクトトレース２０６，２１２は、図１Ａの層１００について上記したように、典型的に誘電材料で充填される間隙２１０を横切って容量結合し、層内キャパシタンスをもたらし、かつ集積キャパシタの比キャパシタンスを増大させる。

図２Ｂを参照して以下に説明されるように、より広いセクションは層間キャパシタンスを高め、かつ一方のノードのジグザグのトレースを対向するノードのジグザグのトレースに近接させることによって、インターコネクタ層２００の層内キャパシタンスも高める。特定の実施の形態では、ジグザグのトレースは、同じ極性を有する一連の導電性交差部の少なくとも部分的に上にあり、その一連の導電性交差部に電気的に接続するように、かつ反対の極性を有する一連の導電性交差部の少なくとも部分的に上にあり、その一連の導電性交差部に容量結合するように規定される。

特定の実施の形態では、トレース間のこの分離は、インターコネクタ層がパターニングされる金属層についての最小間隔仕様またはその付近にあり、インターコネクタ層の層内キャパシタンスを促進する。代替的に、相互接続層は、ある極性の交差部の角度に沿って傾斜する直線側面トレースを有し、下の導電性交差部に電気的接続がなされるが、ジグザグのトレースは、直線側面トレースに比べてトレースの外周長さを増大させ、相互接続層のトレース間の横方向キャパシタンスの増大をもたらす。

図２Ｂは、図１Ａにかかる層の間の図２Ａの層の断面図である。全体的に図１Ａの技術にかかる互い違いになっている交差部の第１の層は第１の金属層Ｍ１に製造され、図２Ａにかかるインターコネクタ層は第２の金属層Ｍ２に製造され、図１Ａにかかる互い違いになっている交差部の第２の層は第３の金属層Ｍ３に製造される。層Ｍ１および層Ｍ３において、導電性要素の断面はノード間で互い違いになっている（図１Ｂ参照）。インターコネクタ層Ｍ２において、集積キャパシタの第１のノードに電気的に接続された金属インターコネクトトレース２２０は金属要素２２２および２２４と重なり合い、その金属要素２２２および２２４は、層Ｍ１および層Ｍ３内にあり、集積キャパシタの第２のノードに接続され、層間キャパシタンス２２５，２２７をもたらす。金属要素２２０は、同じ極性の縦方向部材２２６，２２８の幅よりも大きい幅を有するジグザグのトレースの一部分であり、ビア２３０，２３２を介して縦方向部材２２６，２２８に電気的に接続する。

図２Ｃは、図１Ａにかかる層の上に重ねられた図２Ａの層の平面図である。ジグザグのトレース２１２は、ビア２４４，２４６を介して導電性交差部２４０，２４２に接続して下部ノード導電性マトリックスを形成し、ジグザグのトレース２０６は、導電性交差部２４８，２５０を同様に接続して上部ノード導電性マトリックスを形成する。さらなる実施の形態では、別のやり方で絶縁された交差部の第２の層がインターコネクト層上に重ねられ、本質的に図２Ｂにしたがって上部および下部ノード導電性マトリックスを生成する。ジグザグのトレースは、対向するノードの導電性要素との層間キャパシタンスを生成するのに十分に広い。たとえば、ジグザグのトレース２４６の広い部分は、交差部２４８の一部分２５２と重なり合う。

図３Ａは、別の実施の形態にかかる層内インターコネクト３０２，３０４を有する交差部のアレイを有する集積キャパシタの層３００の平面図である。パターニングされた層３００は導電性交差部のアレイを有し、それらのうちいくつかは下部ノードに相互接続され、残りは当該層内の上部ノードに相互接続される。パターニングされた層３００は、集積キャパシタのいくつかの実施の形態において有用である。いくつかの実施の形態では、パターニングされた層３００は、図１Ａにかかる層の上または下において使用され、導電性ビアは、ある層の絶縁された交差部を、パターニングされた層３００の相互接続された交差部に電気的に接続する。そのような実施の形態では、絶縁された交差部は最小寸法より大きいが、いくつかの実施の形態では相互接続された交差部よりも大きく、導電性の絶縁された交差部の側壁を互いにより近接させる。交差部の縦方向および水平方向脚部は比較的短いため、導電性交差部を用いることによって、設計者はその金属層について最小線幅を使用することが可能となる。典型的に、金属層の構造に許容される最小線幅は、配線の長さに部分的に依存する。長い導電性トレースは、トレースの断線を回避するために、より広い最小幅を有する。他の実施の形態では、図３Ａにかかる複数の層が、反対の極性を有する互い違いになった層と積層される。換言すると、Ｎ番目の金属層の導電性交差部は、Ｎ＋１またはＮ−１番目の金属層の上にあるかまたは下にある交差部と反対の極性を有する（図３Ｂ参照）。

対角のインターコネクト３０２，３０４は、交差部３０６，３０８および部分的な交差部をバスバー３１０，３１２に相互接続する。集積キャパシタ層は、任意のシールドバー３１４，３１６を含む。シールドバー３１４，３１６および下部ノードバスバー３１０，３１８は、上部ノードバスバー３１２，３２０を含む層３００の上部ノードの導電性要素を本質的に包囲し、容量性カップリングを制限する。第１の上部ノードバスバー３２０は層３００の第１のエッジに沿って延在し、第２の上部ノードバスバー３１２は、当該層の第１の垂直なエッジに沿って第１の上部ノードバスバー３２０から延在する。同様に、第１の下部ノードバスバー３１０は当該層の第２のエッジに沿って延在し、第２の下部ノードバスバー３１８は、当該層の第２の垂直なエッジに沿って第１の下部ノードバスバー３１０から延在する。

図３Ｂは、金属層Ｍ１，Ｍ２，Ｍ３に形成された図３Ａにかかる層を組込んだ集積キャパシタ３３０の側面図である。外側要素３３２，３３４，３３６は、集積キャパシタの金属層Ｍ３，Ｍ２，Ｍ１内の集積キャパシタの下部ノードに接続され、任意に導電性ビア３３８，３４０によって層間で接続される。外側要素は、たとえば下部ノードバスバーまたはシールドバーである。導電性要素Ｔ１，Ｔ２，Ｔ３，Ｔ４は上部ノードに接続され、下部ノードに接続された導電性要素Ｂ１，Ｂ２，Ｂ３，Ｂ４と互い違いになっている。Ｍ２層の導電性要素Ｔ５，Ｔ６，Ｔ７，Ｔ８は、導電性要素Ｂ５，Ｂ６，Ｂ７，Ｂ８と互い違いになっており、Ｍ３層の対応する要素と反対の極性であり、層間キャパシタンスをもたらす。同様に、導電性要素Ｂ９，Ｂ１０，Ｂ１１，Ｂ１２は、Ｍ１において導電性要素Ｔ９，Ｔ１０，Ｔ１１，Ｔ１２と互い違いになっており、上にある導電性要素と反対の極性である。層内接続（図３Ａ、符号３０２，３０４参照）は、層Ｍ１，Ｍ２，Ｍ３内の各ノードの内部導電性要素を接続し、金属層間の導電性ビアがノードマトリックスの導電性要素を互いに接続する必要性を回避する（図２Ｂと比較のこと）。集積キャパシタは、ポリシリコンまたはシリサイド（「ポリ」）層に形成された第１の下部ノードシールドプレート３４２と、Ｍ４層に形成された第２の下部ノードシールドプレート３４４とを任意に含む。第１のおよび第２の下部ノードシールドプレートは、外側下部ノード要素３３２，３３４，３３６およびビア３３８，３４０とともに、上部ノード導電性マトリックスの周囲にファラデーケージを本質的に形成し、ＩＣにおいて、上部ノードを他のノード（すなわち下部ノード以外）に結合することからシールドする。Ｍ５層（図示せず）における接地シールドプレート、接地シールドマトリックス、または電源（たとえばＶ_ＤＤ）シールドマトリックスのように追加的にシールドすることが任意に含まれ、集積キャパシタをシールドするかまたは本質的に包囲する。

図４は、別の実施の形態にかかる層内インターコネクトを有する交差部およびＨ要素のアレイを有する集積キャパシタの層４００の平面図である。下部ノード導体４０２は、インターコネクト４０８を用いて、対角線に沿って交差部要素４０６（すなわち「＋」形状の要素）に相互接続されたＨ要素４０４（すなわち「Ｈ」形状の要素）を含む。パターニングされた層４００は、交差部要素の行と互い違いになっているＨ要素の行を有する。Ｈ要素の行において、下部ノードに接続されたＨ要素は、上部ノードに接続されたＨ要素と互い違いになっている。同様に、交差部要素の行において、上部ノードに接続された交差部要素は、下部ノードに接続された交差部要素と互い違いになっている。交差部要素の縦方向導電性部材は、Ｈ要素の縦方向導電性部材と重なり合い、反対の極性の交差部要素とＨ要素との間に横方向カップリングをもたらす。図１Ａを参照して上記したように、導電性要素のアレイは良好な充填密度（層内キャパシタンス）をもたらし、要素の反復性は、最小幅に制約され得る、またはフォトリトグラフィー中にエイリアシングを引起こし得る金属トレースの長尺化を回避する。

垂直なエッジに沿って延在する下部ノードバスバー４１０，４１２は、下部ノード導体の内部交差部要素、Ｈ要素、および部分的な要素への電気的接続をもたらす。対向する垂直なエッジに沿って延在する上部ノードバスバー４１４，４１６は、同様に、上部ノード導体４１８の内部交差部要素、Ｈ要素、および部分的な要素への電気的接続をもたらす。特定の実施の形態では、図４にかかる層は、各層の導電性要素の極性が逆になった状態で積層される。バスバーから交差部要素に、次いで互い違いになったＨ要素および交差部要素に対角に延びるインターコネクトは、当該層の導電性要素を所望のノードに電気的に接続する。図４にかかる別の層が形成され、バスバーの極性が逆になっていれば、対向する層の導電性要素は層間（縦方向）キャパシタンスをもたらす。

なお、記載された層の種類および数は例にすぎず、いくつかの実施の形態では他の好適な層を使用してもよく、いずれかの数の層を使用してもよい。たとえば、使用される層は、製造プロセスにおいて利用可能な層の種類および数に依存してもよく、当業者には他の配置が明らかであろう。一般に、いずれかの好適な層および任意の数の層を本発明の実施の形態にしたがって使用してもよい。

図５は、一実施の形態にかかる集積キャパシタを組込んだＦＰＧＡ５００半導体装置の平面図である。ＦＰＧＡ５００は、ＲＡＭおよびロジックなどにおける機能ブロックのいくつかにＣＭＯＳ部分を含み、ＣＭＯＳ製造プロセスを用いて製造される。発明の１以上の実施の形態にかかる１以上の集積キャパシタ５５５は、多くの機能ブロック内、またはＦＰＧＡ５００の物理的なセクションもしくはセグメント内において、クロック回路５０５、マルチギガビットトランシーバ５０１、または他の機能ブロックといったＦＰＧＡのいくつかの機能ブロックのいずれかに組込まれる。集積キャパシタ５５５は、キャパシタの一方または両方の端子がスイッチングされる用途において特に望ましく、上部ノードシールドを含む実施の形態は、上部ノードがＦＰＧＡ５００中の回路の高インピーダンスまたは高ゲインノードに接続されるかまたはスイッチングされる用途においてさらに望ましい。キャパシタは一般的に、多様な集積回路および多様な用途に有用である。たとえば、１以上のキャパシタは、アナログデジタル変換器において、または（たとえばＭＧＴにおける）ＡＣシグナリングのためのデカップリングもしくはフィルタリングキャパシタなどとして、スイッチドキャパシタネットワークに有用であり得る。一般に、本明細書に記載されるキャパシタ構造は、キャパシタンスを必要とするいずれかの用途に有用であり得る。

ＦＰＧＡアーキテクチャは、マルチギガビットトランシーバ（ＭＧＴ５０１）と、コンフィギュラブルロジックブロック（ＣＬＢ５０２）と、ランダムアクセスメモリブロック（ＢＲＡＭ５０３）と、入力／出力ブロック（ＩＯＢ５０４）と、コンフィギュレーションおよびクロックロジック(コンフィギュレーション／クロック５０５)と、デジタル信号処理ブロック（ＤＳＰ５０６）と、特殊入力／出力ブロック（Ｉ／Ｏ５０７）（たとえばコンフィギュレーションポートおよびクロックポート）と、デジタルクロックマネージャ、アナログデジタル変換器、システム監視ロジックなどといった、その他のプログラマブルロジック５０８とを含む、多数の異なるプログラマブルタイルを含む。いくつかのＦＰＧＡはまた、専用のプロセッサブロック（ＰＲＯＣ５１０）を含む。

いくつかのＦＰＧＡにおいて、各プログラマブルタイルは、プログラマブルインターコネクト要素（ＩＮＴ５１１）を含み、そのプログラマブルインターコネクト要素は、各隣り合うタイル中の対応するインターコネクト要素への、およびそのインターコネクト要素からの標準化された接続を有する。したがって、集められたプログラマブルインターコネクト要素は、図示されたＦＰＧＡに対するプログラマブルインターコネクト構造を実現する。プログラマブルインターコネクト要素（ＩＮＴ５１１）はまた、図５の上部に含まれる例によって示されるように、同じタイル内のプログラマブルロジック要素への、およびそのプログラマブルロジック要素からの接続を含む。

たとえば、ＣＬＢ５０２は、単一のプログラマブルインターコネクト要素（ＩＮＴ５１１）を加えたユーザロジックを実現するためにプログラムされることが可能なコンフィギュラブルロジック要素（ＣＬＥ５１２）を含みうる。ＢＲＡＭ５０３は、１以上のプログラマブルインターコネクト要素に加えてＢＲＡＭロジック要素（ＢＲＬ５１３）を含みうる。典型的には、タイルに含まれるインターコネクト要素の数はタイルの高さに依存する。図示された実施の形態においては、ＢＲＡＭタイルは４つのＣＬＢと同じ高さを有するが、他の数（たとえば５）もまた使用することができる。ＤＳＰタイル５０６は、適切な数のプログラマブルインターコネクト要素に加えてＤＳＰロジック要素（ＤＳＰＬ５１４）を含むことができる。ＩＯＢ５０４はたとえば、プログラマブルインターコネクト要素（ＩＮＴ５１１）の１つのインスタンスに加えて入力／出力ロジック要素（ＩＯＬ５１５）の２つのインスタンスを含むことができる。当業者にとっては明らかであるように、たとえばＩ／Ｏロジック要素５１５に接続される実際のＩ／Ｏパッドはさまざまな例示されたロジックブロック上に積層された金属を用いて製造され、典型的に、入力／出力ロジック要素５１５の領域に限定されない。図示された実施の形態において、ダイの中心近くのコラムナ（Columnar）領域（図５に網掛けで示す）は、コンフィギュレーション、クロックおよび他の制御ロジックのために用いられる。

図５に例証されたアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構築する規則的なコラムナ構造を分断させる追加的なロジックブロックを含む。追加的なロジックブロックは、プログラマブルブロックおよび／または専用ロジックであり得る。たとえば、図５に示されたプロセッサブロックＰＲＯＣ５１０は、ＣＬＢおよびＢＲＡＭの複数の列に及ぶ。

なお、図５は、単に例示的なＦＰＧＡアーキテクチャを示すことを意図している。１列中のロジックブロックの数、列の相対的な幅、列の数および順序、列に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、図５の上部に含まれる相互接続／ロジック構成は、純粋に例示的なものである。たとえば、実際のＦＰＧＡにおいては、ユーザロジックの効率的な実現を容易にするために、ＣＬＢが現れるところではどこでも、２以上の隣り合うＣＬＢの列が典型的に含まれる。

上記は本発明の１以上の局面にかかる例示的な実施の形態について記載しているが、本発明の１以上の局面にかかる他のおよびさらなる実施の形態が、添付の請求項によって決定されるその範囲およびその等価物から逸脱することなく考案され得る。ステップを列挙する請求項は、当該ステップのいずれの順序も暗示しない。商標はそれぞれの所有者の所有権である。

Claims

集積回路（「ＩＣ」）のキャパシタであって、
前記ＩＣの第１の導電性層に形成された第１の複数の導電性交差部を備え、前記第１の複数の導電性交差部の各々は、前記キャパシタの第１のノードに電気的に接続され、かつ前記第１のノードの第１の部分を形成し、さらに、
前記ＩＣの前記第１の導電性層に形成された第２の複数の導電性交差部を備え、前記第２の複数の導電性交差部の各々は、前記キャパシタの第２のノードに電気的に接続され、かつ前記第２のノードの第１の部分を形成し、前記第１のノードに容量結合し、さらに、
前記ＩＣの第２の導電性層に形成され、前記ＩＣの誘電層によって前記第１の導電性層から分離された相互接続層を備え、前記相互接続層は、前記第１の複数の導電性交差部に接続された第１の複数のジグザグのインターコネクトトレースを有し、前記第１の複数のジグザグのインターコネクトトレースは、前記第２の複数の導電性交差部に接続された第２の複数のジグザグのインターコネクトトレースと互い違いになっており、各ジグザグのインターコネクトトレースは、より狭いセクションと互い違いになっているより広いセクションを有する、キャパシタ。
前記第１の複数の導電性交差部の各々は対称的である、請求項１に記載のキャパシタ。
前記第２の複数の導電性交差部の各々は対称的である、請求項１または２に記載のキャパシタ。
前記第１の複数の導電性交差部の導電性交差部は、前記第１の導電性層内において誘電材料によって互いから電気的に絶縁される、請求項１から３のうちいずれか１項に記載のキャパシタ。
第３の複数の導電性交差部および第４の複数の導電性交差部を有する第３の導電性層をさらに備え、
前記第３の複数の導電性交差部は、前記第２のノードに電気的に接続され、かつ前記第２のノードの第２の部分を形成し、
前記第４の複数の導電性交差部は、前記第１のノードに電気的に接続され、かつ前記第１のノードの第３の部分を形成し、
前記第３の導電性層は、前記ＩＣの第２の誘電体層によって前記第１の導電性層から分離される、請求項１に記載のキャパシタ。
前記第１の複数の導電性交差部の第１の交差部の第１の水平方向部材は、前記第１の複数のジグザグのインターコネクトトレースのジグザグのインターコネクトトレースの一部分と重なり合い、前記第１の水平方向部材の一端に配置された導電性ビアは、前記ジグザグのインターコネクトトレースに延在する、請求項１に記載のキャパシタ。
前記ＩＣの第３の導電性層をさらに備え、前記相互接続層は、前記第３の導電性層と前記第１の導電性層との間にあり、前記第３の導電性層に形成された第３の複数の導電性交差部は、前記第１の複数のジグザグのインターコネクトトレースを介して前記第１のノードに電気的に接続され、さらに、
前記第３の導電性層に形成された第４の複数の導電性交差部を備え、前記第４の複数の導電性交差部は、前記第２の複数のジグザグのインターコネクトトレースを介して前記第２のノードに電気的に接続される、請求項１に記載のキャパシタ。
ジグザグのインターコネクトトレースは、前記第１の複数の導電性交差部の第１の交差部の下にあり、前記第１の交差部に接続され、かつ前記第２の複数の導電性交差部の第２の交差部の少なくとも部分的に下にあり、前記第２の交差部と容量結合する、請求項１に記載のキャパシタ。
前記層の前記第１の交差部は、第１の幅を有する縦方向要素を有し、前記第１の複数のジグザグのインターコネクトトレースの各々は、前記第１の幅を有する第１の部分と、前記第１の幅よりも大きい第２の幅を有する第２の部分とを有する、請求項８に記載のキャパシタ。