JPS6370550A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS6370550A
JPS6370550A JP61216485A JP21648586A JPS6370550A JP S6370550 A JPS6370550 A JP S6370550A JP 61216485 A JP61216485 A JP 61216485A JP 21648586 A JP21648586 A JP 21648586A JP S6370550 A JPS6370550 A JP S6370550A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発ｆ！Ａは半導体集積回路に関し、特に多数の論理ゲ
ートを含む半導体集積回路に関する。
〔従来の技術〕
かかる半導体集積回路は一つの半導体チップとして形成
式ｊ、る。各論理ゲート（以下ゲートという）動作時に
電源電力が消費される、いいかえれば、過渡的に電流が
流れる。この電流は、半導体チップ上に形成てれた金属
細線である電源線を介して、各ゲートに並列に供給され
る。
各ゲートの平均負荷容量Ｃ１をα２ｐＦ、スイッチング
時間ｔｐｃｔ　２０．１ｒｌＳ、電源電圧Ｖ。。を５ｖ
とすると、一つのゲートが動作したとき過渡的に流れる
電流工。Ｃは Ｉｃｅ”　”ｘ、Ｖｃｃ／　ｔｐｄ ＝０．２　ｐ　Ｆ　Ｘ　５　Ｖ／　０．１　ｎ　Ｓ”：
ｌＯｍＡ となる。ゲートの総数１に１００万ゲートとし、そのう
ちの１／１０．すなわ１０００　ゲートが同時に動作す
るとすｆ１７ば、電源線を流詐る電流のピークはＩＯＡ
という大きい値になる。しかし、このような大電流は、
電源線のエレクトロマイグレーシランま九は焼失全招き
、また、電源線の抵抗成分やりアクタンス成分によシ大
きな電位降下を招く。
ディスクリート回路では、回路節点にコンデンサを接続
し、このコンデンサから過渡的な電流を供給することに
よシ、電源線の電位変動を抑圧することが行われている
。しかし、半導体チップにこのようなコンデンサを集積
するとチップサイズを増大させることになるので、従来
の半導体集積回路はこのようなコンデンサは用いていな
かった。
〔発明が解決しようとする問題点〕
以上説明したよりに従来の半導体集積回路は、ゲート数
が多くなると電源線が損傷した）電源線によ勺大きな電
位降下が生じたりするので、集積度が制約烙詐るという
欠点がある。
本発明の目的は、上記欠点を解決してチップサイズを増
大させることなく電源線を流れる電流のピークを抑圧し
て集積度を上げることができる半導体集積回路を提供す
ることにある。
〔問題点を解決するための手段〕
本発明の半導体集積回路は、第一の電源線と、この第一
の電源線の電位とは異なる電位の第二の電源線と、前記
第一および第二の電源線を介して電源電力が供給される
複数の論理ゲートとを備える半導体チップと、この半導
体チップ上に形成さｎｌ一端が前記第一の電源線に、他
端が前記第二の電源線に、そｎぞれ分布的に接続された
容量とを具備して構成される。
〔実施例〕
以下実施例を示す図面を参照して本発明について詳細に
説明する。
第１図は、本発明の半導体集積回路の第一の実施例の縦
断面図である。
第１図に示す実施例は、多数のゲートを有するシリコン
チップ１と、シリコンチップ１の表面に形成され念金属
の電源線１０１と、シリコンチップ１および電源線１０
１ｉ覆う二酸化ケイ素（ＳｉＯ寞）の層間絶縁膜２と、
眉間絶縁膜２中に埋設され友金属の電源線１０２と、層
間絶嶽膜２の上に順次形成され九金属の電極膜３、二酸
化タンタル（Ｔａ□０．）の高誘電率膜４および金属の
′ｒＪＬ極膜５とを備えて形成されている。
電源線１０１はクリコンチップ１の各ゲートに直接、電
源線１０２は層間絶縁膜２中のスルーホールを介して各
ゲートに接続されている。シリコンチップト層間絶縁膜
２ならびに電源線１０１・１０２からなる部分は従来の
半導体集積回路を構成する半導体チップと何等変るとこ
ろはない。
電極膜３・５ならびに高誘電導膜４は平板コンデンサを
構成している。電源線１０１は電極膜５に、電源線１０
２は電極膜３に、七詐ぞｆ’Ｌ（点線で図示し九）スル
ーホールを介して分布的に接続でれており、従って上記
の平板コンデンサは電源線１０１・１０２間に分布的に
接読されていることになる。
第２図は、第１１ｆｆｌに示す実施例の模式ブロック図
である。ゲート６はシリコンチップ１中のゲートであ〕
、コンデンサ７は平板コンデンサを分布的に図示しｔも
のである。複数のゲート６ごとに一つのコンデンサ７が
設けられていることになる。
電源線１０１には電源電圧ｖｃｃ　が印加され、電源線
１０２は接地される。
動作してしるゲート６に、そのスイッチング時間ｔｐｄ
中近傍のコンデンサ７から電源線１０１・１０２ｔ−介
して、を流ＩＣｃが供給される。それぞれのゲート６の
動作時変率は一般に小さく、コンデンサ７１：比較的長
い時間をかけて電源電圧■。。により充電できるから、
電源線１０１・１０２を流れる電流のピークを十分小格
く抑圧することができる。
シリコンチップ１におけるゲートの面密度を１０００ゲ
ート／ｒｒ１ｍ２、各ゲートの平均負荷容量を０．２９
Ｆ’とすると負荷容量の面密度は２００　ｐ　Ｆ／ｒｎ
ｒｎ　２となる。平板コンデンサを２０００ｐＦ／ｍｍ
２　にすれば各ゲートに加わる電圧の変動率を１／１０
以下におさえることができる。Ｔａ２０５の比誘電率は
約２０であるから、高誘電率膜４の厚さ’ｔｏ、１μｍ
にすれば約２０００　ｐＦ、／ｍｍ　　の容量が得られ
る。
第３図は、本発明の半導体集積回路の第二〇実施例の縦
断面図である。
第３図に示す実施例は、多数のゲートを有するシリコン
チップ１と、シリコンチップ１の表面にそれぞれ形成さ
れ几金属の電源線１０１・１０３と、チップコンデンサ
８と、電源線１０１・１０３とチップコンデンサ８とを
接続するパップ９とを備えて形成さｎている。
電源線１０１には電源電圧Ｖｃｃが印加され、電源線１
０３は接地さｎ、これら電源線を介して各ゲートに電源
電力が供給きれる。電源線１０１・１０３には分布的に
金のバンプ９が設けられており、バンプ９を介して電源
線１０１と電源線１０３とがチップコンデンサ８のそれ
ぞれの電極に分布的に接続される。
第４図は第３図におけるチップコンデンサ８を示す図面
で、ｌ、（ａ）は縦断面図、（ｂ）は平面図である。
チップコンデンサ８は積層セラミックコンデンサであシ
、第４図（ａ）に図示するように、電極８１・８２と、
それらの間を充填する高誘電率セラミックスとからなる
。電極８１・８２は、シリコンチップ１と相対する面で
第４図（ｂ）に図示するように互に入組んだ櫛歯状をし
ている。電源線１０１上のバンプ９が、例えば、電極８
１に、を原線１０３上のバンプ９が電極８２に、そｎぞ
れ接続される〇第４図（ｂ）における丸印は、バンプ９
の接続される場所を例示的に図示している。
ゲートが動作するとき流れる電流はそのゲートの近傍の
バンプ９（と電源１１１１０１・１０３と）を介してチ
ップコンデンサ８から供給されるので、電源線１０１・
１０３を流れる電流のピークを十分小さく抑圧すること
ができる。
〔発明の効果〕
以上詳細に説明したように本発明の半導体集積回路は、
各ゲートに電源電力を供給する電源線に分布的に容量を
接続し、ゲートが動作し九とき過渡的に流詐る電流をこ
の容量から供給するので、電源線を流れる電流のピーク
を抑圧することができ、しかも容量を半導体チップの上
に形成しておフチツブサイズを増大させることもないの
で、集積度を上げることができるという効果がある。
【図面の簡単な説明】
第１図は１本発明の半導体集積回路の第一の実施例の縦
断面図１ 第２図は、第１図に示す実施例の模式ブロック図、 第３図は、本発明の半導体集積回路の第二の実施例の縦
断面図、 第４図（ａ）および（ｂ）は、第３図におけるチップコ
ンデンサの縦断面図および平面図である。 １・・・・−・シリコンチップ、２・・・・・・層間絶
縁膜、３・５・・・・・・電極膜、４・・−・・・高鍔
電率膜、８・・・・・・チップコンデンサ、９・・・・
・・パン７’、１０１〜１０３・・・・・・電源線。

Claims (1)

  1. 【特許請求の範囲】 第一の電源線と、この第一の電源線と電位とは異なる電
    位の第二の電源線と、前記第一および第二の電源線を介
    して電源電力が供給される複数の論理ゲートとを備える
    半導体チップと、 この半導体チップ上に形成され、一端が前記第一の電源
    線に、他端が前記第二の電源線に、それぞれ分布的に接
    続された容量と を具備することを特徴とする半導体集積回路。
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