JPH09129834A - 集積可能なコンデンサ及びその製造方法 - Google Patents

集積可能なコンデンサ及びその製造方法

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JPH09129834A
JPH09129834A JP8277267A JP27726796A JPH09129834A JP H09129834 A JPH09129834 A JP H09129834A JP 8277267 A JP8277267 A JP 8277267A JP 27726796 A JP27726796 A JP 27726796A JP H09129834 A JPH09129834 A JP H09129834A
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capacitor
electrode
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layers
electrodes
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JP8277267A
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Karlheinz Mueller
ミユラー カールハインツ
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Siemens AG
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10B12/00—Dynamic random access memory [DRAM] devices
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    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

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  • Semiconductor Integrated Circuits (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
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Abstract

(57)【要約】 【課題】 半導体チップ内に集積する際電気的、機械的
及び化学的に良好に半導体チップが有している他の材料
と調和し、粘着力、不所望の拡散の抑制力、半導体チッ
プの他の材料との分離可能性並びに所要面積の少ない２
個のコンデンサ電極を有する集積可能なコンデンサ及び
その製造方法を提供する。 【解決手段】 ２個の電極Ｅ１、Ｅ２を有する集積可能
なコンデンサにおいて、少なくともこれらの電極Ｅ１及
びＥ２の少なくとも一方が１つ以上の導電層１、
２、．．．を有し、隣接する導電層が異なる材料から形
成されるとともに断面の幅が異なっている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、２個のコンデンサ
電極を有する集積可能なコンデンサ及びその製造方法に
関する。
【０００２】
【従来の技術】この種の集積可能なコンデンサは一般に
いわゆる平板コンデンサとして知られている。更に集積
される形状において、例えばダイナミック半導体メモリ
（一般に“ＤＲＡＭ”といわれる）のメモリセルのメモ
リコンデンサとして、いわゆるトレンチ型及び積層コン
デンサ型のコンデンサも公知である。これらの２つの型
のコンデンサも実質的には２個のコンデンサ電極を有す
る平板コンデンサである。
【０００３】これらの全ての集積可能なコンデンサの場
合、それらが半導体チップ内に集積される際に電気的、
機械的及び化学的にできるだけ良好に半導体チップが有
している他の材料と調和することが要求される。その際
特に重要なことは粘着力、不所望な拡散過程の抑制可能
性及び半導体チップの他の材料と関連した分離可能性並
びに所要面積が少ないことである。
【０００４】
【発明が解決しようとする課題】この理由から本発明の
課題は、上記要件を十分に満たすことのできる集積可能
なコンデンサを提供することにある。更にのようなコン
デンサを製造する方法を提供することも本発明の課題で
ある。
【０００５】
【課題を解決するための手段】これらの課題は、本発明
の請求項１及び９の特徴部分に記載のコンデンサ及びそ
の製造方法により解決される。
【０００６】
【実施例】本発明を実施例及び図面に基づき以下に詳述
する。
【０００７】図１は、コンデンサで一般的であるように
誘電体Ｄにより電気的に互いに絶縁されている２個のコ
ンデンサ電極Ｅ１、Ｅ２を有する集積可能なコンデンサ
を示す。このコンデンサは、コンデンサを他の電気又は
電子デバイスとの電気的接続の作用をする接触化材料Ｃ
ＯＮを含む層Ｌ上に配設されている。本発明では少なく
とも一方の電極Ｅ１は複数の導電層１〜７を有してお
り、その際有利には互いに隣合う層（例えば層１及び
２）は異なる材料から形成されている。集積回路、例え
ば半導体チップ内に使用する目的を含めて層１〜７の材
料の調和した選択は冒頭に記載した要件を容易に満たす
ことができ、従って本発明によるコンデンサは問題なく
半導体チップ内に集積可能である。本発明の他の実施態
様ではこのコンデンサは更に次に記載する特徴を有す
る。即ちもう一方の電極Ｅ２は、一方の電極Ｅ１の表面
に配設された一般に酸化物層であるか又は酸化物及び例
えば窒化物のような他の材料からなる複合層である誘電
体Ｄが、接触化材料ＣＯＮを有する層Ｌ上に配設されて
いる一方の電極Ｅ１の表面領域を除いて、他方の電極Ｅ
２により完全に被覆されるように形成されている。その
際同様に１つ以上の導電層から形成されていてもよい
（図示せず）もう一方の電極Ｅ２はこのもう一方の電極
Ｅ２のどこか別のところに取付け可能な接続端子Ａを有
する。この接続端子Ａは図１（また図２でも）には概略
的に示されているに過ぎない。接続端子Ａは特にまた図
１に示されているように層Ｌ内に別の接触化材料ＣＯＮ
１により配設されてもよい。もう一方の電極Ｅ２のこの
特殊な配置により本発明によるコンデンサは従来の平板
コンデンサに比べて、またトレンチ型及び積層型の集積
コンデンサに比べて一層高い比記憶容量を有する。この
ことは以下に記載のことに基づく。即ちコンデンサのメ
モリ容量は、電極が誘電体を介して静電的に互いに作用
している限り、とりわけ電極の面積に左右される。従来
の平板コンデンサの場合に一般的であるように電極が表
面の比較的大きな２つの主面領域と比較的小さな２つの
側面領域を有している場合、２つの主面領域の一方のみ
がコンデンサの容量に関して効果的に寄与するに過ぎな
い。
【０００８】それに対して本発明では、１つには個々の
表面領域は上記の主面及び側面領域のような極立った不
均衡を有さない。しかしまた他方では当面一方の電極Ｅ
１の４つの表面領域のうち３つが、その他方の電極Ｅ２
の相応する表面領域と共に、即ち誘電体Ｄにより他方の
電極Ｅ２から分離されている一方の電極Ｅ１の３つの領
域がコンデンサの容量に寄与する。
【０００９】異なる材料から形成されている複数の導電
層１〜７は本発明ではアルミニウムＡｌ、チタンＴｉ、
又は窒化チタンＴｉＮから形成可能である。タングステ
ンチタンＴｉＷのような他のチタン化合物並びにアルミ
ニウム化合物も使用可能である。これらの材料の他に前
述の集積可能性に対する要件を満たす限り他の導電材料
も使用することができる。
【００１０】更に図１は、その一方の電極Ｅ１の個々の
導電層１〜７の互いに接し合う層（例えば層２及び３）
が互いに異なる断面を有している実施形態を示してい
る。この措置は、図２に示されているこれらの層１〜７
がすべて同じである実施形態に比べて、誘電体Ｄを介し
て他方の電極Ｅ２と容量的に作用する面全体を更に大き
くし、それにより図２の実施形態に比べて更に高められ
た容量を結果として生じる。
【００１１】従って上記の集積可能なコンデンサは、図
３に概略的に示されているように半導体集積回路内に集
積する際に例えばダイナミック半導体メモリのメモリセ
ルＭＣのメモリコンデンサＣとして使用するのに極めて
適している。その際隣接する２個のメモリセルＭＣを以
下に記載するように形成することも可能である（同様に
図３に極めて概略的に示されている）。即ち半導体メモ
リで一般的な基板Ｓ内又はこの基板Ｓ上に、本発明によ
るコンデンサとは異なる型のメモリコンデンサ、例えば
トレンチ型のメモリコンデンサＣＴ（基板内に配設され
る）又は平板コンデンサ型のメモリコンデンサＣＰ（基
板上に配設される）、コンデンサＣＴ又はＣＰと共に第
１のメモリセルＭＣを形成する第１の選択トランジスタ
Ｔ１及び第２の選択トランジスタＴ２を配設する。基板
Ｓの上方に現在一般的に使用されている半導体メモリの
ワード線用及びビット線用の多層配線Ｗｉｒｅが配設さ
れる。その上に上記の電気絶縁層Ｌ及び特に本発明の図
１の実施形態の型のメモリコンデンサＣが配設されてい
る。これは第２の選択トランジスタＴ２と共に第１のメ
モリセルのほぼ上方に配設されているダイナミック半導
体メモリの第２のメモリセルＭＣを形成する。従って図
１に示されている実施形態の本発明によるコンデンサＣ
を使用して公知のメモリコンデンサを有する２個のメモ
リセルにより求められた面よりも明らかに小さい半導体
基板Ｓの面上に２個のメモリセルを配設し、その際第２
のメモリセルＭＣのコンデンサＣは本発明のコンデンサ
の型のメモリコンデンサである。更にもう一方の電極Ｅ
２は図２に概略的に示されているように上方に向かって
電位板と接続可能であるか又は層Ｌを貫通して下向きに
接続可能である（図１のもう一方の接触化材料ＣＯＮ１
を参照）。
【００１２】このように２つのメモリセルを上下に立体
的に配列することは、例えばトレンチコンデンサにより
形成される第１のメモリセルを積層コンデンサにより形
成される第２のメモリセルと結合する際に特にワード線
及びビット線の多層配線を積層コンデンサの上方で行わ
なければならないため、これまで可能ではなかった。こ
のことは特に本発明の一実施例に行われているようにそ
の一方の電極Ｅ１に複数の層１．．．が存在している場
合がそうである。それというのもこの場合には積層コン
デンサの立体構造がコンデンサの上方の多層配線にとっ
て高くなりすぎ、チップ表面は高低差が大きくなり分断
されることになり、多層配線をより確実に高品質に形成
することはもはや保証されなくなるからである。
【００１３】図４は本発明による複数のコンデンサ（２
個のコンデンサ）を使用した実施例の断面及びもう一方
の電極Ｅ２として全てのコンデンサ（３個のコンデン
サ）が共通の電極を有している実施例の平面図を示すも
のである。
【００１４】本発明によるコンデンサは以下に記載する
方法により形成可能である（とりわけ有利な実施態様も
示されている図５〜図７参照）。１領域内に接触化材料
ＣＯＮを含む層Ｌ上に（図１、図５参照）この領域の上
方に１つ以上の導電層がその一方の電極Ｅ１として施さ
れる（図５では合わせて７層（１〜７）が示されてい
る）。引続きこの一方の電極Ｅ１を少なくともその主面
の１つ及び最大でその主面の全てでいずれの場合にも層
Ｌ及び接触化材料ＣＯＮに隣接する（図５では例えばす
べての７層（１〜７）に共通する）表面領域を除いて、
誘電体Ｄ（例えば酸化物層又は酸化物−窒化物複合層）
により被覆する（図７参照）。最後にもう一方の電極Ｅ
２として少なくとも１つの導電層を誘電体Ｄ上に施す。
その際全体で両電極Ｅ１、Ｅ２の少なくとも１つが１つ
以上の導電層１を有する。更にその他の導電層２、
３、．．．はそれぞれ先行する、即ちすぐ前の導電層
１、２、．．．上に施されると有利である。
【００１５】有利にはこのもう一方の電極Ｅ２を層Ｌ上
に施し、層Ｌの上方で一方の電極Ｅ１を誘電体Ｄと共に
完全に被覆する（図１、図２、図４参照）ようにする。
更にこのもう一方の電極Ｅ２を電位又は信号と電気的に
接触化することは、直接端子Ａを介してか（図２参照）
又は別の接触化材料ＣＯＮ１を含む層Ｌの別の領域を介
して（図１参照）実施可能である。場合によっては大き
さも異なっていてもよい（図１参照）複数の導電層１〜
７の形のこの一方の電極Ｅ１を形成する場合（図１、図
２並びに図５〜図７参照）、誘電体Ｄで個々の層１〜７
を被覆する前にそれらを所望の大きさにパターン化する
（図６参照）。このパターン化は全ての個々の層に対し
てその都度それらの被着後に行うか、さもなければ例え
ば選択エッチングによりまず複数又は全ての所望の層１
〜７を施した後で行う（これは図５、図６に示されてい
る）。
【図面の簡単な説明】
【図１】本発明によるコンデンサの一実施例の概略断面
図。
【図２】本発明によるコンデンサの別の実施例の概略断
面図。
【図３】本発明のダイナミック半導体メモリの概略断面
図。
【図４】共通の電極Ｅ２を有する複数のコンデンサの概
略断面図及び平面図。
【図５】本発明のコンデンサの製造工程の１段階を示す
断面図。
【図６】本発明のコンデンサの製造工程の１段階を示す
断面図。
【図７】本発明のコンデンサの製造工程の１段階を示す
平面図。
【符号の説明】
１、２、３、４、５、６、７ 導電層 Ｅ１ 一方の電極 Ｅ２ 他方の電極 ＣＯＮ、ＣＯＮ１ 接触化材料 Ｓ 基板 Ｌ 層（絶縁層） Ｄ 誘電体 Ｃ メモリコンデンサ ＣＴ トレンチコンデンサ ＣＰ 平板コンデンサ ＭＣ メモリセル Ａ 接続端子

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 ２個のコンデンサ電極（Ｅ１、Ｅ２）を
    有する集積可能なコンデンサにおいて、少なくとも２つ
    の導電層（１、２、３、・・・）からなる少なくとも一
    方の電極（Ｅ１）が形成され、相接して隣合う導電層
    （１、２、３、．．．）が異なる材料から形成され、相
    接して隣合う導電層（１〜７）の各々の層（１〜７）の
    断面の幅が異なっていることを特徴とする２個のコンデ
    ンサ電極（Ｅ１、Ｅ２）を有する集積可能なコンデン
    サ。
  2. 【請求項２】 少なくとも材料の１つがアルミニウム
    （Ａｌ）又は導電性アルミニウム化合物であることを特
    徴とする請求項１記載のコンデンサ。
  3. 【請求項３】 少なくとも材料の１つがチタン（Ｔｉ）
    又は導電性チタン化合物（ＴｉＷ、ＴｉＮ）であること
    を特徴とする請求項１又は２記載のコンデンサ。
  4. 【請求項４】 一方の電極（Ｅ１）をこの電極（Ｅ１）
    を接触化するための表面部分を除いて他方の電極（Ｅ
    ２）に埋め込むことを特徴とする請求項１乃至３の１つ
    に記載のコンデンサ。
  5. 【請求項５】 集積可能なコンデンサをダイナミック集
    積半導体メモリのメモリセル（ＭＣ）内のメモリコンデ
    ンサ（Ｃ）として使用することを特徴とする請求項１乃
    至４の１つに記載のコンデンサ。
  6. 【請求項６】 ダイナミック集積半導体メモリ（ＭＣ）
    の互いに隣接する２つのメモリセル（ＭＣ）の一方にメ
    モリコンデンサ（Ｃ）が使用され、隣接する２つのメモ
    リセルの他方が他の構造形式のメモリコンデンサ（Ｃ
    Ｔ、ＣＰ）を有することを特徴とする請求項５記載のコ
    ンデンサ。
  7. 【請求項７】 他方のメモリセルのメモリコンデンサの
    構造形式が平板（ＣＰ）又はトレンチ（ＣＴ）型である
    ことを特徴とする請求項６記載のコンデンサ。
  8. 【請求項８】 集積可能なコンデンサのもう一方の電極
    （Ｅ２）が唯１個の共通の電極（Ｅ２）として作用する
    ことを特徴とする請求項１乃至７の１つに記載のコンデ
    ンサ。
  9. 【請求項９】 一方の電極（Ｅ１）を接触化材料（ＣＯ
    Ｎ）を含む層（Ｌ）上に形成するために少なくとも１つ
    の導電層（１、２、３、．．．）を施し、その一方の電
    極（Ｅ１）を接触化材料（ＣＯＮ）を含む層（Ｌ）及び
    接触化材料（ＣＯＮ）と隣接する範囲を除いて少なくと
    もその主面の１つ及び最大でその主面の全てを誘電体
    （Ｄ）で覆い、もう一方の電極（Ｅ２）として少なくと
    も１つの導電層を誘電体上に施し、両電極（Ｅ１、Ｅ
    ２）を両電極（Ｅ１、Ｅ２）の少なくとも一方を異なる
    材料からなる少なくとも２つの導電層（１、
    ２、．．．）を有するように形成し、互いに隣接する層
    （１〜７）の各々の層の断面の幅を異ならせることを特
    徴とする請求項１記載の２個のコンデンサ電極（Ｅ１、
    Ｅ２）を有する集積可能なコンデンサの製造方法。
  10. 【請求項１０】 それぞれ他の導電層（２、
    ３、．．．）を形成する際これをそれぞれすぐ前の導電
    層（１、２、３、．．．）の上方に施すことを特徴とす
    る請求項９記載の方法。
  11. 【請求項１１】 他方の電極（Ｅ２）を接触化材料（Ｃ
    ＯＮ）を含む層（Ｌ）上に施し、一方の電極（Ｅ１）を
    層（Ｌ）の上方の誘電体（Ｄ）と共に完全に被覆するよ
    うに施すことを特徴とする請求項９又は１０記載の方
    法。
JP8277267A 1995-09-29 1996-09-27 集積可能なコンデンサ及びその製造方法 Withdrawn JPH09129834A (ja)

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TW (1) TW320727B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009508360A (ja) * 2005-09-12 2009-02-26 クゥアルコム・インコーポレイテッド コンデンサ構造
WO2020080291A1 (ja) * 2018-10-17 2020-04-23 太陽誘電株式会社 トレンチキャパシタおよびトレンチキャパシタの製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6323044B1 (en) * 1999-01-12 2001-11-27 Agere Systems Guardian Corp. Method of forming capacitor having the lower metal electrode for preventing undesired defects at the surface of the metal plug
DE10344604B4 (de) 2003-09-25 2011-08-11 Infineon Technologies AG, 81669 Speichereinheit mit Sammelelektroden
KR102123996B1 (ko) * 2013-02-25 2020-06-17 삼성전자주식회사 알루미늄 전구체, 이를 이용한 박막 형성 방법 및 커패시터 형성 방법
CN112119476B (zh) * 2019-04-19 2022-04-19 深圳市汇顶科技股份有限公司 电容器及其制作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3461524A (en) * 1966-11-02 1969-08-19 Bell Telephone Labor Inc Method for making closely spaced conductive layers
CA923206A (en) * 1971-05-03 1973-03-20 Microsystems International Limited Thin film device and manufacture
US4589056A (en) * 1984-10-15 1986-05-13 National Semiconductor Corporation Tantalum silicide capacitor
DE3533029A1 (de) * 1985-09-16 1987-03-19 Siemens Ag Verfahren zum herstellen elektrischer plasmapolymerer vielschichtkondensatoren
JP2518617B2 (ja) * 1986-07-10 1996-07-24 セイコー電子工業株式会社 不揮発性メモリおよびその製造方法
JPH02106958A (ja) * 1988-10-17 1990-04-19 Hitachi Ltd 半導体装置
DE3840410A1 (de) * 1988-11-30 1990-05-31 Fraunhofer Ges Forschung Integrierbare kondensatorstruktur
FR2663786A1 (fr) * 1990-06-21 1991-12-27 Samsung Electronics Co Ltd Procede de fabrication de condensateurs dans une cellule dram.
US5192703A (en) * 1991-10-31 1993-03-09 Micron Technology, Inc. Method of making tungsten contact core stack capacitor
JPH05198768A (ja) * 1992-01-21 1993-08-06 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
JPH05243521A (ja) * 1992-03-02 1993-09-21 Fujitsu Ltd 半導体メモリ装置
JP3151684B2 (ja) * 1992-04-24 2001-04-03 株式会社日立製作所 半導体装置及びその製造方法
JPH0685187A (ja) * 1992-09-07 1994-03-25 Nec Corp 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009508360A (ja) * 2005-09-12 2009-02-26 クゥアルコム・インコーポレイテッド コンデンサ構造
WO2020080291A1 (ja) * 2018-10-17 2020-04-23 太陽誘電株式会社 トレンチキャパシタおよびトレンチキャパシタの製造方法

Also Published As

Publication number Publication date
DE19536528A1 (de) 1997-04-03
KR970018606A (ko) 1997-04-30
TW320727B (ja) 1997-11-21
EP0766313A1 (de) 1997-04-02

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