WO2020080291A1 - トレンチキャパシタおよびトレンチキャパシタの製造方法 - Google Patents

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WO2020080291A1
WO2020080291A1 PCT/JP2019/040236 JP2019040236W WO2020080291A1 WO 2020080291 A1 WO2020080291 A1 WO 2020080291A1 JP 2019040236 W JP2019040236 W JP 2019040236W WO 2020080291 A1 WO2020080291 A1 WO 2020080291A1
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layer
base material
trench capacitor
trench
metal
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PCT/JP2019/040236
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English (en)
French (fr)
Inventor
善雄 青柳
Original Assignee
太陽誘電株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/33—Thin- or thick-film capacitors 

Definitions

  • the present invention relates to a novel trench capacitor and a method for manufacturing the trench capacitor.
  • a thin film capacitor is known as a type of capacitor.
  • the thin film capacitor includes an MIM structure formed by a thin film process, and the MIM structure generates a capacitance.
  • the MIM structure is a laminated body in which dielectric layers made of a dielectric material and electrode layers made of a conductor are alternately laminated. In the thin film capacitor, it is required to improve the generated capacity per unit area in order to reduce the size and increase the capacity.
  • a trench capacitor is known as a thin film capacitor that can improve the generated capacity per unit area.
  • the trench capacitor includes an insulating base material in which a large number of concave-convex structures called trenches are formed, and an MIM structure provided so that a part thereof extends along the trench.
  • the MIM structure is provided also in the trench extending in the thickness direction of the base material, the capacitance per unit area can be improved.
  • JP-A-6-204403 and JP-A-2008-251972 are known.
  • the trench capacitor since the MIM structure extends in the thickness direction of the base material, the current path in the electrode layer of the MIM structure becomes long. As a result, the trench capacitor has a problem that the equivalent series resistance (ESR) increases.
  • ESR equivalent series resistance
  • a capacitor having a base material made of a conductive material has been proposed in Japanese Patent Laid-Open No. 2003-045739 and International Publication No. 2017/026316. In these capacitors, the ESR can be reduced because the cross-sectional area of the current path is increased by making the base material conductive instead of providing a thin lower electrode layer on the surface of the insulating base material.
  • One of the purposes of the present disclosure is to improve the generated capacity per unit area in a capacitor having a conductive base material.
  • a trench capacitor includes one or more first metal layers, and one or more second metal layers alternately stacked with the one or more first metal layers in a stacking direction, A conductive base material provided with one or more trenches extending from the upper surface in the stacking direction, a dielectric layer covering the upper surface of the conductive base material and a wall surface defining the one or more trenches, and the dielectric material. An electrode layer covering the body layer.
  • each of the one or more trenches is provided with one or more recesses that are recessed in a direction perpendicular to the stacking direction.
  • the one or more recesses are provided in the one or more second metal layers.
  • the first metal layer is made of a material different from that of the second metal layer.
  • the one or more first metal layers include a lowermost first metal layer that is a lowermost layer of the conductive base material.
  • the trench capacitor according to one embodiment further includes an insulating base material provided under the conductive base material.
  • the lowermost first metal layer is provided between the one or more trenches and the insulating base material.
  • the one or more first metal layers include an uppermost first metal layer that is an uppermost layer of the conductive base material.
  • the trench capacitor according to one embodiment further includes another dielectric layer that covers the electrode layer, and another electrode layer that covers the other dielectric layer.
  • An electronic component includes at least one of the above trench capacitors.
  • a method of manufacturing a trench capacitor includes a step of alternately laminating one or more first metal layers and one or more second metal layers on an insulating base material in a laminating direction to form a laminated body. And a step of providing one or a plurality of trenches extending in the stacking direction in the stacked body, and a step of forming a conductive base material by providing one or a plurality of recesses in the trench that are recessed in a direction perpendicular to the stacking direction And a step of forming a dielectric layer on the upper surface of the conductive base material and a wall surface defining the one or more trenches, and a step of forming an electrode layer on the dielectric layer.
  • the step of providing the one or more recesses includes the step of selectively removing the second metal layer by wet etching.
  • FIG. 3 is a schematic perspective view of a trench capacitor according to an exemplary embodiment.
  • 2 is a plan view of the trench capacitor of FIG. 1.
  • FIG. FIG. 2 is a sectional view schematically showing a YZ section obtained by cutting the trench capacitor of FIG. 1 along the line II.
  • FIG. 7 is a diagram showing part of a process of manufacturing the trench capacitor according to the embodiment of the present invention.
  • FIG. 7 is a diagram showing part of a process of manufacturing the trench capacitor according to the embodiment of the present invention.
  • FIG. 7 is a diagram showing part of a process of manufacturing the trench capacitor according to the embodiment of the present invention.
  • FIG. 7 is a diagram showing part of a process of manufacturing the trench capacitor according to the embodiment of the present invention.
  • FIG. 7 is a diagram showing part of a process of manufacturing the trench capacitor according to the embodiment of the present invention.
  • FIG. 7 is a diagram showing part of a process of manufacturing the trench capacitor according to the embodiment of the present invention.
  • FIG. 7 is a diagram showing part of a process of manufacturing the trench capacitor according to the embodiment of the present invention.
  • FIG. 7 is a diagram showing part of a process of manufacturing the trench capacitor according to the embodiment of the present invention.
  • FIG. 7 is a diagram showing part of a process of manufacturing the trench capacitor according to the embodiment of the present invention.
  • FIG. 7 is a diagram showing part of a process of manufacturing the trench capacitor according to the embodiment of the present invention.
  • FIG. 7 is a diagram showing part of a process of manufacturing the trench capacitor according to the embodiment of the present invention.
  • FIG. 6 is a plan view of a trench capacitor according to another embodiment of the present invention.
  • FIG. 6 is a plan view of a trench capacitor according to another embodiment of the present invention.
  • FIG. 6 is a plan view of a trench capacitor according to another embodiment of the present invention.
  • FIG. 1 is a schematic perspective view of the trench capacitor 1
  • FIG. 2 is a schematic plan view of the trench capacitor 1
  • FIG. 3 is a cross-sectional view of the trench capacitor 1 taken along the line II.
  • the trench capacitor 1 includes an insulating base material 10, an MIM structure 20 provided on the insulating base material 10, and a protection provided so as to cover the MIM structure 20. And a layer 40.
  • the external electrode 2 and the external electrode 3 are provided outside the protective layer 40. The external electrodes 2 and 3 are electrically connected to the electrode layers forming the MIM structure 20, as will be described later in detail.
  • the trench capacitor 1 is mounted on the circuit board by bonding the external electrode 2 and the external electrode 3 to a land provided on the circuit board.
  • This circuit board can be mounted on various electronic devices.
  • the electronic device including the circuit board on which the trench capacitor 1 is mounted includes a smart phone, a mobile phone, a tablet terminal, a game console, and any other electronic device that can include a circuit board on which the trench capacitor 1 is mounted. included.
  • the vertical direction of the trench capacitor 1 and its constituent members is based on the vertical direction of FIG. That is, the positive direction of the Z-axis is the upward direction of the trench capacitor 1 and the negative direction of the Z-axis is the downward direction of the trench capacitor 1, unless otherwise understood in the context.
  • the insulating base material 10 is made of an insulating material such as Si.
  • the insulating base material 10 is formed in a substantially plate shape, and the dimension in the width direction (X axis direction) is, for example, 50 ⁇ m to 5000 ⁇ m, and the dimension in the length direction (Y axis direction). Is, for example, 50 ⁇ m to 5000 ⁇ m, and its dimension in the thickness direction (Z-axis direction) is, for example, 5 ⁇ m to 500 ⁇ m.
  • the dimensions of the insulating base material 10 specifically shown in the present specification are merely examples, and the insulating base material 10 can have any dimensions.
  • the MIM structure 20 is provided on the upper surface of the insulating base material 10.
  • the MIM structure 20 includes a conductive base material 22, a dielectric layer 21, and an electrode layer 23.
  • the MIM structure 20 may include two or more MIM layers.
  • the second layer is formed on the first MIM layer including the conductive base material 22, the dielectric layer 21, and the electrode layer 23.
  • the MIM layer of the eye is formed.
  • the second MIM layer is different from the dielectric layer 21 provided on the electrode layer 23 and the dielectric layer 21 provided on the dielectric layer. And an electrode layer.
  • the electrode layer 23 has both a function as an electrode layer above the first MIM layer and a function as an electrode layer below the second MIM layer.
  • the number of MIM layers is not particularly limited.
  • the conductive group is not the vertical direction along the Z-axis direction but the conductive group.
  • the side closer to the material 22 may be referred to as “bottom”, and the side farther from the conductive base material 22 may be referred to as “top”.
  • the conductive base material 22 has one or a plurality of first metal layers and one or a plurality of second metal layers alternately stacked with the one or more first metal layers in the stacking direction.
  • four first metal layers 22a1 to 22a4 and three second metal layers 22b1 to 22b3 are alternately stacked.
  • the stacking direction is the Z direction.
  • the first metal layer 22a1 is provided as the lowermost layer and the first metal layer 22a4 is provided as the uppermost layer.
  • the lowermost layer of the first metal layers 22a1 to 22a4 may be referred to as the lowermost first metal layer.
  • the first metal layer 22a1 is an example of the lowermost first metal layer.
  • the uppermost layer may be referred to as the uppermost first metal layer.
  • the first metal layer 22a4 is an example of the uppermost first metal layer.
  • the number of first metal layers may be greater than or less than four.
  • the number of second metal layers may be greater than or less than three.
  • the first metal layer 22a When it is not necessary to distinguish the first metal layers 22a1 to 22a4 from each other, they may be collectively referred to as the first metal layer 22a.
  • the second metal layers 22b1 to 22b3 When it is not necessary to distinguish the second metal layers 22b1 to 22b3 from each other, they may be collectively referred to as the second metal layer 22b.
  • the thickness (dimension in the Z direction) of the first metal layers 22a1 to 22a4 and the second metal layers 22b1 to 22b3 is, for example, 0.01 ⁇ m to 100 ⁇ m.
  • Both the first metal layer 22a and the second metal layer 22b are made of a metal material having excellent conductivity.
  • the first metal layer 22a is formed of a material different from the material of the second metal layer 22b.
  • the wall surface of the trench formed in the conductive base material 22 is etched by wet etching.
  • the wet etching rate of the first metal layer 22a (hereinafter sometimes referred to as “first etching rate”) is the wet etching rate of the second metal layer 22b (hereinafter sometimes referred to as “second etching rate”). Different from In one embodiment, the second etching rate is higher than the first etching rate.
  • the ratio of the second etch rate to the first etch rate is preferably 5: 1 or higher, more preferably 20: 1 or higher, and even more preferably 100: 1 or higher.
  • the materials of the first metal layer 22a and the second metal layer 22b are (1) Au, Ag, Pt, Cu, W, Ru, Co, Ni, Sn, Cr, Zn, Ti, Al, and other metal materials. , (2) Si compounds such as polysilicon, (3) TiN, ZrN, and nitrides other than these, and (4) ITO, SrRuO3, and oxides other than these, the second etching rate is It may be selected to satisfy the condition that it is greater than one etching rate.
  • the first metal layer 22a and the second metal layer 22b are formed of an insulating substrate by using a plating method, a sputtering method, a vacuum deposition method, a CVD method, an ALD method, a PLD method, an MBE method, or any other known film forming method. It is provided on the material 10.
  • the conductive base material 22 is provided with one or a plurality of trenches 11 extending from the upper surface 22c in the stacking direction of the first metal layer 22a and the second metal layer 22b. In the illustrated embodiment, nine trenches 11 are provided. Each of the plurality of trenches 11 is formed so as to have a predetermined depth in the Z-axis direction. In this specification, the Z-axis direction may be referred to as the depth direction of the trench 11. As shown in FIG. 1, each of the plurality of trenches 11 has a substantially square shape in plan view defined by a side extending along the X-axis direction and a side extending along the Y-axis direction. Is formed. The number and shape of the trenches 11 are not limited.
  • each of the plurality of trenches 11 is formed to have a high aspect ratio in order to realize a high capacity per unit area. That is, each of the plurality of trenches 11 is formed so that the ratio of the depth (the depth in the Z-axis direction) to the width (for example, the length of the side in the X-axis direction or the Y-axis direction) becomes large.
  • the width (dimension in the X-axis direction) of each of the plurality of trenches 11 is, for example, 0.1 ⁇ m to 5 ⁇ m, and the depth (dimension in the Z-axis direction) is, for example, 1 ⁇ m to 100 ⁇ m.
  • the trench 11 can have any dimensions.
  • the shape of the trench 11 in plan view is not limited to the rectangular shape, and the trench 11 can have any shape.
  • the trench 11 has a depth (dimension in the Z-axis direction) of 40 ⁇ m and a width (dimension in the X-axis direction) of 1.0 ⁇ m.
  • the lowermost first metal layer 22a1 is provided between the bottom surface of the trench 11 in the Z direction and the insulating base material 10.
  • the trench 11 penetrates the conductive base material 22 from the upper surface 22c to the lower surface (reference numeral omitted).
  • the trench 11 can be formed, for example, by forming a mask in which an opening corresponding to the pattern of the trench 11 is formed on the upper surface 22c of the conductive base material 22 and then etching the conductive base material 22 by etching.
  • the etching process of the conductive base material 22 can be performed by a reactive ion etching method such as deep RIE (deep reactive etching).
  • each of the nine trenches is provided with a recess 11a that is recessed in a direction perpendicular to the stacking direction (ie, a direction extending in the XY plane).
  • the recess 11a has a depth of 1 nm to 10 ⁇ m.
  • the depth of the recess 11a formed in the trench 11 can be the distance from the wall surface that defines the trench 11 and extends in the stacking direction to the deepest position of the recess 11a.
  • the recess 11a is formed by etching the second metal layer 22b exposed in the trench 11 by wet etching.
  • the second etching rate which is the wet etching rate of the second metal layer 22b
  • the first etching rate that is the wet etching rate of the first metal layer 22a
  • the dielectric layer 21 is provided in the upper surface 22c of the conductive base material 22 and in the trench 11 provided in the conductive base material 22.
  • the dielectric layer 21 extends in the trench 11 along the wall surface defining the trench 11.
  • the dielectric layer 21 is provided on both the wall surface extending in the stacking direction in the trench 11 and the wall surface defining the recess 11a.
  • the dielectric layer 21 is provided so as to have a shape that follows the upper surface 22c of the conductive base material 22, the trench 11 and the recess 11a.
  • the dielectric layer 21 contains, for example, zirconia (ZrO 2 ) as a main component.
  • the dielectric layer 21 may be a solid solution of zirconia and a second component (for example, impurities derived from a precursor such as H, C, N, F, P, Cl).
  • the dielectric layer 21 is formed by, for example, an ALD (atomic layer deposition) method, a sputtering method, a CVD method, or a known method other than these.
  • the film thickness of the dielectric layer 21 is 10 nm or more in order to secure insulation resistance. As the film thickness of the dielectric layer 21 increases, the generated capacitance per unit area of the capacitor 1 decreases. Therefore, in one embodiment, the thickness of the dielectric layer 21 is set to 500 nm or less.
  • the electrode layer 23 is provided so as to cover the dielectric layer 21.
  • the electrode layer 23 is formed by, for example, an ALD (atomic layer deposition) method, a sputtering method, a vapor deposition method, a plating method, or a known method other than these.
  • the electrode layer 23 is formed to have a film thickness of, for example, 5 nm to 1000 nm. If the film thickness of the electrode layer 23 exceeds 1000 nm, a large residual stress occurs, so the upper limit of the thickness of the electrode layer 23 is set to, for example, 1000 nm.
  • the material of the electrode layer 23 may be the same as the material of the conductive base material 22.
  • the material of the electrode layer 23 is (1) Au, Ag, Pt, Cu, W, Ru, Co, Ni, Sn, Cr, Zn, Ti, Al, and other metal materials, and (2) polysilicon.
  • Si compounds such as (3) TiN, ZrN, and nitrides other than these, (4) and ITO, SrRuO 3 , and oxides other than these.
  • the protective layer 40 protects the MIM structure 20 from mechanical damage such as impact from the outside and also maintains the mechanical strength of the conductive base material 22 in which the trench 11 is provided. Is provided to cover the.
  • the protective layer 40 has a first protective layer 40a and a second protective layer 40b.
  • the first protective layer 40a is provided so as to cover the MIM structure 20.
  • the first protective layer 40 a is provided so as to cover the electrode layer 30 on the surface of the conductive base material 22. Since the first protective layer 40a is also provided inside the trench 11 and the recess 11a, the mechanical strength of the MIM structure 20 can be improved.
  • the second protective layer 40b is provided on the upper surface of the first protective layer 40a and the side surface 22d of the conductive base material 22.
  • the second protective layer 40b is provided so as to cover the conductive base material 22 and the first protective layer 40a.
  • a resin material such as polyimide, silicon oxide (SiO 2 ), silicon nitride (SiN), silicon oxynitride (SiON), or an insulating material other than these is used as the material of the first protective layer 40 a and the second protective layer 40 b.
  • the first protective layer 40a is filled in the upper surface 22c of the conductive base material 22, the trench 11, and the recess 11a by, for example, a CVD method.
  • the trench 11 and the recess 11a do not need to be completely filled with the first protective layer 40a, and there may be voids in the trench 11 and the recess 11a.
  • the second protective layer 40b is provided so as to cover the conductive base material 22, the first protective layer 40a, and the insulating base material 10 by, for example, a CVD method.
  • the second protective layer 40b may be formed, for example, by applying a photosensitive polyimide by a spin coating method and exposing, developing, and curing the applied polyimide.
  • the second protective layer 40b can be formed by any other known method.
  • the portion of the second protective layer 40b provided on the upper surface of the first protective layer 40a is formed to have a film thickness of, for example, 200 nm to 5000 nm. In one embodiment, the film thickness of the portion of the second protective layer 40b provided on the upper surface of the first protective layer 40a is 3000 nm.
  • the material, film thickness, and manufacturing method of the protective layer 40 are not limited to those explicitly described herein.
  • a barrier (not shown) is provided between the first protective layer 40a and the second protective layer 40b, between the first protective layer 40a and the MIM structure 20, and between the second protective layer 40b and the conductive base material 22. Layers may be provided.
  • the barrier layer is provided mainly on the MIM structure 20 in order to improve the weather resistance of the trench capacitor 1.
  • the barrier layer is provided between the MIM structure 20 and the second protective layer 40b so that the moisture released from the second protective layer 40b or the moisture in the atmosphere does not reach the MIM structure 20.
  • the barrier layer may be a thin film having excellent hydrogen gas barrier properties.
  • the material of the barrier layer alumina (Al 2 O 3 ), silicon oxide (SiO 2 ), silicon oxynitride (SiON), zirconia (ZrO 2 ), and other insulating materials can be used.
  • the barrier layer is formed by, for example, a sputtering method, a CVD method, or a known method other than these.
  • the barrier layer is formed to have a film thickness of, for example, 5 nm to 500 nm. In one embodiment, the barrier layer has a thickness of 50 nm.
  • the material and thickness of the barrier layer are not limited to those explicitly described herein.
  • the external electrodes 2 and 3 are provided on the upper side of the second protective layer 40b so as to be separated from each other in the Y-axis direction.
  • the external electrodes 2 and 3 are formed by applying a conductor paste containing a metal material on the upper side of the second protective layer 40b.
  • the external electrode 2 and the external electrode 3 may be formed by a plating method.
  • At least one of a solder barrier layer and a solder wetting layer may be formed on the external electrodes 2 and 3 as necessary.
  • a through hole 41 is provided near the Y-axis negative direction end of each of the first protective layer 40a and the second protective layer 40b, and a through hole 42 is provided near the Y-axis positive direction end thereof. Both the through hole 41 and the through hole 42 are provided so as to extend along the X-axis direction and penetrate the protective layer 40 in the Z-axis direction.
  • the lead electrode 2a is provided in the through hole 41, and the lead electrode 3a is provided in the through hole 42.
  • the extraction electrode 2 a has its upper end connected to the external electrode 2 and its lower end connected to the electrode layer 23 of the MIM structure 20.
  • the extraction electrode 3 a has an upper end connected to the external electrode 3 and a lower end connected to the conductive base material 22.
  • the material of the extraction electrodes 2a and 3a Cu, Ni, Sn, Pd, Pt, Ag, Au or a metal material other than these, or an alloy material containing one or more of these metal elements can be used.
  • the extraction electrodes 2a and 3a are formed by a vapor deposition method, a sputtering method, a plating method, or any other known method.
  • the extraction electrode 2a and the extraction electrode 3a may be used as the external electrodes.
  • FIGS. 4a to 4j a method of manufacturing the trench capacitor according to the embodiment will be described with reference to FIGS. 4a to 4j.
  • an insulating base material 10 made of an insulating material such as Si is prepared.
  • the first metal layer 22a and the second metal layer 22b are alternately laminated on the insulating base material 10 to form a laminated body 122.
  • the illustrated laminated body 122 includes four first metal layers 22a (first metal layer 22a1 to fourth metal layer 22a4) and three second metal layers 22b.
  • the lowermost layer of the laminated body 122 is the first metal layer 22a
  • the uppermost layer of the laminated body 122 is the first metal layer 22a4.
  • a mask having an opening corresponding to the pattern of the trench 11 is provided on the upper surface 122a of the laminated body 122.
  • This mask has an opening pattern corresponding to the trenches 11 shown in FIG.
  • the plurality of openings formed in the mask are formed in a generally square shape in a plan view.
  • a plurality of trenches are formed in the laminated body 122. This etching may be performed by deep RIE. In this way, the plurality of trenches 11 are formed in the stacked body 122.
  • the trench 11 is defined by a wall surface extending in the stacking direction (Z direction).
  • the laminated body 122 in which the trench 11 is formed is dipped in a wet etching solution.
  • the wet etching solution is used, the second etching rate of the second metal layer 22b may be higher than the first etching rate of the first metal layer 22a, so that the second metal layer 22a and the second metal layer 22b have a second etching rate higher than the first etching rate.
  • the material is selected.
  • the second metal layer 22b (second metal layer 22b1 to second metal layer 22b3) is selectively removed from the wall surface 11b of the trench 11 as shown in FIG.
  • the conductive base material 22 having the recess 11a is obtained.
  • the recess 11a extends along a direction perpendicular to the stacking direction (Z direction). That is, the recess 11a extends along the XY plane.
  • a zirconia film to be the dielectric layer 21 is formed on the upper surface 22c of the conductive base material 22, inside each of the plurality of trenches 11 and inside each of the plurality of recesses 11a.
  • the zirconia film is formed by, for example, the ALD method.
  • TEMAZ Tetrakis (ethylmethylamino) zirconium
  • O 3 can be used as a reaction gas.
  • the film formation temperature is 100 ° C to 350 ° C.
  • the deposition temperature is 150 ° C to 275 ° C.
  • a TiN film to be the electrode layer 23 is formed on the dielectric layer 21.
  • the TiN film to be the electrode layer 23 is formed by, for example, the ALD method.
  • TiCl 4 can be used as a precursor and NH 3 can be used as a reaction gas.
  • the film forming temperature is 100 ° C. to 400 ° C.
  • the electrode layer 23 is formed on the dielectric layer 21.
  • the electrode layer 23 is formed by, for example, the ALD method. In this way, the MIM structure 20 in which the conductive base material 22, the dielectric layer 21 that covers the conductive base material 22, and the electrode layer 23 that covers the dielectric base material 21 are laminated is created.
  • oxidation is performed by a CVD method so as to cover the upper surface 22c of the conductive base material 22, the trench 11 and the MIM structure 20 provided in the recess 11a.
  • a first protective layer 40a made of silicon (SiO 2 ) is provided.
  • the dielectric layer 21, the electrode layer 23, and the first protective layer 40a are removed.
  • part of the upper surface 10a of the insulating base material 10 is exposed.
  • the removal of each layer can be performed by dry etching and wet etching.
  • a second protective layer 40b is provided on the exposed upper surface 10a of the insulating base material 10 and the first protective layer 40a by, for example, a CVD method.
  • through holes 41 and 42 penetrating the first protective layer 40a and the second protective layer 40b are formed near each of both ends in the Y-axis direction of the second protective layer 40b.
  • the through holes 41 and 42 are formed by, for example, dry etching.
  • the extraction electrodes 2a and 3a are formed inside the through holes 41 and 42 by a plating method, and the external electrodes 2 and 3 are formed on the surface of the protective layer 40. It As described above, the trench capacitor 1 is obtained.
  • a trench capacitor 1 according to another embodiment will be described with reference to FIG.
  • the trench capacitor 1 shown in FIG. 5 differs from the trench capacitor 1 shown in FIGS. 1 to 3 in the shape of the trench.
  • the conductive base material 22 is provided with three rectangular trenches 111 that are long in the X-axis direction in a plan view.
  • the number of trenches 111 is arbitrary.
  • a trench capacitor 1 according to another embodiment will be described with reference to FIG.
  • the trench capacitor 1 shown in FIG. 6 is different from the trench capacitor 1 shown in FIG. 5 in the shape of the trench.
  • the conductive base material 22 is provided with five rectangular trenches 211 that are long in the Y-axis direction in a plan view. The number of trenches 211 is arbitrary.
  • a trench capacitor 1 according to another embodiment will be described with reference to FIG. 7.
  • the trench capacitor 1 shown in FIG. 7 differs from the trench capacitor 1 shown in FIGS. 1 to 3 in the recess provided in the wall surface of the trench 11.
  • the trench capacitor 1 shown in FIG. 7 is configured such that the depth of the recess 311a in the direction perpendicular to the stacking direction is deeper than that of the recess 11a shown in FIGS.
  • the depth of the recess 311a is made larger than that of the recess 11a. You can go deep.
  • FIG. 1 differs from the trench capacitor 1 shown in FIGS. 1 to 3 in the recess provided in the wall surface of the trench 11.
  • the trench capacitor 1 shown in FIG. 7 is configured such that the depth of the recess 311a in the direction perpendicular to the stacking direction is deeper than that of the recess 11a shown in FIGS.
  • a recess 11 a extending from one trench 11 in one X direction is connected to a recess 11 a extending from the trench 11 adjacent to the trench 11 in the X direction to the other in the X direction.
  • the recess 11a is a through hole that penetrates the conductive base material 22 in the X direction.
  • the trench 11 extending in the stacking direction is provided in the conductive base material 22 in which the first metal layer 22a and the second metal layer 22b are stacked in the stacking direction.
  • the wall surface 11b of the trench 11 is provided with a recess 11a extending in a direction perpendicular to the stacking direction.
  • the recess 11a is provided in the second metal layer 22b.
  • the concave portion 11a is provided in the second metal layer 22b, and thus the wall surface 11b of the trench 11 is provided with an uneven structure. You can With this uneven structure, it is possible to increase the area of the wall surface 11b of the trench 11 that generates capacitance.
  • the first metal layer 22a1 is the lowermost layer of the conductive base material 22, and the lowermost first metal layer 22a1 is provided between the insulating base material 10 and the trench 11 (bottom surface thereof). Has been. Accordingly, the cross-sectional area of the current path flowing through the conductive base material 22 can be increased even in the direction along the XY plane in the region near the lower end of the conductive base material 12, and as a result, the ESR can be reduced.
  • the first metal layer 22a4 is the uppermost layer of the conductive base material 22, it is possible to increase the connection area between the conductive base material 22 and the extraction electrode 2a and the extraction electrode 3a. This can increase the cross-sectional area in which a current flows in the current path between the extraction electrode 2a and the extraction electrode 3a and the conductive base material 22, and as a result, the ESR can be reduced.
  • the second metal layer 22b can be selectively removed by wet etching. Thereby, the generated capacitance per unit area of the trench capacitor having the conductive base material can be improved by a simple method.
  • each component described herein is not limited to those explicitly described in the embodiments, and each component may be included in the scope of the present invention. Can be modified to have different dimensions, materials, and configurations.
  • components that are not explicitly described in this specification may be added to the described embodiments, or some of the components described in each embodiment may be omitted.
  • the one object when it is described that one object is provided “above”, “upper surface”, “below”, or “lower surface” of another object, the one object is referred to as the other object. It may be in direct contact or may be in indirect contact via another layer or film.
  • Trench Capacitors 2 3 External Electrodes 10 Insulating Base Materials 11, 111, 211 Trenches 11a, 311a Recess 11b Wall Surface 20 MIM Structure 21 Dielectric Layer 22 Conductive Base Materials 22a1 to 22a4 First Metal Layers 22b1 to 22b3 Second Metal layer 23 Upper electrode layer 40a First protective layer 40b Second protective layer

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Abstract

一実施形態によるトレンチキャパシタは、一又は複数の第１金属層と、前記一又は複数の第１金属層と積層方向に交互に積層された一又は複数の第２金属層と、を有し、上面から積層方向に延びる一又は複数のトレンチが設けられた導電性基材と、前記導電性基材の前記上面及び前記一又は複数のトレンチを画定する壁面を被覆する誘電体層と、前記誘電体層を被覆する電極層と、を備える。当該実施形態において、前記一又は複数のトレンチの各々には、前記積層方向と垂直な方向に凹む一又は複数の凹部が設けられている。

Description

トレンチキャパシタおよびトレンチキャパシタの製造方法
　本発明は、新規のトレンチキャパシタおよび当該トレンチキャパシタの製造方法に関する。
　キャパシタの一種として薄膜キャパシタが知られている。薄膜キャパシタは、薄膜プロセスにより形成されたＭＩＭ構造体を備え、このＭＩＭ構造体により容量を発生させる。ＭＩＭ構造体は、誘電体からなる誘電体層と導体からなる電極層とが交互に積層された積層体である。薄膜キャパシタにおいては、小型化又は高容量化のために、単位面積あたりの発生容量を向上させることが求められている。
　単位面積あたりの発生容量を向上させることが可能な薄膜キャパシタとして、トレンチキャパシタが知られている。トレンチキャパシタは、トレンチと呼ばれる凹凸構造が多数形成された絶縁性の基材と、その一部がトレンチに沿って延伸するように設けられたＭＩＭ構造体と、を備えている。トレンチキャパシタにおいては、基材の厚さ方向に伸びるトレンチ内にもＭＩＭ構造体が設けられるため、単位面積あたりの容量を向上させることができる。
　従来のトレンチキャパシタとして、特開平６－２０４４０３号公報及び特開２００８－２５１９７２号公報が知られている。
　トレンチキャパシタにおいては、ＭＩＭ構造体が基材の厚さ方向にも延伸していることからＭＩＭ構造体の電極層における電流経路が長くなる。その結果、トレンチキャパシタでは、等価直列抵抗（ＥＳＲ）が大きくなるという問題がある。この問題に対処するために、導電性材料から成る基材を有するキャパシタが特開２００３－０４５７３９号公報及び国際公開第２０１７／０２６３１６号により提案されている。これらのキャパシタにおいては、絶縁性の基材の表面に薄い下部電極層を設ける代わりに基材自体を導電性とすることで電流経路の断面積が大きくなるためＥＳＲを低減することができる。
特開平６－２０４４０３号公報 特開２００８－２５１９７２号公報 特開２００３－０４５７３９号公報 国際公開第２０１７／０２６３１６号
　導電性基材を有するキャパシタにおいても単位面積あたりの発生容量のさらなる向上が求められる。
　本開示の目的の一つは、導電性基材を有するキャパシタにおいて単位面積あたりの発生容量を向上させることである。
　一実施形態によるトレンチキャパシタは、一又は複数の第１金属層と、前記一又は複数の第１金属層と積層方向に交互に積層された一又は複数の第２金属層と、を有し、上面から積層方向に延びる一又は複数のトレンチが設けられた導電性基材と、前記導電性基材の前記上面及び前記一又は複数のトレンチを画定する壁面を被覆する誘電体層と、前記誘電体層を被覆する電極層と、を備える。当該実施形態において、前記一又は複数のトレンチの各々には、前記積層方向と垂直な方向に凹む一又は複数の凹部が設けられている。
　一実施形態において、前記一又は複数の凹部は、前記一又は複数の第２金属層に設けられる。
　一実施形態において、前記第１金属層は、前記第２金属層とは異なる材料から成る。
　一実施形態において、前記一又は複数の第１金属層は、前記導電性基材の最下層となる最下層第１金属層を含む。
　一実施形態によるトレンチキャパシタは、前記導電性基材の下に設けられた絶縁基材をさらに備える。当該実施形態において、前記一又は複数のトレンチと前記絶縁基材との間に、前記最下層第１金属層が設けられる。
　一実施形態において、前記一又は複数の第１金属層は、前記導電性基材の最上層となる最上層第１金属層を含む。
　一実施形態によるトレンチキャパシタは、前記電極層を被覆する他の誘電体層と、前記他の誘電体層を被覆する他の電極層と、をさらに備える。
　一実施形態による電子部品は、上記のトレンチキャパシタの少なくとも一つを含む。
　一実施形態によるトレンチキャパシタの製造方法は、絶縁基材の上に一又は複数の第１金属層と一又は複数の第２金属層とを積層方向において交互に積層して積層体を作成する工程と、前記積層体に前記積層方向に延びる一又は複数のトレンチを設ける工程と、前記トレンチに前記積層方向と垂直な方向に凹む一又は複数の凹部を設けることにより導電性基材を形成する工程と、前記導電性基材の上面及び前記一又は複数のトレンチを画定する壁面に誘電体層を形成する工程と、前記誘電体層の上に電極層を形成する工程と、を備える。
　一実施形態において、前記一又は複数の凹部を設ける工程は、ウェットエッチングにより前記第２金属層を選択的に除去する工程を含む。
　本発明の実施形態によれば、導電性基材を有するキャパシタにおいて単位面積あたりの発生容量を向上させることであるができる。
一実施形態によるトレンチキャパシタの概略的な斜視図である。 図１のトレンチキャパシタの平面図である。 図１のトレンチキャパシタをＩ－Ｉ線で切断したＹＺ断面を模式的に示す断面図である。 本発明の一実施形態によるトレンチキャパシタの製造工程の一部を示す図である。 本発明の一実施形態によるトレンチキャパシタの製造工程の一部を示す図である。 本発明の一実施形態によるトレンチキャパシタの製造工程の一部を示す図である。 本発明の一実施形態によるトレンチキャパシタの製造工程の一部を示す図である。 本発明の一実施形態によるトレンチキャパシタの製造工程の一部を示す図である。 本発明の一実施形態によるトレンチキャパシタの製造工程の一部を示す図である。 本発明の一実施形態によるトレンチキャパシタの製造工程の一部を示す図である。 本発明の一実施形態によるトレンチキャパシタの製造工程の一部を示す図である。 本発明の一実施形態によるトレンチキャパシタの製造工程の一部を示す図である。 本発明の一実施形態によるトレンチキャパシタの製造工程の一部を示す図である。 本発明の別の実施形態によるトレンチキャパシタの平面図である。 本発明の別の実施形態によるトレンチキャパシタの平面図である。 本発明の別の実施形態によるトレンチキャパシタの平面図である。
　以下、適宜図面を参照し、本発明の様々な実施形態を説明する。なお、複数の図面において共通する構成要素には当該複数の図面を通じて同一の参照符号が付されている。各図面は、説明の便宜上、必ずしも正確な縮尺で記載されているとは限らない点に留意されたい。特に、後述する電極層や誘電体層は、実際には非常に薄い膜であるが、各図面においては、説明の便宜のために視認できる程度の厚さを有するように記載されている。
　図１から図３を参照して一実施形態によるキャパシタ１について説明する。これらの図に示されているキャパシタ１は、ＭＩＭ構造体を有するトレンチキャパシタである。このＭＩＭ構造体が容量を発生させる。図１は、トレンチキャパシタ１の模式的な斜視図であり、図２は、トレンチキャパシタ１の模式的な平面図であり、図３は、トレンチキャパシタ１をＩ－Ｉ線で切断した断面を模式的に示す断面図である。
　図示のように、一実施形態によるトレンチキャパシタ１は、絶縁性基材１０と、絶縁性基材１０の上に設けられたＭＩＭ構造体２０と、ＭＩＭ構造体２０を覆うように設けられた保護層４０と、を備える。保護層４０の外側には、外部電極２及び外部電極３が設けられる。外部電極２及び外部電極３は、詳しくは後述するように、ＭＩＭ構造体２０を構成する電極層と電気的に接続される。
　トレンチキャパシタ１は、外部電極２及び外部電極３を回路基板に設けられたランドに接合することにより、当該回路基板に実装される。この回路基板は、様々な電子機器に搭載され得る。トレンチキャパシタ１が実装された回路基板を備える電子機器には、スマートフォン、携帯電話、タブレット端末、ゲームコンソール、及びこれら以外のトレンチキャパシタ１が実装された回路基板を備えることができる任意の電子機器が含まれる。
　図１から図３には、互いに直交するＸ方向、Ｙ方向、及びＺ方向が示されている。本明細書においては、これらの図に示されているＸ方向、Ｙ方向、及びＺ方向を基準としてトレンチキャパシタ１の構成部材の向きや配置を説明することがある。具体的には、文脈上別に解される場合を除き、トレンチキャパシタ１の「幅」方向、「長さ」方向、及び「厚さ」方向はそれぞれ、図１のＸ軸に沿う方向、Ｙ軸に沿う方向、及びＺ軸に沿う方向とする。本明細書においてトレンチキャパシタ１及びその構成部材の上下方向に言及する際には、図３の上下方向を基準とする。つまり、文脈上別に解される場合を除き、Ｚ軸の正方向がトレンチキャパシタ１の上方向とされ、Ｚ軸の負方向がトレンチキャパシタ１の下方向とされる。
　一実施形態において、絶縁性基材１０は、Ｓｉなどの絶縁材料から成る。一実施形態において、絶縁性基材１０は、概ね板状に形成されており、その幅方向（Ｘ軸方向）の寸法は例えば５０μｍ～５０００μｍとされ、その長さ方向（Ｙ軸方向）の寸法は例えば５０μｍ～５０００μｍとされ、その厚さ方向（Ｚ軸方向）の寸法は例えば５μｍ～５００μｍとされる。本明細書において具体的に示される絶縁性基材１０の寸法は例示に過ぎず、絶縁性基材１０は任意の寸法をとることができる。
　図３に示されているように、絶縁性基材１０の上面には、ＭＩＭ構造体２０が設けられている。ＭＩＭ構造体２０は、導電性基材２２と、誘電体層２１、電極層２３と、を備える。ＭＩＭ構造体２０は、２層以上のＭＩＭ層を含んでもよい。例えば、ＭＩＭ構造体２０が２層のＭＩＭ層を有する場合には、導電性基材２２、誘電体層２１、及び電極層２３から構成される第１層目のＭＩＭ層の上に第２層目のＭＩＭ層が形成される。例えば、第２層目のＭＩＭ層は、電極層２３の上に設けられた誘電体層２１とは別の誘電体層と、この誘電体層の上に設けられた電極層２３とは別の電極層と、を備えることができる。この場合、電極層２３は、第１層目のＭＩＭ層の上側の電極層としての機能と、第２層目のＭＩＭ層の下側の電極層としての機能を兼ねる。ＭＩＭ層の数は特に限定されない。本明細書においてＭＩＭ構造体２０における上下方向に言及する場合には、下部電極及び上部電極という慣用されている名称と整合性をとるために、Ｚ軸方向に沿う上下方向ではなく、導電性基材２２により近い側を「下」とし、導電性基材２２からより遠い側を「上」として説明がなされることがある。
　導電性基材２２は、一又は複数の第１金属層と、この一又は複数の第１金属層と積層方向に交互に積層された一又は複数の第２金属層とを有する。図示の実施形態では、４層の第１金属層２２ａ１～２２ａ４と３層の第２金属層２２ｂ１～２２ｂ３とが交互に積層されている。図示の実施形態においては、積層方向はＺ方向である。この導電性基材２２において、第１金属層２２ａ１が最下層に設けられており、第１金属層２２ａ４が最上層に設けられている。第１金属層２２ａ１～２２ａ４のうち最下層に設けられる層を最下層第１金属層ということがある。第１金属層２２ａ１は、最下層第１金属層の例である。第１金属層２２ａ１～２２ａ４のうち最上層に設けられる層を最上層第１金属層ということがある。第１金属層２２ａ４は、最上層第１金属層の例である。第１金属層は４層より多い数または少なく数だけ積層されてもよい。第２金属層は３層よりも多い数または少ない数だけ積層されてもよい。第１金属層２２ａ１～２２ａ４を互いに区別する必要がない場合には、これらを総称して第１金属層２２ａと呼ぶことがある。第２金属層２２ｂ１～２２ｂ３を互いに区別する必要がない場合には、これらを総称して第２金属層２２ｂと呼ぶことがある。第１金属層２２ａ１～２２ａ４及び第２金属層２２ｂ１～２２ｂ３の厚さ（Ｚ方向寸法）は、例えば、０．０１μｍ～１００μｍとされる。
　第１金属層２２ａ及び第２金属層２２ｂは、いずれも導電性に優れた金属材料からなる。第１金属層２２ａは、第２金属層２２ｂの材料とは異なる材料から形成される。後述するように、導電性基材２２に形成されるトレンチの壁面は、ウェットエッチングによりエッチングされる。第１金属層２２ａのウェットエッチング速度（以下、「第１エッチング速度」ということがある。）は、第２金属層２２ｂのウェットエッチング速度（以下、「第２エッチング速度」ということがある。）と異なる。一実施形態においては、第２エッチング速度が第１エッチング速度よりも大きい。一実施形態において、第２エッチング速度の第１エッチング速度に対する比は、５：１以上が望ましく、２０：１以上がさらに望ましく、１００：１以上であることがさらに望ましい。第１金属層２２ａ及び第２金属層２２ｂの材料は、（１）Ａｕ、Ａｇ、Ｐｔ、Ｃｕ、Ｗ、Ｒｕ、Ｃｏ、Ｎｉ、Ｓｎ、Ｃｒ、Ｚｎ、Ｔｉ、Ａｌ、及びこれら以外の金属材料、（２）ポリシリコン等のＳｉ化合物、（３）ＴｉＮ、ＺｒＮ、及びこれら以外の窒化物、並びに（４）ＩＴＯ、ＳｒＲｕＯ３、及びこれら以外の酸化物から成る群より、第２エッチング速度が第１エッチング速度よりも大きいという条件を満たすように選択されてもよい。
　第１金属層２２ａ及び第２金属層２２ｂは、メッキ法、スパッタリング法、真空蒸着法、ＣＶＤ法、ＡＬＤ法、ＰＬＤ法、ＭＢＥ法、及びこれら以外の公知の成膜手法を用いて絶縁性基材１０の上に設けられる。
　導電性基材２２には、その上面２２ｃから第１金属層２２ａ及び第２金属層２２ｂの積層方向に延びる一又は複数のトレンチ１１が設けられる。図示の実施形態では、９つのトレンチ１１が設けられている。複数のトレンチ１１の各々は、Ｚ軸方向に所定の深さを有するように形成される。本明細書においては、Ｚ軸方向をトレンチ１１の深さ方向と呼ぶことがある。図１に示されているように、複数のトレンチ１１の各々は、その平面視の形状が、Ｘ軸方向に沿って伸びる辺とＹ軸方向に沿って伸びる辺とで画定されるほぼ正方形となるように形成されている。トレンチ１１の数及び形状には制限がない。
　一実施形態において、複数のトレンチ１１の各々は、単位面積あたりの高容量化を実現するために、高アスペクト比を有するように形成される。つまり、複数のトレンチ１１の各々は、その幅（例えば、Ｘ軸方向又はＹ軸方向の辺の長さ）に対する深さ（Ｚ軸方向の深さ）の比が大きくなるように形成される。複数のトレンチ１１の各々の幅（Ｘ軸方向における寸法）は例えば０．１μｍ～５μｍとされ、その深さ（Ｚ軸方向における寸法）は例えば１μｍ～１００μｍとされる。本明細書において具体的に示されるトレンチ１１の寸法は例示に過ぎず、トレンチ１１は任意の寸法をとることができる。また、トレンチ１１の平面視における形状は長方形形状に限られず、トレンチ１１は任意の形状を取ることができる。一実施形態において、トレンチ１１は、その深さ（Ｚ軸方向における寸法）が４０μｍであり、その幅（Ｘ軸方向における寸法）が１．０μｍとなるように構成される。一実施形態において、トレンチ１１のＺ方向における底面と絶縁性基材１０との間には最下層第１金属層２２ａ１が設けられる。他の実施形態において、トレンチ１１は、導電性基材２２を上面２２ｃから下面（符号省略）まで貫通している。
　トレンチ１１は、例えば導電性基材２２の上面２２ｃにトレンチ１１のパターンに対応する開口が形成されたマスクを形成した後、エッチングにより当該導電性基材２２をエッチングすることで形成され得る。導電性基材２２のエッチング加工は、深掘りＲＩＥ（深掘り反応性エッチング）などの反応性イオンエッチング法により行われ得る。
　図示の実施形態において、９つのトレンチの各々には、積層方向と垂直な方向（すなわち、ＸＹ平面に延びる方向）に凹む凹部１１ａが設けられている。この凹部１１ａは、その深さが１ｎｍ～１０μｍとされる。トレンチ１１に形成された凹部１１ａの深さは、当該トレンチ１１を画定する積層方向に延びる壁面から凹部１１ａの最も深い位置までの距離とすることができる。
　一実施形態において、凹部１１ａは、トレンチ１１に露出している第２金属層２２ｂをウェットエッチングでエッチングすることにより形成される。上記のように、第２金属層２２ｂのウェットエッチング速度である第２エッチング速度は第１金属層２２ａのウェットエッチング速度である第１エッチング速度よりも大きいので、トレンチ１１を画定するＺ方向に延びる壁面から第２２金属層２２ｂが選択的に除去される。
　一実施形態においては、図示のように、導電性基材２２の上面２２ｃ及び導電性基材２２に設けられたトレンチ１１内に誘電体層２１が設けられる。誘電体層２１は、トレンチ１１内において、当該トレンチ１１を画定する壁面に沿って延びる。誘電体層２１は、トレンチ１１内の積層方向に延びる壁面及び凹部１１ａを画定する壁面の両方に設けられる。誘電体層２１は、導電性基材２２の上面２２ｃ及びトレンチ１１及び凹部１１ａに追従する形状を有するように設けられる。
　一実施形態において、誘電体層２１は、例えばジルコニア（ＺｒＯ2）を主成分とする。誘電体層２１は、ジルコニアと第２成分（例えば、Ｈ，Ｃ，Ｎ，Ｆ，Ｐ，Ｃｌなどプリカーサ由来の不純物）との固溶体であってもよい。
　誘電体層２１は、例えば、ＡＬＤ（原子層堆積）法、スパッタ法、ＣＶＤ法、又はこれら以外の公知の方法により形成される。一実施形態において、誘電体層２１の膜厚は、絶縁耐性を確保するために１０ｎｍ以上とされる。誘電体層２１の膜厚が大きくなると、キャパシタ１の単位面積あたりの発生容量が低下してしまう。そこで、一実施形態において、誘電体層２１の膜厚は、５００ｎｍ以下とされる。
　電極層２３は、誘電体層２１を被覆するように設けられる。電極層２３は、例えば、ＡＬＤ（原子層堆積）法、スパッタ法、蒸着法、めっき法、又はこれら以外の公知の方法により形成される。電極層２３は、その膜厚が例えば５ｎｍ～１０００ｎｍとなるように形成される。電極層２３の膜厚が１０００ｎｍを越えると、大きな残留応力が生じるため、電極層２３の厚さの上限は例えば１０００ｎｍとされる。
　電極層２３の材料は、導電性基材２２の材料と同じであってもよい。例えば、電極層２３の材料は、（１）Ａｕ、Ａｇ、Ｐｔ、Ｃｕ、Ｗ、Ｒｕ、Ｃｏ、Ｎｉ、Ｓｎ、Ｃｒ、Ｚｎ、Ｔｉ、Ａｌ、及びこれら以外の金属材料、（２）ポリシリコン等のＳｉ化合物、（３）ＴｉＮ、ＺｒＮ、及びこれら以外の窒化物、（４）並びにＩＴＯ、ＳｒＲｕＯ3、及びこれら以外の酸化物から成る群より選択される。
　続いて、保護層４０について説明する。保護層４０は、外部から受ける衝撃などの機械的ダメージからＭＩＭ構造体２０を保護するため、また、トレンチ１１が設けられている導電性基材２２の機械的強度を保つためにＭＩＭ構造体２０を覆うように設けられる。保護層４０は、第１保護層４０ａと第２保護層４０ｂとを有する。
　第１保護層４０ａは、ＭＩＭ構造体２０を被覆するように設けられる。第１保護層４０ａは、導電性基材２２の表面にある電極層３０を被覆するように設けられる。第１保護層４０ａは、トレンチ１１及び凹部１１ａの内部にも設けられているので、ＭＩＭ構造体２０の機械的強度を向上させることができる。
　第２保護層４０ｂは、第１保護層４０ａの上面及び導電性基材２２の側面２２ｄに設けられる。第２保護層４０ｂは、導電性基材２２及び第１保護層４０ａを被覆するように設けられる。
　第１保護層４０ａ及び第２保護層４０ｂの材料として、ポリイミド等の樹脂材料、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、及びこれら以外の絶縁材料を用いることができる。第１保護層４０ａは、例えば、ＣＶＤ法により、導電性基材２２の上面２２ｃ、トレンチ１１内、及び凹部１１ａ内に充填される。トレンチ１１及び凹部１１ａは、第１保護層４０ａによって完全に充填される必要はなく、トレンチ１１内及び凹部１１ａ内には空隙があってもよい。第２保護層４０ｂは、例えば、ＣＶＤ法により導電性基材２２、第１保護層４０ａ、及び絶縁性基材１０を被覆するように設けられる。第２保護層４０ｂは、例えば、スピンコート法により感光性ポリイミドを塗布し、この塗布されたポリイミドを露光、現像、及びキュアすることにより形成されてもよい。第２保護層４０ｂは、これ以外の任意の公知の方法により形成され得る。第２保護層４０ｂのうち第１保護層４０ａの上面に設けられている部位は、その膜厚が例えば２００ｎｍ～５０００ｎｍとなるように形成される。一実施形態において、第２保護層４０ｂのうち第１保護層４０ａの上面に設けられている部位の膜厚は３０００ｎｍとされる。保護層４０の材料、膜厚、及び製法は、本明細書で明示的に説明されたものには限定されない。
　第１保護層４０ａと第２保護層４０ｂとの間、第１保護層４０ａとＭＩＭ構造体２０との間、第２保護層４０ｂと導電性基材２２との間には、不図示のバリア層が設けられてもよい。バリア層は、トレンチキャパシタ１の耐候性を向上させるために、主にＭＩＭ構造体２０の上に設けられる。一実施形態において、バリア層は、第２保護層４０ｂから放出される水分や大気中の水分がＭＩＭ構造体２０に到達しないように、ＭＩＭ構造体２０と第２保護層４０ｂとの間に設けられる。バリア層は、水素ガスバリア性に優れた薄膜であってもよい。バリア層の材料として、アルミナ（Ａｌ2Ｏ3）、酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳｉＯＮ）、ジルコニア（ＺｒＯ2）、及びこれら以外の絶縁材料を用いることができる。バリア層は、例えば、スパッタ法、ＣＶＤ法、又はこれら以外の公知の方法により形成される。バリア層は、その膜厚が例えば５ｎｍ～５００ｎｍとなるように形成される。一実施形態において、バリア層の膜厚は５０ｎｍとされる。バリア層の材料及び膜厚は、本明細書で明示的に説明されたものには限定されない。
　続いて、外部電極２及び外部電極３について説明する。外部電極２及び外部電極３は、第２保護層４０ｂの上側に、Ｙ軸方向において互いから離間するように設けられる。外部電極２及び外部電極３は、第２保護層４０ｂの上側に、金属材料を含む導体ペーストを塗布することにより形成される。外部電極２及び外部電極３は、めっき法により形成されてもよい。外部電極２及び外部電極３の材料として、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｄ、Ｐｔ、Ａｇ、Ａｕもしくはこれら以外の金属材料、または、これらの金属元素の一または複数を含む合金材料を用いることができる。外部電極２及び外部電極３には、必要に応じて、半田バリア層及び半田濡れ層の少なくとも一方が形成されてもよい。
　第１保護層４０ａ及び第２保護層４０ｂのＹ軸負方向の端の近くには貫通孔４１が設けられており、Ｙ軸正方向の端の近くには貫通孔４２が設けられている。貫通孔４１及び貫通孔４２はいずれも、Ｘ軸方向に沿って延伸するとともに保護層４０をＺ軸方向に貫通するように設けられている。貫通孔４１には引出電極２ａが設けられ、貫通孔４２には引出電極３ａが設けられている。
　引出電極２ａは、その上端が外部電極２に接続され、その下端がＭＩＭ構造体２０の電極層２３に接続される。引出電極３ａは、その上端が外部電極３に接続され、その下端が導電性基材２２に接続される。
　引出電極２ａ，３ａの材料として、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｄ、Ｐｔ、Ａｇ、Ａｕもしくはこれら以外の金属材料、または、これらの金属元素の一または複数を含む合金材料を用いることができる。引出電極２ａ，３ａは、蒸着法、スパッタ法、めっき法、又はこれら以外の公知の方法により形成される。上記の外部電極２及び外部電極３に代えて引出電極２ａ及び引出電極３ａを外部電極として用いてもよい。
　続いて、図４ａ～図４ｊを参照して、一実施形態によるトレンチキャパシタの製造方法について説明する。まず、図４ａに示されているように、Ｓｉなどの絶縁材料から成る絶縁性基材１０を準備する。次に、図４ｂに示すように、絶縁性基材１０の上に第１金属層２２ａと第２金属層２２ｂとを交互に積層することで積層体１２２を作成する。図示の積層体１２２は、４層の第１金属層２２ａ（第１金属層２２ａ１～第４金属層２２ａ４）と３層の第２金属層２２ｂとを有している。積層体１２２の最下層が第１金属層２２ａであり、積層体１２２の最上層が第１金属層２２ａ４である。
　次に、この積層体１２２の上面１２２ａにトレンチ１１のパターンに対応する開口が形成されたマスクを設ける。このマスクは、図１に示されているトレンチ１１に対応する開口パターンを有する。当該マスクに形成されている複数の開口は、平面視において概ね正方形の形状に形成される。次に、このマスクが設けられた積層体１２２にエッチングを行うことにより、当該積層体１２２に複数のトレンチが形成される。このエッチングは、深掘りＲＩＥにより行われても良い。このようにして、積層体１２２に複数のトレンチ１１が形成される。トレンチ１１は、積層方向（Ｚ方向）に延びる壁面により画定されている。
　次に、絶縁性基材１０からマスクを除去した後、このトレンチ１１が形成された積層体１２２をウェットエッチング溶液に浸漬させる。このウェットエッチング溶液を用いた場合に第２金属層２２ｂの第２エッチング速度は、第１金属層２２ａの第１エッチング速度よりも速くなるように、第１金属層２２ａ及び第２金属層２２ｂの材料が選択されている。これにより、図４ｄに示されているように、トレンチ１１の壁面１１ｂから第２金属層２２ｂ（第２金属層２２ｂ１～第２金属層２２ｂ３が）選択的に除去され、トレンチ１１の壁面１１ｂに凹部１１ａが形成された導電性基材２２が得られる。この凹部１１ａは、積層方向（Ｚ方向）に対して垂直な方向に沿って延びている。すなわち、凹部１１ａは、ＸＹ平面に沿って延びている。
　次に、図４ｅに示されているように、導電性基材２２の上面２２ｃ、複数のトレンチ１１の各々の内部、及び複数の凹部１１ａの各々の内部に誘電体層２１となるのジルコニア膜を成膜する。ジルコニア膜は、例えば、ＡＬＤ法により成膜される。ジルコニア膜の成膜のために、プリカーサとしてＴＥＭＡＺ（Ｔｅｔｒａｋｉｓ（ｅｔｈｙｌｍｅｔｈｙｌａｍｉｎｏ）ｚｉｒｃｏｎｉｕｍ）を使用し、反応ガスとしてＯ3を使用することができる。一実施形態において、成膜温度は、１００℃から３５０℃とされる。別の実施形態において、成膜温度は、１５０℃から２７５℃とされる。次に、誘電体層２１の上に電極層２３となるＴｉＮ膜を成膜する。この電極層２３となるＴｉＮ膜は、例えば、ＡＬＤ法により成膜される。ＴｉＮ膜の成膜のために、プリカーサとしてＴｉＣｌ4を使用し、反応ガスとしてＮＨ3を使用することができる。一実施形態において、成膜温度は、１００℃から４００℃とされる。次に、誘電体層２１の上に電極層２３を成膜する。電極層２３は、例えば、ＡＬＤ法により成膜される。このようにして、導電性基材２２、当該導電性基材２２を被覆する誘電体層２１、当該誘電体層２１を被覆する電極層２３が積層されたＭＩＭ構造体２０が作成される。
　次に、図４ｆに示されているように、導電性基材２２の上面２２ｃ、トレンチ１１内、及び凹部１１ａ内に設けられているＭＩＭ構造体２０を被覆するように、ＣＶＤ法により、酸化シリコン（ＳｉＯ2）から成る第１保護層４０ａが設けられる。
　次に、図４ｇに示されているように、Ｚ軸方向から視た平面視における絶縁性基材１０の周縁部において、絶縁性基材１０の上に積層されている導電性基材２２、誘電体層２１、電極層２３、及び第１保護層４０ａが除去される。これらの各層が除去されることにより、絶縁性基材１０の上面１０ａの一部（平面視における周縁部）が露出する。この各層の除去は、ドライエッチング及びウェットエッチングにより行うことができる。
　次に、図４ｈに示されているように、露出している絶縁性基材１０の上面１０ａ及び第１保護層４０ａの上に第２保護層４０ｂが例えばＣＶＤ法により設けられる。
　次に、図４ｉに示されているように、第２保護層４０ｂのＹ軸方向の両端の各々の近くに、第１保護層４０ａ及び第２保護層４０ｂを貫通する貫通孔４１，４２がそれぞれ設けられる。貫通孔４１，４２は、例えば、ドライエッチングにより形成される。
　次に、図４ｊに示されているように、めっき法により貫通孔４１，４２の内部に引出電極２ａ，３ａがそれぞれ形成され、保護層４０の表面に外部電極２及び外部電極３が形成される。以上により、トレンチキャパシタ１が得られる。
　図５を参照して、別の実施形態によるトレンチキャパシタ１について説明する。図５に示されているトレンチキャパシタ１は、図１～図３に示されているトレンチキャパシタ１と、トレンチの形状が異なっている。図５に示されているトレンチキャパシタ１は、導電性基材２２に、平面視においてＸ軸方向に長い長方形形状のトレンチ１１１が３つ設けられている。トレンチ１１１の数は任意である。
　図６を参照して、別の実施形態によるトレンチキャパシタ１について説明する。図６に示されているトレンチキャパシタ１は、図５に示されているトレンチキャパシタ１と、トレンチの形状が異なっている。図６に示されているトレンチキャパシタ１は、導電性基材２２に、平面視においてＹ軸方向に長い長方形形状のトレンチ２１１が５つ設けられている。トレンチ２１１の数は任意である。
　図７を参照して、別の実施形態によるトレンチキャパシタ１について説明する。図７に示されているトレンチキャパシタ１は、図１～図３に示されているトレンチキャパシタ１と、トレンチ１１の壁面に設けられている凹部が異なっている。図７に示されているトレンチキャパシタ１は、凹部３１１ａの積層方向に垂直な方向における深さが、図２及び図３に示されている凹部１１ａよりも深くなるように構成されている。エッチング溶液への浸漬時間を長くすること、又は、第２金属層２２ｂの材料として使用されるエッチング溶液におけるエッチング速度が速い材料を選択することで、凹部３１１ａの深さを凹部１１ａの深さよりも深くすることができる。図７の実施形態においては、あるトレンチ１１からＸ方向の一方に延びる凹部１１ａが、当該トレンチ１１にＸ方向おいて隣接するトレンチ１１からＸ方向の他方に延びる凹部１１ａと接続されている。言い換えると、凹部１１ａは、Ｘ方向において導電性基材２２を貫通する貫通孔となっている。
　続いて、上記の実施形態が奏する作用効果について説明する。上記の一実施形態によるトレンチキャパシタ１においては、第１金属層２２ａと第２金属層２２ｂとが積層方向において積層された導電性基材２２に当該積層方向に延びるトレンチ１１が設けられており、このトレンチ１１の壁面１１ｂに当該積層方向と垂直な方向に延びる凹部１１ａが設けられている。これにより、トレンチ１１が延びる方向だけでなく、トレンチ１１が延びる方向と垂直な方向においても容量発生に寄与する部位の面積を大きくすることができる。従来のトレンチキャパシタにおいては、トレンチは一方向に延伸しているだけなので、トレンチの延伸方向以外の方向での面積の拡大はなされていない。上記の実施形態によれば、トレンチが一方向に延びている従来のトレンチキャパシタに比べて単位面積あたりの発生容量を大きくすることができる。
　上記の一実施形態において、凹部１１ａは、第２金属層２２ｂに設けられている。トレンチキャパシタ１において、第１金属層２２ａと第２金属層２２ｂとが交互に積層されているので、凹部１１ａを第２金属層２２ｂに設けることにより、トレンチ１１の壁面１１ｂに凹凸構造を設けることができる。この凹凸構造により、容量を発生させるトレンチ１１の壁面１１ｂの面積を大きくすることができる。
　上記の一実施形態において、第１金属層２２ａ１が導電性基材２２の最下層であり、この最下層第１金属層２２ａ１が絶縁性基材１０とトレンチ１１（の底面）との間に設けられている。これにより、導電性基材１２の下端付近の領域においてＸＹ平面に沿う方向においても、導電性基材２２を流れる電流経路の断面積を大きくすることができ、その結果、ＥＳＲを低減できる。
　上記の一実施形態において、第１金属層２２ａ４が導電性基材２２の最上層となることから、引出電極２ａ及び引出電極３ａと導電性基材２２との接続面積を増やすことができる。これにより、引出電極２ａ及び引出電極３ａと導電性基材２２との間の電流経路において電流の流れる断面積を増やすことができ、その結果、ＥＳＲを低減できる。
　上記の一実施形態において、ウェットエッチングにより第２金属層２２ｂを選択的に除去することができる。これにより、簡便な手法で、導電性基材を有するトレンチキャパシタの単位面積あたりの発生容量を向上させることができる。
　本明細書で説明された各構成要素の寸法、材料、及び配置は、実施形態中で明示的に説明されたものに限定されず、この各構成要素は、本発明の範囲に含まれうる任意の寸法、材料、及び配置を有するように変形することができる。また、本明細書において明示的に説明していない構成要素を、説明した実施形態に付加することもできるし、各実施形態において説明した構成要素の一部を省略することもできる。
　本明細書において、一の物体が他の物体の「上」、「上面」、「下」、又は「下面」に設けられると説明される場合には、当該一の物体は当該他の物体と直接接していても良く、別の層や膜を介して間接的に接していても良い。
１　トレンチキャパシタ
２，３　外部電極
１０　絶縁性基材
１１，１１１，２１１　トレンチ
１１ａ，３１１ａ　凹部
１１ｂ　壁面
２０　ＭＩＭ構造体
２１　誘電体層
２２　導電性基材
２２ａ１～２２ａ４　第１金属層
２２ｂ１～２２ｂ３　第２金属層
２３　上部電極層
４０ａ　第１保護層
４０ｂ　第２保護層

 

Claims (10)

  1. 　一又は複数の第１金属層と、前記一又は複数の第１金属層と積層方向に交互に積層された一又は複数の第２金属層と、を有し、上面から積層方向に延びる一又は複数のトレンチが設けられた導電性基材と、
    　前記導電性基材の前記上面及び前記一又は複数のトレンチを画定する壁面を被覆する誘電体層と、
    　前記誘電体層を被覆する電極層と、
    　を備え、
    　前記一又は複数のトレンチの各々には、前記積層方向と垂直な方向に凹む一又は複数の凹部が設けられている、
    　トレンチキャパシタ。
  2. 　前記一又は複数の凹部は、前記一又は複数の第２金属層に設けられる、
    　請求項１に記載のトレンチキャパシタ。
  3. 　前記第１金属層は、前記第２金属層とは異なる材料から成る、
    　請求項１に記載のトレンチキャパシタ。
  4. 　前記一又は複数の第１金属層は、前記導電性基材の最下層となる最下層第１金属層を含む
    　請求項１から請求項３のいずれか１項に記載のトレンチキャパシタ。
  5. 　前記導電性基材の下に設けられた絶縁基材をさらに備え、
    　前記一又は複数のトレンチと前記絶縁基材との間に、前記最下層第１金属層が設けられる、
    　請求項１から請求項４のいずれか１項に記載のトレンチキャパシタ。
  6. 　前記一又は複数の第１金属層は、前記導電性基材の最上層となる最上層第１金属層を含む、
    　請求項１から請求項５のいずれか１項に記載のトレンチキャパシタ。
  7. 　前記電極層を被覆する他の誘電体層と、
    　前記他の誘電体層を被覆する他の電極層と、
    　をさらに備える、
    　請求項１から請求項６のいずれか１項に記載のトレンチキャパシタ。
  8. 　請求項１から請求項７のいずれか１項に記載のトレンチキャパシタを含む電子部品。
  9. 　絶縁基材の上に一又は複数の第１金属層と一又は複数の第２金属層とを積層方向において交互に積層して積層体を作成する工程と、
    　前記積層体に前記積層方向に延びる一又は複数のトレンチを設ける工程と、
    　前記トレンチに前記積層方向と垂直な方向に凹む一又は複数の凹部を設けることにより導電性基材を形成する工程と、
    　前記導電性基材の上面及び前記一又は複数のトレンチを画定する壁面に誘電体層を形成する工程と、
    　前記誘電体層の上に電極層を形成する工程と、
    　を備えるトレンチキャパシタの製造方法。
  10. 　前記一又は複数の凹部を設ける工程は、ウェットエッチングにより前記第２金属層を選択的に除去する工程を含む、
    　請求項９に記載のトレンチキャパシタの製造方法。

     
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