JPH05304254A - キヤパシタ構造及びその製造方法 - Google Patents
キヤパシタ構造及びその製造方法Info
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- JPH05304254A JPH05304254A JP4285426A JP28542692A JPH05304254A JP H05304254 A JPH05304254 A JP H05304254A JP 4285426 A JP4285426 A JP 4285426A JP 28542692 A JP28542692 A JP 28542692A JP H05304254 A JPH05304254 A JP H05304254A
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- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66181—Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
-
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Abstract
(57)【要約】
【目的】容量が増加したキヤパシタ構造の製造方法を提
供する。 【構成】この方法はメインの深さ方向トレンチ１４とこ
の深さ方向トレンチ１４から延びる１つ又は２つ以上の
ラテラル方向トレンチ１６を有するキヤパシタ構造を形
成する。このキヤパシタ構造は第１のシリコン領域及び
第２のシリコン領域、例えばｎ型にドープされたシリコ
ン領域及びｐ型にドープされたシリコン領域を有する。
メインの深さ方向トレンチ１４が第１のシリコン領域及
び第２のシリコン領域を介してドライエツチ１８された
後、交互になつている第１のシリコン領域及び第２のシ
リコン領域のエツチ特性を利用して選択的にラテラル方
向トレンチ１６をドライエツチング２０し、これによつ
てキヤパシタ構造の表面積及びキヤパシタ構造の容量を
増加させる。またこの方法によつて生成されたキヤパシ
タ構造を提供する。
供する。 【構成】この方法はメインの深さ方向トレンチ１４とこ
の深さ方向トレンチ１４から延びる１つ又は２つ以上の
ラテラル方向トレンチ１６を有するキヤパシタ構造を形
成する。このキヤパシタ構造は第１のシリコン領域及び
第２のシリコン領域、例えばｎ型にドープされたシリコ
ン領域及びｐ型にドープされたシリコン領域を有する。
メインの深さ方向トレンチ１４が第１のシリコン領域及
び第２のシリコン領域を介してドライエツチ１８された
後、交互になつている第１のシリコン領域及び第２のシ
リコン領域のエツチ特性を利用して選択的にラテラル方
向トレンチ１６をドライエツチング２０し、これによつ
てキヤパシタ構造の表面積及びキヤパシタ構造の容量を
増加させる。またこの方法によつて生成されたキヤパシ
タ構造を提供する。
Description
【０００１】
【産業上の利用分野】本発明はキヤパシタ構造及びその
製造方法に関し、特に半導体分野において使用する面積
の広いキヤパシタ構造を製造する方法について、メイン
の深さ方向トレンチから延びるラテラル方向トレンチを
有するキヤパシタ構造をドライエツチングを用いて製造
する方法に適用して好適なものである。このラテラル方
向トレンチはドープされたシリコン及び又はドープされ
ていないシリコンのドライエツチ特性を利用することに
よつて形成される。
製造方法に関し、特に半導体分野において使用する面積
の広いキヤパシタ構造を製造する方法について、メイン
の深さ方向トレンチから延びるラテラル方向トレンチを
有するキヤパシタ構造をドライエツチングを用いて製造
する方法に適用して好適なものである。このラテラル方
向トレンチはドープされたシリコン及び又はドープされ
ていないシリコンのドライエツチ特性を利用することに
よつて形成される。
【０００２】
【従来の技術】半導体デバイス製造技術においては効率
的にデバイスの密度を向上させてコスト競争力を維持す
るように絶えず努力がなされて来た。その結果、超大規
模集積回路（ＶＬＳＩ）技術及び超々大規模集積回路
（ＵＬＳＩ）技術は構造の寸法がサブ−ミクロンの世界
に突入し、現在ではパターンの特徴サイズがナノメート
ルの範囲という物理的限界に近づきつつある。予見可能
の将来において従来の平面的手法による半導体デバイス
設計は原子の絶対的な物理的限界に到達する。従来、ダ
イナミツク・ランダム・アクセス・メモリ（ＤＲＡＭ）
設計者は先端技術における最も厳しい挑戦に直面して来
た。例えば64ｋＤＲＡＭの設計者達は記憶用キヤパシタ
の充電容量に関して実際にその物理的限界に既に到達し
てしまつたことが分かつた。これは環境的放射又は粒子
放射の存在において信号を検出するのに必要な最小量の
充電が製造材料に本質的に存在するからである。現在で
は 50×10-15 〔Ｆ〕の範囲の記憶容量が物理的限界と
考えられている。実際的な見地からもこのような限界の
ためにＤＲＡＭのキヤパシタとして用いることができる
領域は制限されていた。また記憶用キヤパシタによつて
利用される半導体基板の表面積を削減するように厳しく
制限され来た。キヤパシタ構造の材料の厚さが低下した
ために既存の１メガビツト（１〔Mbit〕）ＤＲＡＭ技術
は回路設計においてプレナデバイスを用いる。４〔Mbi
t〕ＤＲＡＭから始まつて３次元構造の世界において
は、簡単な単一デバイス／キヤパシタメモリセルを変え
て深さ方向の次元にキヤパシタを与えるという点まで研
究されて来た。このような設計においてキヤパシタ構造
は半導体基板の表面内のトレンチ内に形成された。さら
に一段と高密度の設計においては他のキヤパシタ構造設
計の形態、例えばキヤパシタを転送デバイス上にスタツ
クするような設計が提案されている。
的にデバイスの密度を向上させてコスト競争力を維持す
るように絶えず努力がなされて来た。その結果、超大規
模集積回路（ＶＬＳＩ）技術及び超々大規模集積回路
（ＵＬＳＩ）技術は構造の寸法がサブ−ミクロンの世界
に突入し、現在ではパターンの特徴サイズがナノメート
ルの範囲という物理的限界に近づきつつある。予見可能
の将来において従来の平面的手法による半導体デバイス
設計は原子の絶対的な物理的限界に到達する。従来、ダ
イナミツク・ランダム・アクセス・メモリ（ＤＲＡＭ）
設計者は先端技術における最も厳しい挑戦に直面して来
た。例えば64ｋＤＲＡＭの設計者達は記憶用キヤパシタ
の充電容量に関して実際にその物理的限界に既に到達し
てしまつたことが分かつた。これは環境的放射又は粒子
放射の存在において信号を検出するのに必要な最小量の
充電が製造材料に本質的に存在するからである。現在で
は 50×10-15 〔Ｆ〕の範囲の記憶容量が物理的限界と
考えられている。実際的な見地からもこのような限界の
ためにＤＲＡＭのキヤパシタとして用いることができる
領域は制限されていた。また記憶用キヤパシタによつて
利用される半導体基板の表面積を削減するように厳しく
制限され来た。キヤパシタ構造の材料の厚さが低下した
ために既存の１メガビツト（１〔Mbit〕）ＤＲＡＭ技術
は回路設計においてプレナデバイスを用いる。４〔Mbi
t〕ＤＲＡＭから始まつて３次元構造の世界において
は、簡単な単一デバイス／キヤパシタメモリセルを変え
て深さ方向の次元にキヤパシタを与えるという点まで研
究されて来た。このような設計においてキヤパシタ構造
は半導体基板の表面内のトレンチ内に形成された。さら
に一段と高密度の設計においては他のキヤパシタ構造設
計の形態、例えばキヤパシタを転送デバイス上にスタツ
クするような設計が提案されている。
【０００３】
【発明が解決しようとする課題】ＤＲＡＭ技術の進歩は
多数の点でマイクロエレクトロニクス技術に影響を与
え、かくして現在ではチツプ上の減少しつつある面積内
に十分な容量をもつ記憶用キヤパシタを製造することが
困難になつたことによつて、ＤＲＡＭ技術の進歩はかな
りの部分において制限される。現在ＤＲＡＭの世界は２
つの方向に分かれ、一方は単結晶シリコンのウエハ内に
トレンチキヤパシタを作ることを追求し、他方はウエハ
表面の頂部上にキヤパシタを製造するスタツクトキヤパ
シタを追求している。スタツクトキヤパシタを用いるこ
とにより、例えば電極材料（ポリシリコン、シリサイド
等）の選択において種々の新しい処理選択肢が考えられ
る。トレンチキヤパシタの場合、深さ10〔μｍ〕以上で
幅が約0.15〔μｍ〕〜0.25〔μｍ〕のトレンチウエルを
エツチするのは極めて難しく、しかもその後トレンチ表
面上に極薄誘電体層を製造したり、トレンチを充填する
ことなども極めて難しいのでトレンチキヤパシタを拡張
できるかは確かではない。
多数の点でマイクロエレクトロニクス技術に影響を与
え、かくして現在ではチツプ上の減少しつつある面積内
に十分な容量をもつ記憶用キヤパシタを製造することが
困難になつたことによつて、ＤＲＡＭ技術の進歩はかな
りの部分において制限される。現在ＤＲＡＭの世界は２
つの方向に分かれ、一方は単結晶シリコンのウエハ内に
トレンチキヤパシタを作ることを追求し、他方はウエハ
表面の頂部上にキヤパシタを製造するスタツクトキヤパ
シタを追求している。スタツクトキヤパシタを用いるこ
とにより、例えば電極材料（ポリシリコン、シリサイド
等）の選択において種々の新しい処理選択肢が考えられ
る。トレンチキヤパシタの場合、深さ10〔μｍ〕以上で
幅が約0.15〔μｍ〕〜0.25〔μｍ〕のトレンチウエルを
エツチするのは極めて難しく、しかもその後トレンチ表
面上に極薄誘電体層を製造したり、トレンチを充填する
ことなども極めて難しいのでトレンチキヤパシタを拡張
できるかは確かではない。
【０００４】従来のキヤパシタ構造よりも一段と大きい
表面積を有するキヤパシタ構造を製造するために種々の
努力がなされて来た。米国特許第 4,853,348号において
は、キヤパシタ構造のホールがｐ型半導体基板内に形成
され、ｎ型半導体領域がこのキヤパシタ構造のホールに
沿つて与えられることにより、この基板及び領域間のｐ
ｎ接合の面積が増大して容量を大きくすることを開示し
ている。
表面積を有するキヤパシタ構造を製造するために種々の
努力がなされて来た。米国特許第 4,853,348号において
は、キヤパシタ構造のホールがｐ型半導体基板内に形成
され、ｎ型半導体領域がこのキヤパシタ構造のホールに
沿つて与えられることにより、この基板及び領域間のｐ
ｎ接合の面積が増大して容量を大きくすることを開示し
ている。
【０００５】J.Vac.Sci.＆Technol.16、410 （1979）に
は側壁不活性化を伴わずにｎ- 型にドープされたシリコ
ンを塩素により自然反応性イオンエツチングすることを
開示している。深さ方向トレンチは塩素を用いてエツチ
されるのでｎ- 型にドープされたシリコンが深さ方向ト
レンチから離れてラテラル方向に延びるとき、この自然
エツチングにより、エツチされた深さ方向トレンチから
延びるフイン状のラテラル方向トレンチを有する構造が
生成される。
は側壁不活性化を伴わずにｎ- 型にドープされたシリコ
ンを塩素により自然反応性イオンエツチングすることを
開示している。深さ方向トレンチは塩素を用いてエツチ
されるのでｎ- 型にドープされたシリコンが深さ方向ト
レンチから離れてラテラル方向に延びるとき、この自然
エツチングにより、エツチされた深さ方向トレンチから
延びるフイン状のラテラル方向トレンチを有する構造が
生成される。
【０００６】また米国特許第 4,475,982号においては塩
素の存在の下におけるこのフイン状のラテラル方向トレ
ンチの形成を「花が咲いた」ような構造の形成と呼んで
いるが、この米国特許第 4,475,982号は高濃度にドープ
された半導体領域におけるラテラル方向のエツチングす
なわち花が咲いたような構造の形成を防止するエツチン
グ方法を提案している。
素の存在の下におけるこのフイン状のラテラル方向トレ
ンチの形成を「花が咲いた」ような構造の形成と呼んで
いるが、この米国特許第 4,475,982号は高濃度にドープ
された半導体領域におけるラテラル方向のエツチングす
なわち花が咲いたような構造の形成を防止するエツチン
グ方法を提案している。
【０００７】日本国特許出願第 60-173871号は半導体基
板内に溝を形成し、この溝から幾つかの突起部を形成す
ることにより、溝の表面積を増大させるように製造され
た半導体メモリデバイスを開示している。
板内に溝を形成し、この溝から幾つかの突起部を形成す
ることにより、溝の表面積を増大させるように製造され
た半導体メモリデバイスを開示している。
【０００８】日本国特許出願第 60-176265号には半導体
基板の主表面の小さいホールを方向的にドライエツチン
グすることによつて製造される容量の大きな半導体メモ
リデバイスを開示している。その後このシリコン基板は
ドープされ、方向ドライエツチングを用いて小さなホー
ルの横側をエツチすることにより、この小さなホールよ
り一段と幅の広い埋設された空洞が形成される。
基板の主表面の小さいホールを方向的にドライエツチン
グすることによつて製造される容量の大きな半導体メモ
リデバイスを開示している。その後このシリコン基板は
ドープされ、方向ドライエツチングを用いて小さなホー
ルの横側をエツチすることにより、この小さなホールよ
り一段と幅の広い埋設された空洞が形成される。
【０００９】このように種々のキヤパシタ構造が製造さ
れて来たにもかかわらず、当分野においてはシリコン基
板上又はシリコン基板内のキヤパシタ構造によつて占有
される面積を増大させずにキヤパシタ構造の容量を増加
させるような表面積の大きいキヤパシタ構造に対する要
求が引き続き存在している。
れて来たにもかかわらず、当分野においてはシリコン基
板上又はシリコン基板内のキヤパシタ構造によつて占有
される面積を増大させずにキヤパシタ構造の容量を増加
させるような表面積の大きいキヤパシタ構造に対する要
求が引き続き存在している。
【００１０】かくして本発明の目的は表面積の大きいキ
ヤパシタ構造を製造することによつてキヤパシタ構造の
容量を増加させる方法を提供することであり、従つてシ
リコン基板上又はシリコン基板内のキヤパシタ構造によ
つて占有される面積を増大させずに従来のキヤパシタ構
造と比較してその容量を増大させることである。
ヤパシタ構造を製造することによつてキヤパシタ構造の
容量を増加させる方法を提供することであり、従つてシ
リコン基板上又はシリコン基板内のキヤパシタ構造によ
つて占有される面積を増大させずに従来のキヤパシタ構
造と比較してその容量を増大させることである。
【００１１】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、交互になつている第１のシリコン
領域及び第２のシリコン領域を有し、第１のシリコン領
域は第２のシリコン領域と異なるエツチ特性を有するよ
うになされているキヤパシタ部材を形成するステツプ
と、第１のシリコン領域及び第２のシリコン領域を介し
て深さ方向にエツチング１８することによつてキヤパシ
タ部材内にメインの深さ方向トレンチ１４をドライエツ
チングするステツプと、第１のシリコン領域及び第２の
シリコン領域のうちの１つを選択的にラテラル方向にド
ライエツチング２０することによつてメインの深さ方向
トレンチ１４からラテラル方向トレンチ１６をドライエ
ツチングし、これによつてキヤパシタ構造の表面積を増
大させて当該キヤパシタ構造の容量を増加させるように
したステツプとを含むようにする。
め本発明においては、交互になつている第１のシリコン
領域及び第２のシリコン領域を有し、第１のシリコン領
域は第２のシリコン領域と異なるエツチ特性を有するよ
うになされているキヤパシタ部材を形成するステツプ
と、第１のシリコン領域及び第２のシリコン領域を介し
て深さ方向にエツチング１８することによつてキヤパシ
タ部材内にメインの深さ方向トレンチ１４をドライエツ
チングするステツプと、第１のシリコン領域及び第２の
シリコン領域のうちの１つを選択的にラテラル方向にド
ライエツチング２０することによつてメインの深さ方向
トレンチ１４からラテラル方向トレンチ１６をドライエ
ツチングし、これによつてキヤパシタ構造の表面積を増
大させて当該キヤパシタ構造の容量を増加させるように
したステツプとを含むようにする。
【００１２】
【作用】簡単に述べると、本発明は容量が増加したキヤ
パシタ構造を製造する方法を提供し、この方法は交互に
なつている第１のシリコン領域及び第２のシリコン領域
を有するキヤパシタ部材を形成することを含む。第１の
シリコン領域及び第２のシリコン領域の特性を利用して
第１のシリコン領域又は第２のシリコン領域のいずれか
を選択的にラテラル方向にエツチし、その結果ラテラル
方向トレンチによりキヤパシタ構造の表面積が増大さ
れ、これによりキヤパシタによつて占有される面積を増
大させずにキヤパシタ構造の容量を増加させる。メイン
の深さ方向トレンチをエツチングし、このエツチングし
たところからラテラル方向トレンチが延び、ラテラル方
向トレンチの選択的ラテラル方向エツチはそれぞれ従来
のエツチング技術以上の利点を有するドライエツチング
技術を利用する。特にキヤパシタ構造を形成するための
すべてのドライエツチングプロセスにおいては、今日の
技術の特色を示す高度なツール使用方法において用いら
れる複合した処理ツールを使用することができる。すべ
てのエツチングプロセスを利用することによつて、形成
される半導体デバイスは露出部分を空気及び他の汚染物
質から防ぐが、半導体デバイスを処理ツールから移動さ
せてウエツトエツチングを実行する場合は防ぐことがで
きない。すべてのドライエツチングプロセスを１ステツ
プで実行することができる。すなわち側壁を連続してコ
ーテイングしたり、マスキングを実行したりせずに深さ
方向エツチング及びラテラル方向エツチングを同時に実
行することができる。この１ステツプドライエツチング
プロセスには２ステツププロセス以上の新たな利点があ
る。
パシタ構造を製造する方法を提供し、この方法は交互に
なつている第１のシリコン領域及び第２のシリコン領域
を有するキヤパシタ部材を形成することを含む。第１の
シリコン領域及び第２のシリコン領域の特性を利用して
第１のシリコン領域又は第２のシリコン領域のいずれか
を選択的にラテラル方向にエツチし、その結果ラテラル
方向トレンチによりキヤパシタ構造の表面積が増大さ
れ、これによりキヤパシタによつて占有される面積を増
大させずにキヤパシタ構造の容量を増加させる。メイン
の深さ方向トレンチをエツチングし、このエツチングし
たところからラテラル方向トレンチが延び、ラテラル方
向トレンチの選択的ラテラル方向エツチはそれぞれ従来
のエツチング技術以上の利点を有するドライエツチング
技術を利用する。特にキヤパシタ構造を形成するための
すべてのドライエツチングプロセスにおいては、今日の
技術の特色を示す高度なツール使用方法において用いら
れる複合した処理ツールを使用することができる。すべ
てのエツチングプロセスを利用することによつて、形成
される半導体デバイスは露出部分を空気及び他の汚染物
質から防ぐが、半導体デバイスを処理ツールから移動さ
せてウエツトエツチングを実行する場合は防ぐことがで
きない。すべてのドライエツチングプロセスを１ステツ
プで実行することができる。すなわち側壁を連続してコ
ーテイングしたり、マスキングを実行したりせずに深さ
方向エツチング及びラテラル方向エツチングを同時に実
行することができる。この１ステツプドライエツチング
プロセスには２ステツププロセス以上の新たな利点があ
る。
【００１３】メインのトレンチから延びるラテラル方向
トンレチは好適にはトレンチの深さ方向及びラテラル方
向の範囲を制御するＡｓ（又はＰ）イオン注入と塩素の
化学作用とを組み合わせた反応性イオンエツチング（Ｒ
ＩＥ）により製造される。特にＡｓ（又はＰ）イオンは
ラテラル方向トレンチの所望の大きさ及び位置に従つて
異なるエネルギーでＳｉ基板内に種々の深さに注入さ
れ、次に側壁不活性化を伴わないＲＩＥエツチングが実
行される。エツチング中メインの深さ方向トレンチが形
成され、Ｃｌの化学作用による腐食によつて、トレンチ
側壁内のＡｓがドープされた領域を除去するのでラテラ
ル方向トレンチが同時に生成される。ｎ-型Ｓｉ上の塩
素の腐食は非常に高度に選択的であるので、ｎ- 型Ｓｉ
層を正確に除去することができる。
トンレチは好適にはトレンチの深さ方向及びラテラル方
向の範囲を制御するＡｓ（又はＰ）イオン注入と塩素の
化学作用とを組み合わせた反応性イオンエツチング（Ｒ
ＩＥ）により製造される。特にＡｓ（又はＰ）イオンは
ラテラル方向トレンチの所望の大きさ及び位置に従つて
異なるエネルギーでＳｉ基板内に種々の深さに注入さ
れ、次に側壁不活性化を伴わないＲＩＥエツチングが実
行される。エツチング中メインの深さ方向トレンチが形
成され、Ｃｌの化学作用による腐食によつて、トレンチ
側壁内のＡｓがドープされた領域を除去するのでラテラ
ル方向トレンチが同時に生成される。ｎ-型Ｓｉ上の塩
素の腐食は非常に高度に選択的であるので、ｎ- 型Ｓｉ
層を正確に除去することができる。
【００１４】またウエハの表面上に連続的に交互にスタ
ツクされているｎ- 型（Ａｓ又はＰドーパント）ポリシ
リコン及びｐ- 型（Ｂドーパント）ポリシリコンの薄い
層を含むＤＲＡＭ用のスタツクトキヤパシタの製造方法
を提供し、この方法は本来の場所でのドーピング及びＵ
ＨＶ−ＣＶＤを用い、その後パターン化してバイアのよ
うな深さ方向構造（メインの深さ方向トレンチ）の中央
領域を定義する。このパターン化は側壁不活性化を伴わ
ない高度に異方性のドライエツチングによつてなされ、
その後ｎ- 型にドープされた露出層の側壁が選択的等方
性ドライエツチの化学作用を用いてラテラル方向にエツ
チされる。これらのステツプ及び材料には種々のものが
考えられ、例えば多層構造全体に亘るｐ- ドーピング及
びｎ+ ドーピングの交互の連続的なドーピング並びに塩
素の化学作用を用いる深さ方向のエツチング及びラテラ
ル方向のエツチングの組合わせについては上述した。
ツクされているｎ- 型（Ａｓ又はＰドーパント）ポリシ
リコン及びｐ- 型（Ｂドーパント）ポリシリコンの薄い
層を含むＤＲＡＭ用のスタツクトキヤパシタの製造方法
を提供し、この方法は本来の場所でのドーピング及びＵ
ＨＶ−ＣＶＤを用い、その後パターン化してバイアのよ
うな深さ方向構造（メインの深さ方向トレンチ）の中央
領域を定義する。このパターン化は側壁不活性化を伴わ
ない高度に異方性のドライエツチングによつてなされ、
その後ｎ- 型にドープされた露出層の側壁が選択的等方
性ドライエツチの化学作用を用いてラテラル方向にエツ
チされる。これらのステツプ及び材料には種々のものが
考えられ、例えば多層構造全体に亘るｐ- ドーピング及
びｎ+ ドーピングの交互の連続的なドーピング並びに塩
素の化学作用を用いる深さ方向のエツチング及びラテラ
ル方向のエツチングの組合わせについては上述した。
【００１５】さらに本発明は上述の方法によつて形成さ
れたキヤパシタ構造を提供する。
れたキヤパシタ構造を提供する。
【００１６】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１７】この明細書においてドーピングとは半導体
材料に不純物を添加することを言う。ドーピングにより
ｎ- 型半導体及びｐ- 型半導体を製造することができる
と共に、導電率の程度を変えることができる。一般にド
ーピングの範囲が大きくなればなるほど導電率は一段と
高くなる。
材料に不純物を添加することを言う。ドーピングにより
ｎ- 型半導体及びｐ- 型半導体を製造することができる
と共に、導電率の程度を変えることができる。一般にド
ーピングの範囲が大きくなればなるほど導電率は一段と
高くなる。
【００１８】ｎ- 型材料とはドナー型不純物によりドー
プさた半導体材料を言い、従つてｎ- 型材料は電子を介
して電流を伝える。ｐ- 型材料とはアクセプタ型不純物
によりドープされた半導体材料を言い、従つてｐ- 型材
料はホールの移動を介して電流を伝える。
プさた半導体材料を言い、従つてｎ- 型材料は電子を介
して電流を伝える。ｐ- 型材料とはアクセプタ型不純物
によりドープされた半導体材料を言い、従つてｐ- 型材
料はホールの移動を介して電流を伝える。
【００１９】エツチングとは材料を化学的に腐食して、
エツチされた回路のような所望のパターンを形成するこ
とを言う。例えばエツチされた回路は基板をコーテイン
グしている材料をエツチングして導体及び端子の必要な
パターンを与えることによつて生成され得、この導体及
び端子に個々の構成部品がはんだ付けされる。選択的エ
ツチングとは、例えば回路製造において半導体構造又は
キヤパシタ構造内のある材料の選択された部分を他の部
分から除去するようなエツチングの使用のことを言う。
エツチされた回路のような所望のパターンを形成するこ
とを言う。例えばエツチされた回路は基板をコーテイン
グしている材料をエツチングして導体及び端子の必要な
パターンを与えることによつて生成され得、この導体及
び端子に個々の構成部品がはんだ付けされる。選択的エ
ツチングとは、例えば回路製造において半導体構造又は
キヤパシタ構造内のある材料の選択された部分を他の部
分から除去するようなエツチングの使用のことを言う。
【００２０】キヤパシタとは誘電体（又は絶縁体）によ
つて分離された２つの金属電極又は金属プレートを基本
構造とする電子回路の受動素子のことを言う。容量（単
位フアラド〔Ｆ〕で測定される）とは誘電体によつて分
離された２つの導体によつて示された特性のことを言
い、これによつて導体間に電荷が蓄えられる。トレンチ
キヤパシタとは半導体基板の表面のトレンチ内に形成さ
れたキヤパシタのことを言う。スタツクトキヤパシタと
は半導体基板上に垂直方向にすなわち他の非プレナ方向
にキヤパシタをスタツクすることによつて形成されたキ
ヤパシタのことを言う。キヤパシタ構造においてラテラ
ル方向トレンチとはキヤパシタデバイスに配設された深
さ方向トレンチからラテラル方向に延びるトレンチのこ
とを言う。
つて分離された２つの金属電極又は金属プレートを基本
構造とする電子回路の受動素子のことを言う。容量（単
位フアラド〔Ｆ〕で測定される）とは誘電体によつて分
離された２つの導体によつて示された特性のことを言
い、これによつて導体間に電荷が蓄えられる。トレンチ
キヤパシタとは半導体基板の表面のトレンチ内に形成さ
れたキヤパシタのことを言う。スタツクトキヤパシタと
は半導体基板上に垂直方向にすなわち他の非プレナ方向
にキヤパシタをスタツクすることによつて形成されたキ
ヤパシタのことを言う。キヤパシタ構造においてラテラ
ル方向トレンチとはキヤパシタデバイスに配設された深
さ方向トレンチからラテラル方向に延びるトレンチのこ
とを言う。
【００２１】ＲＩＥとは反応性イオンエツチングのこと
である。ＥＣＲとは電子サイクロトロン共鳴エツチング
のことを言う。不活性化とはプレナ半導体デバイスの表
面上に薄い酸化膜を成長させて露出した接合部を汚染及
び短絡から保護するプロセスのことを言い、側壁不活性
化とは側壁についてのこのプロセスのことを言う。ＣＶ
Ｄとは化学気相成長のことを言い、化学堆積は溶液の化
学還元から生ずる物質により表面をコーテングすること
である。イオン注入とは例えば半導体基板をドーピング
するためのイオンの注入のことを言う。
である。ＥＣＲとは電子サイクロトロン共鳴エツチング
のことを言う。不活性化とはプレナ半導体デバイスの表
面上に薄い酸化膜を成長させて露出した接合部を汚染及
び短絡から保護するプロセスのことを言い、側壁不活性
化とは側壁についてのこのプロセスのことを言う。ＣＶ
Ｄとは化学気相成長のことを言い、化学堆積は溶液の化
学還元から生ずる物質により表面をコーテングすること
である。イオン注入とは例えば半導体基板をドーピング
するためのイオンの注入のことを言う。
【００２２】エピタキシヤル成長とは温度、雰囲気、フ
ロー及び幾何学的形状が十分に制御されたチヤンバにお
いてウエハ上にシリコン含有物（例えばＳｉＨ4 、「シ
ラン」）からシリコンを堆積することによつてシリンコ
ウエハ上に単結晶シリコンを成長させることを言う。
ロー及び幾何学的形状が十分に制御されたチヤンバにお
いてウエハ上にシリコン含有物（例えばＳｉＨ4 、「シ
ラン」）からシリコンを堆積することによつてシリンコ
ウエハ上に単結晶シリコンを成長させることを言う。
【００２３】エピタキシとは同一材料の表面上に成長し
た単結晶材料の薄膜内の原子がその特有なアライメント
を持続する状態のことを言う。エピタキシヤルシリコン
原子は完全なアレイ状態に配列されているので原子配列
及び配列方位において本来の均整を示している。
た単結晶材料の薄膜内の原子がその特有なアライメント
を持続する状態のことを言う。エピタキシヤルシリコン
原子は完全なアレイ状態に配列されているので原子配列
及び配列方位において本来の均整を示している。
【００２４】この明細書においてシリコンはポリシリコ
ン（多結晶シリコン）、無定形シリコン（非結晶質シリ
コン）及び微小結晶シリコンを含む。
ン（多結晶シリコン）、無定形シリコン（非結晶質シリ
コン）及び微小結晶シリコンを含む。
【００２５】本発明の広い概念は容量が増加したキヤパ
シタ構造を製造する方法を提案すものであり、この方法
は交互になつている第１のシリコン領域及び第２のシリ
コン領域を有するキヤパシタ部材を形成することを含
む。第１のシリコン領域は第２のシリコン領域と異なる
エツチ特性を有し、これは２つの領域を選択的にエツチ
ングするからである。ドライエツチングを用いて第１の
シリコン領域及び第２のシリコン領域を介してキヤパシ
タ部材内にメインの深さ方向トレンチを深さ方向にエツ
チングする。次にまたドライエツチングを用いてこのメ
インの深さ方向トレンチからラテラル方向トレンチをラ
テラル方向にエツチする。これは第１のシリコン領域及
び第２のシリコン領域のうちの１つを選択的にラテラル
方向にドライエツチングすることによつて達成される。
これによつてキヤパシタ構造の表面積を増大させ、キヤ
パシタ構造の容量を増加させる。
シタ構造を製造する方法を提案すものであり、この方法
は交互になつている第１のシリコン領域及び第２のシリ
コン領域を有するキヤパシタ部材を形成することを含
む。第１のシリコン領域は第２のシリコン領域と異なる
エツチ特性を有し、これは２つの領域を選択的にエツチ
ングするからである。ドライエツチングを用いて第１の
シリコン領域及び第２のシリコン領域を介してキヤパシ
タ部材内にメインの深さ方向トレンチを深さ方向にエツ
チングする。次にまたドライエツチングを用いてこのメ
インの深さ方向トレンチからラテラル方向トレンチをラ
テラル方向にエツチする。これは第１のシリコン領域及
び第２のシリコン領域のうちの１つを選択的にラテラル
方向にドライエツチングすることによつて達成される。
これによつてキヤパシタ構造の表面積を増大させ、キヤ
パシタ構造の容量を増加させる。
【００２６】キヤパシタ構造はトレンチキヤパシタ又は
スタツクトキヤパシタでもよい。本発明のスタツクトキ
ヤパシタにおいては交互になつている第１のシリコン領
域及び第２のシリコン領域は好適には交互になつている
第１のシリコン領域及び第２のシリコン領域の層を含
む。
スタツクトキヤパシタでもよい。本発明のスタツクトキ
ヤパシタにおいては交互になつている第１のシリコン領
域及び第２のシリコン領域は好適には交互になつている
第１のシリコン領域及び第２のシリコン領域の層を含
む。
【００２７】交互になつている第１のシリコン領域及び
第２のシリコン領域は２つの領域が異なるエツチ特性を
有するように選択され、一方の領域は他方の領域をエツ
チングせずに選択的にエツチされ得る。第１のシリコン
領域及び第２のシリコン領域の好適な組合わせは非ドー
プシリコン領域及び非ドープシリコン領域と、ｎ- 型ド
ープシリコン領域及びｐ- 型ドープシリコン領域と、ｎ
- 型及びｐ- 型ドープシリコン領域並びにｐ- 型シリコ
ン領域とである。
第２のシリコン領域は２つの領域が異なるエツチ特性を
有するように選択され、一方の領域は他方の領域をエツ
チングせずに選択的にエツチされ得る。第１のシリコン
領域及び第２のシリコン領域の好適な組合わせは非ドー
プシリコン領域及び非ドープシリコン領域と、ｎ- 型ド
ープシリコン領域及びｐ- 型ドープシリコン領域と、ｎ
- 型及びｐ- 型ドープシリコン領域並びにｐ- 型シリコ
ン領域とである。
【００２８】所望のエツチ特性次第で、ドープされたシ
リコン領域をホウ素によりドープされたシリコンのよう
なｐ- 型ドープシリコン領域又はヒ素若しくはリンによ
りドープされたシリコンのようなｎ- 型ドープシリコン
領域にしてよい。
リコン領域をホウ素によりドープされたシリコンのよう
なｐ- 型ドープシリコン領域又はヒ素若しくはリンによ
りドープされたシリコンのようなｎ- 型ドープシリコン
領域にしてよい。
【００２９】当業者には周知の適正なドライエツチング
手段を利用してキヤパシタ構造を製造することができ
る。第１のシリコン領域及び第２のシリコン領域の選択
には適正なドライエツチング手段が部分的に要求され
る。例えば幾つかのドライエツチングは反応性イオンエ
ツチングのような側壁不活性化を伴う異方性ドライエツ
チング又は側壁不活性化を伴わない等方性ドライエツチ
ングを含む。他の適正なエツチングプロセスは電子サイ
クロトロン共鳴エツチングである。また例えば当業者に
周知の幾つかの適正なエツチングガスはＳＦ6 を含む。
また例えば塩素の化学作用を用いることによつてメイン
の深さ方向トレンチをラテラル方向トレンチのエツチと
同時にエツチすることができる。
手段を利用してキヤパシタ構造を製造することができ
る。第１のシリコン領域及び第２のシリコン領域の選択
には適正なドライエツチング手段が部分的に要求され
る。例えば幾つかのドライエツチングは反応性イオンエ
ツチングのような側壁不活性化を伴う異方性ドライエツ
チング又は側壁不活性化を伴わない等方性ドライエツチ
ングを含む。他の適正なエツチングプロセスは電子サイ
クロトロン共鳴エツチングである。また例えば当業者に
周知の幾つかの適正なエツチングガスはＳＦ6 を含む。
また例えば塩素の化学作用を用いることによつてメイン
の深さ方向トレンチをラテラル方向トレンチのエツチと
同時にエツチすることができる。
【００３０】交互になつている第１のシリコン領域及び
第２のシリコン領域は当業者に周知のいかなる手段によ
つても形成される。またこの２つのシリコン領域をドー
ピングする適正な手段は当業者に周知であり、例えばイ
オン注入及び化学気相成長中の本来の場所でのドーピン
グを含む。また第１のシリコン領域及び第２のシリコン
領域を形成する層はエピタキシヤルに堆積されてもよ
い。
第２のシリコン領域は当業者に周知のいかなる手段によ
つても形成される。またこの２つのシリコン領域をドー
ピングする適正な手段は当業者に周知であり、例えばイ
オン注入及び化学気相成長中の本来の場所でのドーピン
グを含む。また第１のシリコン領域及び第２のシリコン
領域を形成する層はエピタキシヤルに堆積されてもよ
い。
【００３１】さらに本発明は上述の方法によつて生成さ
れた容量が増加したキヤパシタ構造を提案するものであ
る。特に本発明のキヤパシタ構造は交互になつている第
１のシリコン領域及び第２のシリコン領域を形成するこ
とによつて生成される。第１のシリコン領域は第２のシ
リコン領域と異なるエツチ特性を有し、好適な第１のシ
リコン領域及び第２のシリコン領域はｐ- 型ドープシリ
コン領域及びｎ- 型ドープシリコン領域と、ｐ- 型ドー
プシリコン領域並びにｎ- 型及びｐ- 型ドープシリコン
領域と、ｎ- 型ドープシリコン領域及び非ドープシリコ
ン領域とである。キヤパシタ構造は第１のシリコン領域
及び第２のシリコン領域からなるキヤパシタ部材を介し
て深さ方向にエツチングすることにより、キヤパシタ部
材内にメインの深さ方向トレンチをドライエツチングす
ることによつて形成される。次にラテラル方向トレンチ
は第１のシリコン領域又は第２のシリコン領域のいずれ
かを選択的にエツチングすることによつてメインの深さ
方向トレンチから選択的にラテラル方向にドライエツチ
される。これらのラテラル方向トレンチはキヤパシタ構
造の表面積を増大させ、これによつてキヤパシタ構造の
容量を増大させる。
れた容量が増加したキヤパシタ構造を提案するものであ
る。特に本発明のキヤパシタ構造は交互になつている第
１のシリコン領域及び第２のシリコン領域を形成するこ
とによつて生成される。第１のシリコン領域は第２のシ
リコン領域と異なるエツチ特性を有し、好適な第１のシ
リコン領域及び第２のシリコン領域はｐ- 型ドープシリ
コン領域及びｎ- 型ドープシリコン領域と、ｐ- 型ドー
プシリコン領域並びにｎ- 型及びｐ- 型ドープシリコン
領域と、ｎ- 型ドープシリコン領域及び非ドープシリコ
ン領域とである。キヤパシタ構造は第１のシリコン領域
及び第２のシリコン領域からなるキヤパシタ部材を介し
て深さ方向にエツチングすることにより、キヤパシタ部
材内にメインの深さ方向トレンチをドライエツチングす
ることによつて形成される。次にラテラル方向トレンチ
は第１のシリコン領域又は第２のシリコン領域のいずれ
かを選択的にエツチングすることによつてメインの深さ
方向トレンチから選択的にラテラル方向にドライエツチ
される。これらのラテラル方向トレンチはキヤパシタ構
造の表面積を増大させ、これによつてキヤパシタ構造の
容量を増大させる。
【００３２】本発明のこれらの特徴を以下に示す好適な
実施例によつて一段と容易に理解できる。
実施例によつて一段と容易に理解できる。
【００３３】例１ 本発明の一実施例において、本発明は深さ方向トレンチ
の側壁内に小さなトレンチをラテラル方向にエツチング
することによつて容量が増大したトレンチキヤパシタを
製造する方法を提供する。ラテラル方向トレンチのラテ
ラル方向の範囲及び深さの範囲を制御するために、ヒ素
（Ａｓ）イオン注入又はリン（Ｐ）イオン注入と共に塩
素の化学作用を用いる反応性イオンエツチングを用いて
これらの構造は形成される。ラテラル方向トレンチの数
及びそれらの深さが増大するに従つて、その結果として
得られるキヤパシタ構造の全面積は増大し、深いトレン
チをエツチングする必要性が緩和される。
の側壁内に小さなトレンチをラテラル方向にエツチング
することによつて容量が増大したトレンチキヤパシタを
製造する方法を提供する。ラテラル方向トレンチのラテ
ラル方向の範囲及び深さの範囲を制御するために、ヒ素
（Ａｓ）イオン注入又はリン（Ｐ）イオン注入と共に塩
素の化学作用を用いる反応性イオンエツチングを用いて
これらの構造は形成される。ラテラル方向トレンチの数
及びそれらの深さが増大するに従つて、その結果として
得られるキヤパシタ構造の全面積は増大し、深いトレン
チをエツチングする必要性が緩和される。
【００３４】ラテラル方向の「フイン」状のトレンチを
形成することによつてトレンチキヤパシタの容量を増加
させるこの構造は、１つの処理ステツプ又は一連のすべ
てのドライエツチングプロセスによつて製造することが
できないことが明白であつたのでトレンチキヤパシタに
ついては以前に提案されていなかつた。しかしながらこ
のような構造を製造する新規なドライエツチング技術を
この明細書において開示する。
形成することによつてトレンチキヤパシタの容量を増加
させるこの構造は、１つの処理ステツプ又は一連のすべ
てのドライエツチングプロセスによつて製造することが
できないことが明白であつたのでトレンチキヤパシタに
ついては以前に提案されていなかつた。しかしながらこ
のような構造を製造する新規なドライエツチング技術を
この明細書において開示する。
【００３５】側壁不活性化を伴わずに塩素を用いて真性
Ｓｉ及びｐ- 型Ｓｉを反応性イオンエツチングすること
がその方向性を示すものであるのは周知である。他方、
側壁不活性化を伴わずにｎ- 型にドープされたＳｉをエ
ツチングすることは塩素により自然に生ずる。シリコン
のこのような異なるエツチ特性を利用して図１に示すよ
うな構造をかなり制御することができる。
Ｓｉ及びｐ- 型Ｓｉを反応性イオンエツチングすること
がその方向性を示すものであるのは周知である。他方、
側壁不活性化を伴わずにｎ- 型にドープされたＳｉをエ
ツチングすることは塩素により自然に生ずる。シリコン
のこのような異なるエツチ特性を利用して図１に示すよ
うな構造をかなり制御することができる。
【００３６】図１（Ａ）に示すようにまずＡｓ（又は
Ｐ）イオン１２が異なるエネルギーでシリコン１０内に
種々の深さまで注入される。Ａｓイオン１２（又はＰイ
オン）のエネルギーはラテラル方向トレンチの所望の位
置に従つて選択される。これらの層の深さは十分大きい
のでＳｉ表面に近い他のデバイス部品と干渉しない。ラ
テラル方向トンレチのラテラル方向の範囲はイオン注入
マスキングによつて制御される。次にこのトンレチはマ
スクされて側壁不活性化を伴わない反応性イオンエツチ
ング１８が実行される。このステツプにおいて深さ方向
トレンチ１４がエツチされる。同時にＡｓ（又はｐ- 型
にドープされた）領域１２はＣｌの化学作用によるラテ
ラル方向の腐食によつて除去される。図１（Ｂ）は真性
Ｓｉ又はｐ- 型Ｓｉに比べてｎ- 型Ｓｉの塩素による腐
食においては非常に高度な選択性が存在し、ｎ- 型Ｓｉ
層を正確に除去することができることを示している。最
後に図１（Ｂ）に示すような構造はこの手法により形成
される。
Ｐ）イオン１２が異なるエネルギーでシリコン１０内に
種々の深さまで注入される。Ａｓイオン１２（又はＰイ
オン）のエネルギーはラテラル方向トレンチの所望の位
置に従つて選択される。これらの層の深さは十分大きい
のでＳｉ表面に近い他のデバイス部品と干渉しない。ラ
テラル方向トンレチのラテラル方向の範囲はイオン注入
マスキングによつて制御される。次にこのトンレチはマ
スクされて側壁不活性化を伴わない反応性イオンエツチ
ング１８が実行される。このステツプにおいて深さ方向
トレンチ１４がエツチされる。同時にＡｓ（又はｐ- 型
にドープされた）領域１２はＣｌの化学作用によるラテ
ラル方向の腐食によつて除去される。図１（Ｂ）は真性
Ｓｉ又はｐ- 型Ｓｉに比べてｎ- 型Ｓｉの塩素による腐
食においては非常に高度な選択性が存在し、ｎ- 型Ｓｉ
層を正確に除去することができることを示している。最
後に図１（Ｂ）に示すような構造はこの手法により形成
される。
【００３７】塩素によるラテラル方向の腐食は深さ方向
のエツチ速度よりほんの少しだけ低い（すなわち約1/2
）。従つて深さ方向のエツチの深さが約５〔μｍ〕以
上である（実際に必要である）場合、ラテラル方向トレ
ンチを 0.5〔μｍ〕の深さに容易にエツチすることがで
きる。
のエツチ速度よりほんの少しだけ低い（すなわち約1/2
）。従つて深さ方向のエツチの深さが約５〔μｍ〕以
上である（実際に必要である）場合、ラテラル方向トレ
ンチを 0.5〔μｍ〕の深さに容易にエツチすることがで
きる。
【００３８】例２ 他の実施例において、本発明は本来の場所でドープされ
たポリＳｉ及び等方性／異方性ドライエツチングを用い
て面積の広いスタツクトキヤパシタを形成する。面積の
広い高密度のスタツクトキヤパシタ構造は、（１）交互
にドープされた極薄膜層を低温でＳｉ堆積し、（２）異
方性ドライエツチングプロセス及び等方性ドライエツチ
ングプロセスを交互に実施することにより、スタツクト
キヤパシタを製造することによつて形成される。図２
（Ａ）に示すように、交互になつているｎ- 型ポリシリ
コン２４及びｐ-型ポリシリコン２２の層が本来の場所
でのドーピングを用いてウエハ３４の表面上に堆積さ
れ、このドーピングにおいてはｎ- 型ドーパントはＡｓ
又はＰでありｐ- 型ドーパントはＢである。個々の層は
低温の超高真空化学気相成長処理（ＵＨＶ／ＣＶＤ）を
用いて極薄構造（例えば約 300〔Å〕〜 500〔Å〕）と
して製造され、この処理により、急激な変化による熱損
傷が生じないような非常に低い温度（ 450〔℃〕以下）
において電気的に一段と活性的なドーピング濃縮物を堆
積することができる。その後これらの極薄層は面積の広
いスタツクトキヤパシタ構造に変わる。
たポリＳｉ及び等方性／異方性ドライエツチングを用い
て面積の広いスタツクトキヤパシタを形成する。面積の
広い高密度のスタツクトキヤパシタ構造は、（１）交互
にドープされた極薄膜層を低温でＳｉ堆積し、（２）異
方性ドライエツチングプロセス及び等方性ドライエツチ
ングプロセスを交互に実施することにより、スタツクト
キヤパシタを製造することによつて形成される。図２
（Ａ）に示すように、交互になつているｎ- 型ポリシリ
コン２４及びｐ-型ポリシリコン２２の層が本来の場所
でのドーピングを用いてウエハ３４の表面上に堆積さ
れ、このドーピングにおいてはｎ- 型ドーパントはＡｓ
又はＰでありｐ- 型ドーパントはＢである。個々の層は
低温の超高真空化学気相成長処理（ＵＨＶ／ＣＶＤ）を
用いて極薄構造（例えば約 300〔Å〕〜 500〔Å〕）と
して製造され、この処理により、急激な変化による熱損
傷が生じないような非常に低い温度（ 450〔℃〕以下）
において電気的に一段と活性的なドーピング濃縮物を堆
積することができる。その後これらの極薄層は面積の広
いスタツクトキヤパシタ構造に変わる。
【００３９】他のドーピングシーケンスは多層構造全体
に亘つてｐ- 型ドーピング及びｎ+ドーピングを選択的
に交互にドーピングすることを含むことができ、その結
果同等のｎ- 型／ｐ- 型多層構造となる。この他の方法
では２つのドーパントガスではなく１つだけを急速に制
御する必要がある。
に亘つてｐ- 型ドーピング及びｎ+ドーピングを選択的
に交互にドーピングすることを含むことができ、その結
果同等のｎ- 型／ｐ- 型多層構造となる。この他の方法
では２つのドーパントガスではなく１つだけを急速に制
御する必要がある。
【００４０】多層構造の堆積の後パターン化してこの多
層構造にメインの深さ方向トレンチ２６を形成する。現
在の技術により得られる最小サイズのパターンの特徴を
組み入れているパターンを用いた場合、このメインの深
さ方向トレンチは図２（Ｂ）に示すように側壁不活性化
を用いずに高度に異方性のドライエツチング３０（反応
性イオンエツチング）を用いて形成される。
層構造にメインの深さ方向トレンチ２６を形成する。現
在の技術により得られる最小サイズのパターンの特徴を
組み入れているパターンを用いた場合、このメインの深
さ方向トレンチは図２（Ｂ）に示すように側壁不活性化
を用いずに高度に異方性のドライエツチング３０（反応
性イオンエツチング）を用いて形成される。
【００４１】次に露出した側壁をもつｎ- ドーパント層
が図２（Ｂ）に示すようにｎ- にドープされたＳｉ２４
を選択的に腐食する等方性エツチの化学作用を用いてラ
テラル方向にエツチ３２される。
が図２（Ｂ）に示すようにｎ- にドープされたＳｉ２４
を選択的に腐食する等方性エツチの化学作用を用いてラ
テラル方向にエツチ３２される。
【００４２】このラテラル方向エツチングステツプは当
該構造にかなり大きな表面積を与え、これにより単に所
与の最小サイズのパターンの特徴におけるリソグラフイ
定義によつて得られる容量よりも単位チツプ面積当たり
の容量は一段と増加する。
該構造にかなり大きな表面積を与え、これにより単に所
与の最小サイズのパターンの特徴におけるリソグラフイ
定義によつて得られる容量よりも単位チツプ面積当たり
の容量は一段と増加する。
【００４３】またエツチの化学作用の適正な選択によつ
て深さ方向エツチング及びラテラル方向エツチングを組
み合わせることができる。例えば塩素はｎ- にドープさ
れたＳｉの深さ方向エツチング及び選択的ラテラル方向
エツチングを同時に達成する。
て深さ方向エツチング及びラテラル方向エツチングを組
み合わせることができる。例えば塩素はｎ- にドープさ
れたＳｉの深さ方向エツチング及び選択的ラテラル方向
エツチングを同時に達成する。
【００４４】異方性エツチング及び選択的等方性エツチ
ングの組合わせに従つてフイン状のスタツクトキヤパシ
タ形状が形成され、等角の誘電体を堆積して次にバイア
を充填（例えばポリＳｉのＣＶＤ）することにより、通
常ＤＲＡＭ技術において用いられるようなキヤパシタデ
バイスが形成される。
ングの組合わせに従つてフイン状のスタツクトキヤパシ
タ形状が形成され、等角の誘電体を堆積して次にバイア
を充填（例えばポリＳｉのＣＶＤ）することにより、通
常ＤＲＡＭ技術において用いられるようなキヤパシタデ
バイスが形成される。
【００４５】ポリＳｉスタツクトキヤパシタ構造を提案
したが、同一の手法は微小結晶（すなわち非結晶質に近
い）のＳｉ多層の堆積と共に用いられ得、例えばこの微
小結晶のＳｉ多層は熱ＣＶＤと同じように良好にプラズ
マ−エンハンス型ＣＶＤから生じ得る。またこの明細書
で述べた組合わせ、すなわち低温ＵＨＶ／ＣＶＤ及び２
重エツチングはトレンチキヤパシタ構造に実際に適用さ
れ得る。最後に選択的Ｓｉエピタキシを利用して本来の
場所でのドーピングにより低温（ 600〔℃〕以下）でウ
エハ表面上に単結晶Ｓｉフイルムを成長させることによ
り、ポリＳｉにおける粒子境界構造についての問題を一
段と良好に処理する。
したが、同一の手法は微小結晶（すなわち非結晶質に近
い）のＳｉ多層の堆積と共に用いられ得、例えばこの微
小結晶のＳｉ多層は熱ＣＶＤと同じように良好にプラズ
マ−エンハンス型ＣＶＤから生じ得る。またこの明細書
で述べた組合わせ、すなわち低温ＵＨＶ／ＣＶＤ及び２
重エツチングはトレンチキヤパシタ構造に実際に適用さ
れ得る。最後に選択的Ｓｉエピタキシを利用して本来の
場所でのドーピングにより低温（ 600〔℃〕以下）でウ
エハ表面上に単結晶Ｓｉフイルムを成長させることによ
り、ポリＳｉにおける粒子境界構造についての問題を一
段と良好に処理する。
【００４６】上述の通り本発明をその最適な実施例に基
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく詳細構成について種々の変更を加
えてもよい。
づいて特定的に図示、説明したが、本発明の精神及び範
囲から脱することなく詳細構成について種々の変更を加
えてもよい。
【００４７】
【発明の効果】上述のように本発明によれば、互いに異
なるエツチ特性を有する第１のシリコン領域及び第２の
シリコン領域を形成し、深さ方向エツチングをして深さ
方向トレンチを形成し、２つの領域の異なるエツチ特性
を利用して第１のシリコン領域及び第２のシリコン領域
のうちの１つを選択的にラテラル方向にエツチしてラテ
ラル方向トレンチを形成することにより、キヤパシタ構
造の表面積が増大し、これによりキヤパシタによつて占
有される面積を増大させずにキヤパシタ構造の容量を格
段的に増加させることができた。
なるエツチ特性を有する第１のシリコン領域及び第２の
シリコン領域を形成し、深さ方向エツチングをして深さ
方向トレンチを形成し、２つの領域の異なるエツチ特性
を利用して第１のシリコン領域及び第２のシリコン領域
のうちの１つを選択的にラテラル方向にエツチしてラテ
ラル方向トレンチを形成することにより、キヤパシタ構
造の表面積が増大し、これによりキヤパシタによつて占
有される面積を増大させずにキヤパシタ構造の容量を格
段的に増加させることができた。
【図面の簡単な説明】
【図１】図１は表面積の大きいトレンチキヤパシタ構造
を製造する方法の各処理ステツプ段階における断面図で
あり、特に図１（Ａ）はシリコン基板の一部がドープさ
れていることを示す断面図であり、図１（Ｂ）は深さ方
向トレンチが塩素を用いてエツチされたときと同時にシ
リコン基板のドープされた部分が塩素によつてエツチさ
れていることを示す断面図である。
を製造する方法の各処理ステツプ段階における断面図で
あり、特に図１（Ａ）はシリコン基板の一部がドープさ
れていることを示す断面図であり、図１（Ｂ）は深さ方
向トレンチが塩素を用いてエツチされたときと同時にシ
リコン基板のドープされた部分が塩素によつてエツチさ
れていることを示す断面図である。
【図２】図２は表面積の大きいスタツクトキヤパシタ構
造を製造する方法の各処理ステツプ段階における断面図
であり、特に図２（Ａ）は交互になつているシリコン及
びｎ- 型にドープされたシリコンの層を示す断面図であ
り、図２（Ｂ）はシリコン基板のドープされた部分が深
さ方向トレンチのエツチング後にエツチされたことを示
す断面図である。
造を製造する方法の各処理ステツプ段階における断面図
であり、特に図２（Ａ）は交互になつているシリコン及
びｎ- 型にドープされたシリコンの層を示す断面図であ
り、図２（Ｂ）はシリコン基板のドープされた部分が深
さ方向トレンチのエツチング後にエツチされたことを示
す断面図である。
１０……シリコン基板、１２……Ａｓ又はＰイオン、１
４、２６……深さ方向トレンチ、１８……側壁不活性化
を伴わない反応性イオンエツチング、２０、３２……ラ
テラル方向エツチ、２２……ｎ- 型ポリシリコン、２４
……ｐ- 型ドープＳｉ、３０……異方性ドライエツチン
グ、３４……ウエハ。
４、２６……深さ方向トレンチ、１８……側壁不活性化
を伴わない反応性イオンエツチング、２０、３２……ラ
テラル方向エツチ、２２……ｎ- 型ポリシリコン、２４
……ｐ- 型ドープＳｉ、３０……異方性ドライエツチン
グ、３４……ウエハ。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】Ｊ．Ｖａｃ．Ｓｃｉ．＆Ｔｅｃｈｎｏｌ．
１６、４１０（１９７９）には側壁不活性化を伴わずに
ｎ型にドープされたシリコンを塩素により自然反応性イ
オンエツチングすることを開示している。深さ方向トレ
ンチは塩素を用いてエツチされるのでｎ型にドープされ
たシリコンが深さ方向トレンチから離れてラテラル方向
に延びるとき、この自然エツチングにより、エツチされ
た深さ方向トレンチから延びるフイン状のラテラル方向
トレンチを有する構造が生成される。
１６、４１０（１９７９）には側壁不活性化を伴わずに
ｎ型にドープされたシリコンを塩素により自然反応性イ
オンエツチングすることを開示している。深さ方向トレ
ンチは塩素を用いてエツチされるのでｎ型にドープされ
たシリコンが深さ方向トレンチから離れてラテラル方向
に延びるとき、この自然エツチングにより、エツチされ
た深さ方向トレンチから延びるフイン状のラテラル方向
トレンチを有する構造が生成される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】メインのトレンチから延びるラテラル方向
トンレチは好適にはトレンチの深さ方向及びラテラル方
向の範囲を制御するＡｓ（又はＰ）イオン注入と塩素の
化学作用とを組み合わせた反応性イオンエツチング（Ｒ
ＩＥ）により製造される。特にＡｓ（又はＰ）イオンは
ラテラル方向トレンチの所望の大きさ及び位置に従つて
異なるエネルギーでＳｉ基板内に種々の深さに注入さ
れ、次に側壁不活性化を伴わないＲＩＥエツチングが実
行される。エツチング中メインの深さ方向トレンチが形
成され、Ｃｌの化学作用による腐食によつて、トレンチ
側壁内のＡｓがドープされた領域を除去するのでラテラ
ル方向トレンチが同時に生成される。ｎ型Ｓｉ上の塩素
の腐食は非常に高度に選択的であるので、ｎ型Ｓｉ層を
正確に除去することができる。
トンレチは好適にはトレンチの深さ方向及びラテラル方
向の範囲を制御するＡｓ（又はＰ）イオン注入と塩素の
化学作用とを組み合わせた反応性イオンエツチング（Ｒ
ＩＥ）により製造される。特にＡｓ（又はＰ）イオンは
ラテラル方向トレンチの所望の大きさ及び位置に従つて
異なるエネルギーでＳｉ基板内に種々の深さに注入さ
れ、次に側壁不活性化を伴わないＲＩＥエツチングが実
行される。エツチング中メインの深さ方向トレンチが形
成され、Ｃｌの化学作用による腐食によつて、トレンチ
側壁内のＡｓがドープされた領域を除去するのでラテラ
ル方向トレンチが同時に生成される。ｎ型Ｓｉ上の塩素
の腐食は非常に高度に選択的であるので、ｎ型Ｓｉ層を
正確に除去することができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】またウエハの表面上に連続的に交互にスタ
ツクされているｎ型（Ａｓ又はＰドーパント）ポリシリ
コン及びｐ型（Ｂドーパント）ポリシリコンの薄い層を
含むＤＲＡＭ用のスタツクトキヤパシタの製造方法を提
供し、この方法は本来の場所でのドーピング及びＵＨＶ
−ＣＶＤを用い、その後パターン化してバイアのような
深さ方向構造（メインの深さ方向トレンチ）の中央領域
を定義する。このパターン化は側壁不活性化を伴わない
高度に異方性のドライエツチングによつてなされ、その
後ｎ型にドープされた露出層の側壁が選択的等方性ドラ
イエツチの化学作用を用いてラテラル方向にエツチされ
る。例えば多層構造全体に亘つて、ｐ型ドーピングとｎ
＋型ドーピングとを交互に連続的にドーピングして、上
述した塩素の化学作用を用いて深さ方向及びラテラル方
向のエツチングを組み合わせる等、これらのステツプ及
び材料には種々のものが考えられる。
ツクされているｎ型（Ａｓ又はＰドーパント）ポリシリ
コン及びｐ型（Ｂドーパント）ポリシリコンの薄い層を
含むＤＲＡＭ用のスタツクトキヤパシタの製造方法を提
供し、この方法は本来の場所でのドーピング及びＵＨＶ
−ＣＶＤを用い、その後パターン化してバイアのような
深さ方向構造（メインの深さ方向トレンチ）の中央領域
を定義する。このパターン化は側壁不活性化を伴わない
高度に異方性のドライエツチングによつてなされ、その
後ｎ型にドープされた露出層の側壁が選択的等方性ドラ
イエツチの化学作用を用いてラテラル方向にエツチされ
る。例えば多層構造全体に亘つて、ｐ型ドーピングとｎ
＋型ドーピングとを交互に連続的にドーピングして、上
述した塩素の化学作用を用いて深さ方向及びラテラル方
向のエツチングを組み合わせる等、これらのステツプ及
び材料には種々のものが考えられる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】この明細書においてドーピングとは半導体
材料に不純物を添加することを言う。ドーピングにより
ｎ型半導体及びｐ型半導体を製造することができると共
に、導電率の程度を変えることができる。一般にドーピ
ングの程度が大きくなればなるほど導電率は一段と高く
なる。
材料に不純物を添加することを言う。ドーピングにより
ｎ型半導体及びｐ型半導体を製造することができると共
に、導電率の程度を変えることができる。一般にドーピ
ングの程度が大きくなればなるほど導電率は一段と高く
なる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】ｎ型材料とはドナー型不純物によりドープ
された半導体材料を言い、従つてｎ型材料は電子を介し
て電流を伝える。ｐ型材料とはアクセプタ型不純物によ
りドープされた半導体材料を言い、従つてｐ型材料はホ
ールの移動を介して電流を伝える。
された半導体材料を言い、従つてｎ型材料は電子を介し
て電流を伝える。ｐ型材料とはアクセプタ型不純物によ
りドープされた半導体材料を言い、従つてｐ型材料はホ
ールの移動を介して電流を伝える。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】交互になつている第１のシリコン領域及び
第２のシリコン領域は２つの領域が異なるエツチ特性を
有するように選択され、一方の領域は他方の領域をエツ
チングせずに選択的にエツチされ得る。第１のシリコン
領域及び第２のシリコン領域の好適な組合わせは非ドー
プシリコン領域及びｎ型シリコン領域と、ｎ型ドープシ
リコン領域及びｐ型ドープシリコン領域と、ｎ型及びｐ
型ドープシリコン領域並びにｐ型シリコン領域とであ
る。
第２のシリコン領域は２つの領域が異なるエツチ特性を
有するように選択され、一方の領域は他方の領域をエツ
チングせずに選択的にエツチされ得る。第１のシリコン
領域及び第２のシリコン領域の好適な組合わせは非ドー
プシリコン領域及びｎ型シリコン領域と、ｎ型ドープシ
リコン領域及びｐ型ドープシリコン領域と、ｎ型及びｐ
型ドープシリコン領域並びにｐ型シリコン領域とであ
る。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】所望のエツチ特性次第で、ドープされたシ
リコン領域をホウ素によりドープされたシリコンのよう
なｐ型ドープシリコン領域又はヒ素若しくはリンにより
ドープされたシリコンのようなｎ型ドープシリコン領域
にしてよい。
リコン領域をホウ素によりドープされたシリコンのよう
なｐ型ドープシリコン領域又はヒ素若しくはリンにより
ドープされたシリコンのようなｎ型ドープシリコン領域
にしてよい。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】交互になつている第１のシリコン領域及び
第２のシリコン領域は当業者に周知のいかなる手段によ
つても形成される。またこの２つのシリコン領域をドー
ピングする適正な手段は当業者に周知であり、例えばイ
オン注入及び化学気相成長中のｉｎ−ｓｉｔｕドーピン
グを含む。また第１のシリコン領域及び第２のシリコン
領域を形成する層はエピタキシヤルに堆積されてもよ
い。
第２のシリコン領域は当業者に周知のいかなる手段によ
つても形成される。またこの２つのシリコン領域をドー
ピングする適正な手段は当業者に周知であり、例えばイ
オン注入及び化学気相成長中のｉｎ−ｓｉｔｕドーピン
グを含む。また第１のシリコン領域及び第２のシリコン
領域を形成する層はエピタキシヤルに堆積されてもよ
い。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】さらに本発明は上述の方法によつて生成さ
れた容量が増加したキヤパシタ構造を提案するものであ
る。特に本発明のキヤパシタ構造は交互になつている第
１のシリコン領域及び第２のシリコン領域を形成するこ
とによつて生成される。第１のシリコン領域は第２のシ
リコン領域と異なるエツチ特性を有し、好適な第１のシ
リコン領域及び第２のシリコン領域はｐ型ドープシリコ
ン領域及びｎ型ドープシリコン領域と、ｐ型ドープシリ
コン領域及びｎ型でもあるｐ型ドープシリコン領域と、
ｎ型ドープシリコン領域及び非ドープシリコン領域とで
ある。キヤパシタ構造は第１のシリコン領域及び第２の
シリコン領域からなるキヤパシタ部材を介して深さ方向
にエツチングすることにより、キヤバシタ部材内にメイ
ンの深さ方向トレンチをドライエツチングすることによ
つて形成される。次にラテラル方向トレンチは第１のシ
リコン領域又は第２のシリコン領域のいずれかを選択的
にエツチングすることによつてメインの深さ方向トレン
チから選択的にラテラル方向にドライエツチされる。こ
れらのラテラル方向トレンチはキヤパシタ構造の表面積
を増大させ、これによつてキヤパシタ構造の容量を増大
させる。
れた容量が増加したキヤパシタ構造を提案するものであ
る。特に本発明のキヤパシタ構造は交互になつている第
１のシリコン領域及び第２のシリコン領域を形成するこ
とによつて生成される。第１のシリコン領域は第２のシ
リコン領域と異なるエツチ特性を有し、好適な第１のシ
リコン領域及び第２のシリコン領域はｐ型ドープシリコ
ン領域及びｎ型ドープシリコン領域と、ｐ型ドープシリ
コン領域及びｎ型でもあるｐ型ドープシリコン領域と、
ｎ型ドープシリコン領域及び非ドープシリコン領域とで
ある。キヤパシタ構造は第１のシリコン領域及び第２の
シリコン領域からなるキヤパシタ部材を介して深さ方向
にエツチングすることにより、キヤバシタ部材内にメイ
ンの深さ方向トレンチをドライエツチングすることによ
つて形成される。次にラテラル方向トレンチは第１のシ
リコン領域又は第２のシリコン領域のいずれかを選択的
にエツチングすることによつてメインの深さ方向トレン
チから選択的にラテラル方向にドライエツチされる。こ
れらのラテラル方向トレンチはキヤパシタ構造の表面積
を増大させ、これによつてキヤパシタ構造の容量を増大
させる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】側壁不活性化を伴わずに塩素を用いて真性
Ｓｉ及びｐ型Ｓｉを反応性イオンエツチングすることが
その方向性を示すものであるのは周知である。他方、側
壁不活性化を伴わずにｎ型にドープされたＳｉをエツチ
ングすることは塩素により自然に生ずる。シリコンのこ
のような異なるエツチ特性を利用して図１に示すような
構造をかなり制御することができる。
Ｓｉ及びｐ型Ｓｉを反応性イオンエツチングすることが
その方向性を示すものであるのは周知である。他方、側
壁不活性化を伴わずにｎ型にドープされたＳｉをエツチ
ングすることは塩素により自然に生ずる。シリコンのこ
のような異なるエツチ特性を利用して図１に示すような
構造をかなり制御することができる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】図１（Ａ）に示すようにまずＡｓ（又は
Ｐ）イオン１２が異なるエネルギーでシリコン１０内に
種々の深さまで注入される。Ａｓイオン１２（又はＰイ
オン）のエネルギーはラテラル方向トレンチの所望の位
置に従つて選択される。これらの層の深さは十分大きい
のでＳｉ表面に近い他のデバイス部品と干渉しない。ラ
テラル方向トンレチのラテラル方向の範囲はイオン注入
マスキングによつて制御される。次にこのトンレチはマ
スクされて側壁不活性化を伴わない反応性イオンエツチ
ング１８が実行される。このステツプにおいて深さ方向
トレンチ１４がエツチされる。同時にＡｓ（又はｐ型に
ドープされた）領域１２はＣｌの化学作用によるラテラ
ル方向の腐食によつて除去される。図１（Ｂ）は真性Ｓ
ｉ又はｐ型Ｓｉに比べてｎ型Ｓｉの塩素による腐食にお
いては非常に高度な選択性が存在し、ｎ型Ｓｉ層を正確
に除去することができることを示している。最後に図１
（Ｂ）に示すような構造はこの手法により形成される。
Ｐ）イオン１２が異なるエネルギーでシリコン１０内に
種々の深さまで注入される。Ａｓイオン１２（又はＰイ
オン）のエネルギーはラテラル方向トレンチの所望の位
置に従つて選択される。これらの層の深さは十分大きい
のでＳｉ表面に近い他のデバイス部品と干渉しない。ラ
テラル方向トンレチのラテラル方向の範囲はイオン注入
マスキングによつて制御される。次にこのトンレチはマ
スクされて側壁不活性化を伴わない反応性イオンエツチ
ング１８が実行される。このステツプにおいて深さ方向
トレンチ１４がエツチされる。同時にＡｓ（又はｐ型に
ドープされた）領域１２はＣｌの化学作用によるラテラ
ル方向の腐食によつて除去される。図１（Ｂ）は真性Ｓ
ｉ又はｐ型Ｓｉに比べてｎ型Ｓｉの塩素による腐食にお
いては非常に高度な選択性が存在し、ｎ型Ｓｉ層を正確
に除去することができることを示している。最後に図１
（Ｂ）に示すような構造はこの手法により形成される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】例２ 他の実施例において、本発明は本来の場所でドープされ
たポリＳｉ及び等方性／異方性ドライエツチングを用い
て面積の広いスタツクトキヤパシタを形成する。面積の
広い高密度のスタツクトキヤバシタ構造は、（１）交互
にドープされた極薄膜層を低温でＳｉ堆積し、（２）異
方性ドライエツチングプロセス及び等方性ドライエツチ
ングプロセスを交互に実施することにより、スタツクト
キヤパシタを製造することによつて形成される。図２
（Ａ）に示すように、交互になつているｎ型ポリシリコ
ン２４及びｐ型ポリシリコン２２の層がｉｎ−ｓｉｔｕ
ドーピングを用いてウエハ３４の表面上に堆積され、こ
のドーピングにおいてはｎ型ドーパントはＡｓ又はｐで
ありｐ型ドーパントはＢである。個々の層は低温の超高
真空化学気相成長処理（ＵＨＶ／ＣＶＤ）を用いて極薄
構造（例えば約３００〔Å〕〜５００〔Å〕）として製
造され、この処理により、急激な変化による熱損傷が生
じないような非常に低い温度（４５０〔℃〕以下）にお
いて電気的に一段と活性的なドーピング濃縮物を堆積す
ることができる。その後これらの極薄層は面積の広いス
タツクトキヤパシタ構造に変わる。
たポリＳｉ及び等方性／異方性ドライエツチングを用い
て面積の広いスタツクトキヤパシタを形成する。面積の
広い高密度のスタツクトキヤバシタ構造は、（１）交互
にドープされた極薄膜層を低温でＳｉ堆積し、（２）異
方性ドライエツチングプロセス及び等方性ドライエツチ
ングプロセスを交互に実施することにより、スタツクト
キヤパシタを製造することによつて形成される。図２
（Ａ）に示すように、交互になつているｎ型ポリシリコ
ン２４及びｐ型ポリシリコン２２の層がｉｎ−ｓｉｔｕ
ドーピングを用いてウエハ３４の表面上に堆積され、こ
のドーピングにおいてはｎ型ドーパントはＡｓ又はｐで
ありｐ型ドーパントはＢである。個々の層は低温の超高
真空化学気相成長処理（ＵＨＶ／ＣＶＤ）を用いて極薄
構造（例えば約３００〔Å〕〜５００〔Å〕）として製
造され、この処理により、急激な変化による熱損傷が生
じないような非常に低い温度（４５０〔℃〕以下）にお
いて電気的に一段と活性的なドーピング濃縮物を堆積す
ることができる。その後これらの極薄層は面積の広いス
タツクトキヤパシタ構造に変わる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正内容】
【００３９】他のドーピングシーケンスは多層構造全体
に亘つてｐ型ドーピング及びｎ＋型ドーピングを選択的
に交互にドーピングすることを含むことができ、その結
果同等のｎ型／ｐ型多層構造となる。この他の方法では
２つのドーパントガスではなく１つだけを急速に制御す
る必要がある。
に亘つてｐ型ドーピング及びｎ＋型ドーピングを選択的
に交互にドーピングすることを含むことができ、その結
果同等のｎ型／ｐ型多層構造となる。この他の方法では
２つのドーパントガスではなく１つだけを急速に制御す
る必要がある。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】次に露出した側壁をもつｎ型ドーパント層
が図２（Ｂ）に示すようにｎ型にドープされたＳｉ２４
を選択的に腐食する等方性エツチの化学作用を用いてラ
テラル方向にエツチ３２される。
が図２（Ｂ）に示すようにｎ型にドープされたＳｉ２４
を選択的に腐食する等方性エツチの化学作用を用いてラ
テラル方向にエツチ３２される。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】またエツチの化学作用の適正な選択によつ
て深さ方向エツチング及びラテラル方向エツチングを組
み合わせることができる。例えば塩素はｎ型にドープさ
れたＳｉの深さ方向エツチング及び選択的ラテラル方向
エツチングを同時に達成する。
て深さ方向エツチング及びラテラル方向エツチングを組
み合わせることができる。例えば塩素はｎ型にドープさ
れたＳｉの深さ方向エツチング及び選択的ラテラル方向
エツチングを同時に達成する。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】図１は表面積の大きいトレンチキヤパシタ構造
を製造する方法の各処理ステツプ段階における断面図で
あり、特に図１（Ａ）はシリコン基板の一部がドープさ
れていることを示す断面図であり、図１（Ｂ）は深さ方
向トレンチが塩素を用いてエツチされたときと同時にシ
リコン基板のドープされた部分が塩素によつてエツチさ
れていることを示す断面図である。
を製造する方法の各処理ステツプ段階における断面図で
あり、特に図１（Ａ）はシリコン基板の一部がドープさ
れていることを示す断面図であり、図１（Ｂ）は深さ方
向トレンチが塩素を用いてエツチされたときと同時にシ
リコン基板のドープされた部分が塩素によつてエツチさ
れていることを示す断面図である。
【図２】図２は表面積の大きいスタツクトキヤパシタ構
造を製造する方法の各処理ステツプ段階における断面図
であり、特に図２（Ａ）は交互になつているシリコン及
びｎ型にドープされたシリコンの層を示す断面図であ
り、図２（Ｂ）はシリコン基板のドープされた部分が深
さ方向トレンチのエツチング後にエツチされたことを示
す断面図である。
造を製造する方法の各処理ステツプ段階における断面図
であり、特に図２（Ａ）は交互になつているシリコン及
びｎ型にドープされたシリコンの層を示す断面図であ
り、図２（Ｂ）はシリコン基板のドープされた部分が深
さ方向トレンチのエツチング後にエツチされたことを示
す断面図である。
【符号の説明】 １０……シリコン基板、１２……Ａｓ又はＰイオン、１
４、２６……深さ方向トレンチ、１８……側壁不活性化
を伴わない反応性イオンエツチング、２０、３２……ラ
テラル方向エツチ、２２……ｎ型ポリシリコン、２４…
…ｐ型ドープＳｉ、３０……異方性ドライエツチング、
３４……ウエハ。
４、２６……深さ方向トレンチ、１８……側壁不活性化
を伴わない反応性イオンエツチング、２０、３２……ラ
テラル方向エツチ、２２……ｎ型ポリシリコン、２４…
…ｐ型ドープＳｉ、３０……異方性ドライエツチング、
３４……ウエハ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジエアリ・ダブリユ・ラブロフ アメリカ合衆国、ニユーヨーク州10597、 ワツカブツク、レツドコート・レーン （番地なし)
Claims (4)
- 【請求項１】容量が増加したキヤパシタ構造を製造する
方法において、 交互になつている第１のシリコン領域及び第２のシリコ
ン領域を有し、上記第１のシリコン領域は上記第２のシ
リコン領域と異なるエツチ特性を有するようになされて
いるキヤパシタ部材を形成するステツプと、 上記第１のシリコン領域及び上記第２のシリコン領域を
介して深さ方向にエツチングすることによつて上記キヤ
パシタ部材内にメインの深さ方向トレンチをドライエツ
チングするステツプと、 上記第１のシリコン領域及び上記第２のシリコン領域の
うちの１つを選択的にラテラル方向にドライエツチング
することによつて上記メインの深さ方向トレンチからラ
テラル方向トレンチをドライエツチングし、これによつ
てキヤパシタ構造の表面積を増大させて上記キヤパシタ
構造の容量を増加させるようにしたステツプとを具える
ことを特徴とするキヤパシタ構造製造方法。 - 【請求項２】上記ラテラル方向トレンチの上記エツチン
グは等方性ドライエツチングを具えることを特徴とする
請求項１に記載のキヤパシタ構造製造方法。 - 【請求項３】上記メインの深さ方向トレンチの上記エツ
チングは上記ラテラル方向トレンチの上記等方性ドライ
エツチングと同時になされることを特徴とする請求項１
に記載のキヤパシタ構造製造方法。 - 【請求項４】容量が増加したキヤパシタ構造は、 第１のシリコン領域が第２のシリコン領域と異なるエツ
チ特性を有するように上記第１のシリコン領域及び上記
第２のシリコン領域を交互に堆積してキヤパシタ部材を
形成し、 上記第１のシリコン領域及び上記第２のシリコン領域を
介して深さ方向にエツチングすることによつて上記キヤ
パシタ部材内にメインの深さ方向トレンチをドライエツ
チングし、かつ上記第１のシリコン領域及び上記第２の
シリコン領域のうちの１つを選択的にラテラル方向にド
ライエツチングすることによつて上記メインの深さ方向
トレンチからラテラル方向トレンチをドライエツチング
することによつて生成されることを特徴とするキヤパシ
タ構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/785,739 US5153813A (en) | 1991-10-31 | 1991-10-31 | High area capacitor formation using dry etching |
| US07/785739 | 1991-10-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05304254A true JPH05304254A (ja) | 1993-11-16 |
| JPH0777260B2 JPH0777260B2 (ja) | 1995-08-16 |
Family
ID=25136490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4285426A Expired - Lifetime JPH0777260B2 (ja) | 1991-10-31 | 1992-09-30 | キヤパシタ構造及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5153813A (ja) |
| EP (1) | EP0539681A1 (ja) |
| JP (1) | JPH0777260B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2019171750A1 (ja) * | 2018-03-06 | 2019-09-12 | 株式会社 東芝 | コンデンサ及びその製造方法 |
| US10460877B2 (en) | 2016-05-27 | 2019-10-29 | Tdk Corporation | Thin-film capacitor including groove portions |
| WO2020080291A1 (ja) * | 2018-10-17 | 2020-04-23 | 太陽誘電株式会社 | トレンチキャパシタおよびトレンチキャパシタの製造方法 |
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| DE19527023C1 (de) * | 1995-07-24 | 1997-02-27 | Siemens Ag | Verfahren zur Herstellung eines Kondensators in einer Halbleiteranordnung |
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