TWI771878B - 製造電晶體的方法 - Google Patents

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柯忠廷
謝宛蓁
龍俊名
黃泰鈞
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Abstract

一種方法包括在基板上方形成半導體層；蝕刻半導體層的部分以形成第一凹槽及第二凹槽；在半導體層上方形成第一掩膜層；對第一掩膜層執行第一熱處理，第一熱處理使第一掩膜層緻密化；蝕刻第一掩膜層以便暴露第一凹槽；在第一凹槽中形成第一半導體材料；及移除第一掩膜層。

Description

製造電晶體的方法
本揭露有關於製造電晶體的方法。
半導體裝置用於各種電子應用，例如像個人電腦、行動電話、數位攝影機、及其他電子設備。半導體裝置通常藉由以下來製造：將絕緣或介電層、導電層、及半導體材料層依次沉積在半導體基板上，及使用微影術來圖案化各個材料層以在其上形成電路部件及元件。
半導體工業藉由連續降低最小特徵尺寸，以便允許將更多部件整合至給定面積中來持續改良各個電子部件(例如，電晶體、二極體、電阻器、電容器等)的整合密度。然而，隨著最小特徵尺寸降低，出現應解決的額外問題。
在一實施例中，方法包含在基板上方形成半導體層；蝕刻半導體層的部分以形成第一凹槽及第二凹槽；在半導體層上方形成第一掩膜層；對第一掩膜層執行第一熱處理，第一熱處理使第一掩膜層緻密化；蝕刻第一掩膜層 以便暴露第一凹槽；在第一凹槽中形成第一半導體材料；及移除第一掩膜層。
在一實施例中，方法包含在第一基板上方形成半導體層；蝕刻半導體層以形成第一區域中的第一凹槽及第二區域中的第二凹槽；在第一區域及第二區域上方沉積第一掩膜層；使第一掩膜層粗糙化；自第二區域移除第一掩膜層；在第二凹槽中形成第一磊晶源極/汲極區域；移除第一掩膜層的剩餘部分；在第一區域及第二區域上方沉積第二掩膜層；使第二掩膜層粗糙化；自第一區域移除第二掩膜層；在第一凹槽中形成第二磊晶源極/汲極區域；移除第二掩膜層的剩餘部分；及在半導體層上方形成閘極結構。
在一實施例中，方法包含在基板上方沉積掩膜層，基板包含第一凹槽及第二凹槽；對掩膜層執行沉積後處理；各向異性地蝕刻掩膜層以暴露第二凹槽；磊晶生長半導體材料的在掩膜層上方的第一部分及半導體材料的在第二凹槽中的第二部分，第一部分包含不連續結節；及各向同性地蝕刻以便移除掩膜層。
20:分隔物
50:基板
50N:n型區域
50P:p型區域
51:第一半導體層
51A-C:第一半導體層
52:第一奈米結構
52A-C:第一奈米結構
53:第二半導體層
53A-C:第二半導體層
54:第二奈米結構
54A-C:第二奈米結構
55:奈米結構
64:多層堆疊
66:鰭
68:淺溝槽隔離區域
70:虛設介電質層
71:虛設閘極介電質
72:虛設閘極層
74:掩膜層
76:虛設閘極
78:掩膜
80:第一分隔層
81:第一分隔物
82:第二分隔層
83:第二分隔物
86:第一凹槽
88:側壁凹槽
90:第一內部分隔物
92:磊晶源極/汲極區域
92A:第一半導體材料層
92B:第二半導體材料層
92C:第三半導體材料層
92N:結節
93:p-掩膜層
93A:非晶層
93C:結晶層
93S:光滑暴露表面
93R:粗糙表面
94:n-掩膜層
94A:非晶層
94C:結晶層
94S:光滑暴露表面
94R:粗糙表面
95:接觸蝕刻止擋層
96:第一層間介電質
98:第二凹槽
100:閘極介電質層
102:閘極電極
104:閘極掩膜
108:第三凹槽
110:矽化物區域
112:接點
114:閘極接點
200:沉積後處理
201:區域
300:沉積後處理
301:區域
A-A’:橫截面
B-B’:橫截面
C-C’:橫截面
T93C:厚度
T93A:厚度
T94C:厚度
T94A:厚度
本揭露的態樣自與隨附圖式一起閱讀之以下實施方式來最佳地理解。應指出，根據行業中的標準實務，各個特徵不按比例繪製。事實上，為了論述清楚，各個特徵的尺寸可任意增加或降低。
第1圖示出根據一些實施例的三維視圖中的奈米結構場效 應電晶體(nanostructure field-effect transistor；奈米-FET)的實例。
第2、3、4、5、6A、6B、7A、7B、8A、8B、9A、9B、10A、10B、11A、11B、12A、12B、13A、13B、13C、14A、14B、15A、15B、15C、16A、16B、16C、17A、17B、17C、17D、18A、18B、18C、19A、19B、19C、20A、20B、20C、20D、21A、21B、21C、22A、22B、23A、23B、24A、24B、25A、25B、26A、26B、26C、27A、27B、27C、28A、28B、及28C圖為根據一些實施例的製造奈米-FET中的中間階段的橫截面視圖。
以下揭示內容提供實施本揭露之一實施方式的不同特徵的許多不同實施例或實例。以下描述部件及佈置的特定實例以便簡化本揭露。當然，此等僅僅為實例並且不意欲具有限制性。例如，在以下描述中，在第二特徵上方或之上形成第一特徵可包括第一及第二特徵直接接觸地形成的實施例，並且亦可包括額外特徵可在第一與第二特徵之間形成的實施例，以使得第一及第二特徵可不直接接觸。另外，本揭露可在各個實例中重複參考數字及/或字母。此重複出於簡單及清楚之目的並且本身不規定所論述各個實施例及/或組態之間的關係。
此外，為了便於描述，可在本文中使用空間相對術語，諸如「在...之下」、「在...以下」、「下方」、「在... 以上」、「上方」及其類似術語以便描述如在圖式中示出的一個元件或特徵與另外一個或多個元件或一個或多個特徵的關係。空間相對術語意欲涵蓋除了在圖式中描述的取向以外的在使用或操作中的裝置的不同取向。裝置可以其他方式取向(旋轉90度或處於其他取向)並且本文使用的空間相對描述語可同樣地相應地解釋。
各種實施例提供形成包含奈米-FET的晶粒的方法。方法包括形成半導體層的堆疊及蝕刻堆疊以形成磊晶源極/汲極區域。在形成或處理專用於n型電晶體的晶粒區域內的特徵的同時，可遮蔽專用於p型電晶體的晶粒區域。類似地，在形成或處理專用於p型電晶體的晶粒區域內的特徵的同時，可遮蔽專用於n型電晶體的晶粒區域。各個掩膜層可以一定方式來形成且處理，該方式改良彼等其他過程的效率，同時亦使得各個掩膜層稍後更容易移除。然後，可在半導體層的堆疊上形成閘極結構以形成電晶體結構。另外，可在電晶體結構的第一側上形成前部互連結構，並且可在電晶體結構的相反側上形成背部互連結構。然而，各種實施例可應用於包含代替奈米-FET或與奈米-FET組合的其他類型電晶體(例如，鰭式場效應電晶體(fin field effect transistor；FinFET)、平面電晶體、或類似物)的晶粒。
第1圖示出根據一些實施例的三維視圖中的奈米-FET(例如，奈米線FET、奈米片FET、或類似物)的實例。奈米-FET包含在基板50(例如，半導體基板)上的鰭66 上方的奈米結構55(例如，奈米片、奈米線、或類似物)，其中奈米結構55充當奈米-FET的通道區域。奈米結構55可包括p型奈米結構、n型奈米結構、或其組合。淺溝槽隔離(shallow trench isolation；STI)區域68安置在相鄰鰭66之間，該等鰭可在相鄰STI區域68上方並且在該等區域之間突出。雖然STI區域68描述/示出為與基板50分開，但是如本文使用，術語「基板」可係指單獨半導體基板或半導體基板與隔離區域的組合。另外，雖然鰭66的底部部分示出為與基板50的單一連續材料，但是鰭66的底部部分及/或基板50可包含單一材料或複數個材料。在此情況下，鰭66係指在相鄰STI區域68之間延伸的部分。
閘極介電質層100在鰭66的頂部表面上方並且沿著奈米結構55的頂部表面、側壁、及底部表面。閘極電極102在閘極介電質層100上方。磊晶源極/汲極區域92在閘極介電質層100及閘極電極102的相反側上安置在鰭66上。
第1圖進一步示出用於稍後圖式中的參考橫截面。橫截面A-A’沿著閘極電極102的縱軸並且在例如與奈米-FET的磊晶源極/汲極區域92之間的電流方向垂直的方向上。橫截面B-B’垂直於橫截面A-A’並且平行於奈米-FET的鰭66的縱軸並且在例如奈米-FET的磊晶源極/汲極區域92之間的電流方向上。橫截面C-C’平行於橫截面A-A’並且貫穿奈米-FET的磊晶源極/汲極區域。出 於清楚目的，後續圖式涉及此等參考橫截面。
本文論述的一些實施例在使用後閘極過程形成的奈米-FET的情形中論述。在其他實施例中，可使用前閘極過程。又，一些實施例涵蓋用於平面裝置諸如平面FET或鰭場效應電晶體(fin field-effect transistor；FinFET)中的態樣。
第2至28C圖為根據一些實施例的製造奈米-FET中的中間階段的橫截面視圖。第2至5、6A、21A、22A、23A、24A、25A、26A、27A、及28A圖示出在第1圖中示出的參考橫截面A-A’。第6B、7B、8B、9B、10B、11B、12B、13B、13C、14B、15B、16B、17B、17D、18B、19B、20B、20D、21B、22B、23B、24B、25B、26B、27B、及28B圖示出在第1圖中示出的參考橫截面B-B’。第7A、8A、9A、10A、11A、12A、13A、14A、15A、15C、16A、16C、17A、17C、18A、18C、19A、19C、20A、20C、21C、26C、27C、及28C圖示出在第1圖中示出的參考橫截面C-C’。
在第2圖中，提供基板50。基板50可為半導體基板，諸如整體半導體(bulk semiconductor)、絕緣體上半導體(semiconductor-on-insulator；SOI)基板、或類似物，其可經摻雜(例如，用p型或n型摻雜劑)或未經摻雜。基板50可為晶圓，諸如矽晶圓。總體上，SOI基板層為在絕緣體層上形成之半導體材料。絕緣體層可為例如包埋氧化物(buried oxide；BOX)層、氧化矽層、 或類似物。絕緣體層提供於基板，通常矽或玻璃基材上。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，半導體材料基板50可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括矽-鍺、砷化鎵磷化物、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或砷化鎵銦磷化物；或其組合。
基板50具有n型區域50N及p型區域50P。n型區域50N可用於形成n型裝置，諸如NMOS電晶體，例如n型奈米-FET，並且p型區域50P可用於形成p型裝置，諸如PMOS電晶體，例如p型奈米-FET。n型區域50N可在實體上與p型區域50P分開(如藉由分隔物20示出)，並且任何數目的裝置特徵(例如，其他有源裝置、摻雜區域、隔離結構等)可安置在n型區域50N與p型區域50P之間。雖然示出一個n型區域50N及一個p型區域50P，但是可提供任何數目的n型區域50N及p型區域50P。
此外在第2圖中，多層堆疊64在基板50上形成。多層堆疊64包含第一半導體層51A-C(統稱為第一半導體層51)及第二半導體層53A-C(統稱為第二半導體層53)的交替層。出於說明目的並且如以下更詳細論述，將第二半導體層53移除並且第一半導體層51圖案化以在p型區域50P中形成奈米-FET的通道區域。又，將第一半導體層51移除並且第二半導體層53圖案化以在n型區域5 0N中形成奈米-FET的通道區域。然而，在一些實施例中，可將第一半導體層51移除並且第二半導體層53可圖案化以在n型區域50N中形成奈米-FET的通道區域，並且可將第二半導體層53移除並且第一半導體層51可圖案化以在p型區域50P中形成奈米-FET的通道區域。在其他實施例中，可將第一半導體層51移除並且第二半導體層53可圖案化以同時在n型區域50N及p型區域50P中形成奈米-FET的通道區域。在其他實施例中，可將第二半導體層53移除並且第一半導體層51可圖案化以同時在n型區域50N及p型區域50P中形成奈米-FET的通道區域。
出於示例性目的，多層堆疊64示出為包括第一半導體層51及第二半導體層53中之各者的三個層。在一些實施例中，多層堆疊64可包括任何數目的第一半導體層51及第二半導體層53。多層堆疊64的各層可使用諸如化學氣相沉積(chemical vapor deposition；CVD)、原子層沉積(atomic layer deposition；ALD)、氣相磊晶(vapor phase epitaxy；VPE)、分子束磊晶(mole cular beam epitaxy；MBE)、或類似過程來磊晶生長。在各種實施例中，第一半導體層51可由適合於p型奈米-FET的第一半導體材料形成，諸如矽鍺或類似物，並且第二半導體層53可由適合於n型奈米-FET的第二半導體材料形成，諸如矽、矽碳、或類似物。出於示例性目的，多層堆疊64示出為具有適合於p型奈米-FET的最低半導體層。在一些實施例中，可形成多層堆疊64以使得最低層為 適合於n型奈米-FET的半導體層。
第一半導體材料及第二半導體材料可為彼此具有高蝕刻選擇性的材料。因此，可在不顯著移除n型區域50N中的第二半導體材料的第二半導體層53的情況下移除第一半導體材料的第一半導體層51，由此使得第二半導體層53圖案化以形成n型NSFETS的通道區域。類似地，可在不顯著移除p型區域50P中的第一半導體材料的第一半導體層51的情況下移除第二半導體材料的第二半導體層53，由此使得第一半導體層51圖案化以形成p型NSFETS的通道區域。
現在參看第3圖，根據一些實施例，在基板50中形成鰭66並且在多層堆疊64中形成奈米結構55。在一些實施例中，藉由在多層堆疊64及基板50中蝕刻溝槽，可分別在多層堆疊64及基板50中形成奈米結構55及鰭66。蝕刻可為任何可接受蝕刻過程，諸如反應離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)、類似者、或其組合。蝕刻可為各向異性的。藉由蝕刻多層堆疊64來形成奈米結構55可進一步自第一半導體層51中界定第一奈米結構52A-C(統稱為第一奈米結構52)並且自第二半導體層53中界定第二奈米結構54A-C(統稱為第二奈米結構54)。第一奈米結構52及第二奈米結構54可進一步統稱為奈米結構55。
鰭66及奈米結構55可藉由任何合適方法來圖案化。例如，鰭66及奈米結構55可使用一或多個微影過程， 包括雙重圖案化或多重圖案化過程來圖案化。總體上，雙重圖案化或多重圖案化過程將微影術與自對準過程組合，允許產生例如間距小於另外可使用單一、直接微影過程獲得之間距的圖案。例如，在一個實施例中，犧牲層在基板上形成並且使用微影過程來圖案化。使用自對準過程，在圖案化犧牲層旁邊形成分隔物。然後將犧牲層移除，並且剩餘分隔物可然後用於使鰭66圖案化。
出於示例性目的，第3圖將n型區域50N及p型區域50P中的鰭66示出為具有實質上相等寬度。在一些實施例中，n型區域50N中的鰭66的寬度可比p型區域50P中的鰭66更大或更薄。此外，雖然鰭66及奈米結構55中之各者示出為在所有各處具有一致寬度，但是在其他實施例中，鰭66及/或奈米結構55可具有錐形側壁以使得鰭66及/或奈米結構55中之各者的寬度在朝向基板50的方向上連續地增加。在此等實施例中，各奈米結構55可具有不同寬度並且在形狀上為梯形。
在第4圖中，與鰭66相鄰地形成淺溝槽隔離(shallow trench isolation；STI)區域68。STI區域68可藉由在基板50、鰭66、及奈米結構55上，以及在相鄰鰭66之間沉積絕緣材料而形成。絕緣材料可為氧化物，諸如氧化矽、氮化物、類似者、或其組合，並且可藉由高密度等離子體CVD(high-density plasma CVD；HDP-CVD)、可流動CVD(flowable CVD；FCVD)、類似者、或其組合來形成。可使用藉由任何可接受過程形成 的其他絕緣材料。在所說明之實施例中，絕緣材料為藉由FCVD過程形成的氧化矽。一旦形成絕緣材料，可執行退火過程。在一實施例中，形成絕緣材料以使得過量絕緣材料覆蓋奈米結構55。雖然絕緣材料示出為單層，但是一些實施例可利用多個層。例如，在一些實施例中，襯墊(未單獨地示出)可首先沿著基板50、鰭66、及奈米結構55的表面形成。其後，填充材料，諸如以上論述的彼等可在襯墊上形成。
然後，將移除過程應用於絕緣材料以便移除奈米結構55上的過量絕緣材料。在一些實施例中，可利用平坦化過程諸如化學機械拋光(chemical mechanical polish；CMP)、回蝕刻過程、其組合、或類似過程。平坦化過程暴露奈米結構55以使得在平坦化過程完成之後，奈米結構55及絕緣材料的頂部表面為相齊的。
然後，使絕緣材料凹陷以形成STI區域68。使絕緣材料凹陷以使得n型區域50N及p型區域50P中的鰭66的上部部分在相鄰STI區域68之間突出。此外，STI區域68的頂部表面可具有如示出的平坦表面、凸面、凹面(諸如成碟形)、或其組合。STI區域68的頂部表面可藉由合適蝕刻來形成平坦的、凸形的、及/或凹形的。STI區域68可使用可接受蝕刻過程來凹陷，諸如對於絕緣材料的材料具有選擇性的過程(例如，以比鰭66及奈米結構55的材料更快的速率來蝕刻絕緣材料的材料)。例如，可使用利用例如稀氫氟酸(dilute hvdrofluoric；dHF)的氧化物 移除。
如上相對於第2圖至第4圖所述的過程僅為如何可形成鰭66及奈米結構55的一個實例。在一些實施例中，鰭66及/或奈米結構55可使用掩膜及磊晶生長過程來形成。例如，介電質層可在基板50的頂部表面上形成，並且可蝕刻穿過介電質層的溝槽以便暴露下伏基板50。磊晶結構可在溝槽中磊晶生長，並且介電質層可凹陷以使得磊晶結構自介電質層中突出以形成鰭66及/或奈米結構55。磊晶結構可包含交替的以上論述的半導體材料，諸如第一半導體材料及第二半導體材料。在其中磊晶結構磊晶生長的一些實施例中，磊晶生長材料可在生長期間原位摻雜，從而可消除先前及/或之後植入，但是原位及植入摻雜可一起使用。
另外，僅出於示例性目的，第一半導體層51(及所得第一奈米結構52)及第二半導體層53(及所得第二奈米結構54)在本文中示出並且論述為包含p型區域50P及n型區域50N中的相同材料。因此，在一些實施例中，第一半導體層51及第二半導體層53中的一者或兩者可為不同材料或在p型區域50P及n型區域50N中以不同順序形成。
此外在第4圖中，合適孔(未單獨地示出)可在鰭66、奈米結構55、及/或STI區域68中形成。在具有不同孔類型的實施例中，n型區域50N及p型區域50P的不同植入步驟可使用光阻劑或其他掩膜(未單獨地示出)來達 成。例如，光阻劑可在n型區域50N及p型區域50P中的鰭66及STI區域68上形成。將光阻劑圖案化以便暴露p型區域50P。光阻劑可藉由使用一或多種旋塗或沉積技術來形成並且可使用可接受微影技術來圖案化。一旦光阻劑圖案化，在p型區域50P中執行n型雜質植入，並且光阻劑可充當掩膜以便實質上防止n型雜質植入n型區域50N中。n型雜質可為磷、砷、銻、或類似物，其以約1013個原子/cm3至約1014個原子/cm3範圍內的濃度植入該區域中。在植入之後，將光阻劑移除，諸如藉由可接受灰化過程。
在植入p型區域50P之後或之前，在p型區域50P及n型區域50N中的鰭66、奈米結構55、及STI區域68上形成光阻劑或其他掩膜(未單獨地示出)。將光阻劑圖案化以便暴露n型區域50N。光阻劑可使用一或多種旋塗或沉積技術來形成並且可使用可接受微影技術來圖案化。一旦光阻劑圖案化，可在n型區域50N中執行p型雜質植入，並且光阻劑可充當掩膜以便實質上防止p型雜質植入p型區域50P中。p型雜質可為硼、氟化硼、銦、或類似物，其以約1013個原子/cm3至約1014個原子/cm3範圍內的濃度植入該區域中。在植入之後，可將光阻劑移除，諸如藉由可接受灰化過程。
在植入n型區域50N及p型區域50P之後，可執行退火以便修復植入損傷並且活化所植入的p型及/或n型雜質。在一些實施例中，磊晶鰭的生長材料可在生長期 間原位摻雜，從而可消除植入，但是原位及植入摻雜可一起使用。
在第5圖中，在鰭66及/或奈米結構55上形成虛設介電質層70。虛設介電質層70可為例如氧化矽、氮化矽、其組合、或類似物，並且可根據可接受技術來沉積或熱生長。在虛設介電質層70上形成虛設閘極層72，並且在虛設閘極層72上形成掩膜層74。虛設閘極層72可沉積在虛設介電質層70上，然後平坦化，諸如藉由CMP。掩膜層74可沉積在虛設閘極層72上。虛設閘極層72可為導電或非導電材料並且可選自包括非晶矽、聚晶矽(多晶矽)、聚晶矽-鍺(poly-crystalline silicon-germanium；聚-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、及金屬的群組。虛設閘極層72可藉由物理氣相沉積(physical vapor deposition；PVD)、CVD、濺射沉積、或沉積選定材料的其他技術來沉積。虛設閘極層72可由具有不同於蝕刻隔離區域的較高蝕刻選擇性的其他材料製成。掩膜層74可包括例如氮化矽、氧氮化矽、或類似物。在此實例中，橫跨n型區域50N及p型區域50P形成單一虛設閘極層72及單一掩膜層74。應注意僅出於示例性目的，虛設介電質層70展示為僅覆蓋鰭66及奈米結構55。在一些實施例中，可沉積虛設介電質層70以使得虛設介電質層70覆蓋STI區域68，以使得虛設介電質層70在虛設閘極層72與STI區域68之間延伸。
第6A圖至第20D圖示出製造實施例裝置中的各 個額外步驟。第6A、7A、8A、9A、10A、11A、12A、13A、13C、14A、15A、15C、16A、16C、17A、17C、17D、18A、18C、19A、19C、20A、及20C圖示出n型區域50N或p型區域50P中的特徵。在第6A圖及第6B圖中，掩膜層74(參見第5圖)可使用可接受微影及蝕刻技術來圖案化以形成掩膜78。然後，掩膜78的圖案可轉移至虛設閘極層72及虛設介電質層70以分別形成虛設閘極76及虛設閘極介電質71。虛設閘極76覆蓋鰭66的相應通道區域。掩膜78的圖案可用於將虛設閘極76中之各者與相鄰虛設閘極76在實體上分開。虛設閘極76亦可具有實質上垂直於相應鰭66的縱向方向的縱向方向。
在第7A圖及第7B圖中，第一分隔層80及第二分隔層82分別在第6A圖及第6B圖中示出的結構上形成。隨後將第一分隔層80及第二分隔層82圖案化以便充當形成自對準源極/汲極區域的分隔物。在第7A圖及第7B圖中，第一分隔層80在STI區域68的頂部表面；鰭66、奈米結構55、及掩膜78的頂部表面及側壁；及虛設閘極76及虛設閘極介電質71的側壁上形成。第二分隔層82沉積在第一分隔層80上。第一分隔層80可使用諸如熱氧化的技術由氧化矽、氮化矽、氧氮化矽、或類似物形成，或藉由CVD、ALD、或類似技術來沉積。第二分隔層82可由具有與第一分隔層80的材料不同的蝕刻速率的材料形成，諸如氧化矽、氮化矽、氧氮化矽、或類似物，並且可藉由CVD、ALD、或類似技術來沉積。
在第一分隔層80形成之後並且在形成第二分隔層82之前，可執行輕微地摻雜源極/汲極(lightly doped source/drain；LDD)區域的植入(未單獨地示出)。在具有不同裝置類型的實施例中，類似於以上在第4圖中論述的植入，可在暴露p型區域50P的同時，在n型區域50N中形成掩膜諸如光阻劑，並且合適類型(例如，p型)雜質可植入p型區域50P中的暴露鰭66及奈米結構55中。然後可移除掩膜。隨後，在暴露n型區域50N的同時，可在p型區域50P中形成掩膜諸如光阻劑，並且合適類型雜質(例如，n型)可植入n型區域50N中的暴露鰭66及奈米結構55中。然後可移除掩膜。n型雜質可為先前論述的任何n型雜質，並且p型雜質可為先前論述的任何p型雜質。輕微地摻雜源極/汲極區域可具有約1x1015個原子/cm3至約1x1019原子/cm3範圍內的雜質濃度。退火可用於修復植入損傷並且活化所植入的雜質。
在第8A圖及第8B圖中，將第一分隔層80及第二分隔層82蝕刻以形成第一分隔物81及第二分隔物83。如以下更詳細論述，第一分隔物81及第二分隔物83用於將隨後形成的源極汲極區域進行自對準，以及在後續處理期間保護鰭66及/或奈米結構55的側壁。第一分隔層80及第二分隔層82可使用合適蝕刻過程，諸如各向同性蝕刻過程(例如，濕式蝕刻過程)、各向異性蝕刻過程(例如，乾式蝕刻過程)、或類似過程來蝕刻。在一些實施例中，第二分隔層82的材料具有與第一分隔層80的材料不同的 蝕刻速率，以使得在圖案化第二分隔層82時，第一分隔層80可充當蝕刻止擋層，並且使得在圖案化第一分隔層80時，第二分隔層82可充當掩膜。例如，第二分隔層82可使用各向異性蝕刻過程來蝕刻，其中第一分隔層80充當蝕刻止擋層，其中第二分隔層82的其餘部分形成第二分隔物83，如第8A圖示出。其後，在蝕刻第一分隔層80的暴露部分時，第二分隔物83充當掩膜，由此形成第一分隔物81，如第8A圖示出。雖然未在第8B圖中具體示出，根據一些實施例，蝕刻過程(例如，各向異性蝕刻過程)可另外自掩膜78的頂部上移除第一分隔層80及第二分隔層82，以及自虛設閘極76及掩膜78的側面移除第二分隔層82。
如第8A圖示出，第一分隔物81及第二分隔物83安置於鰭66及/或奈米結構55的側壁上。如第8B圖示出，第一分隔物81及第二分隔物83的部分可保持與掩膜78、虛設閘極76、及虛設閘極介電質71相鄰並且在其上方。在未具體示出的其他實施例中，與頂部掩膜78、虛設閘極76、及虛設閘極介電質71相鄰並且在其上方，可將第二分隔層82自第一分隔層80上方移除，並且第一分隔層80可自掩膜78的頂部移除。
應注意以上揭示內容總體上描述形成分隔物及LDD區域的過程。可使用其他過程及序列。例如，可利用更少或額外分隔物，可利用不同的步驟序列(例如，可在沉積第二分隔層82之前，將第一分隔物81圖案化)，可形成 並且移除額外分隔物，及/或類似者。此外，n型及p型裝置可使用不同結構及步驟來形成。
在第9A圖及第9B圖中，根據一些實施例，在鰭66、奈米結構55、及基板50中形成第一凹槽86。隨後在第一凹槽86中形成磊晶源極/汲極區域。第一凹槽86可貫穿第一奈米結構52及第二奈米結構54，並且進入基板50中。如第9A圖示出，STI區域68的頂部表面可與第一凹槽86的底部表面相齊的。在各種實施例中，可蝕刻鰭66以使得第一凹槽86的底部表面安置於STI區域68的頂部表面的下方；或類似情形。第一凹槽86可藉由使用各向異性蝕刻過程諸如RIE、NBE、或類似過程來蝕刻鰭66、奈米結構55、及基板50而形成。在用於形成第一凹槽86的蝕刻過程期間，第一分隔物81、第二分隔物83、及掩膜78遮蔽鰭66、奈米結構55、及基板50的部分。單一蝕刻過程或多個蝕刻過程可用於蝕刻奈米結構55及/或鰭66的各層。可使用定時蝕刻過程以便在第一凹槽86到達所需深度之後終止第一凹槽86的蝕刻。
在第10A圖及第10B圖中，對由第一凹槽86暴露的由第一半導體材料(例如，第一奈米結構52)形成的多層堆疊64的層的側壁的部分進行蝕刻以形成n型區域50N中的側壁凹槽88，並且對由第一凹槽86暴露的由第二半導體材料(例如，第二奈米結構54)形成的多層堆疊64的層的側壁的部分進行蝕刻以形成p型區域50P中的側壁凹槽88。雖然在第10B圖中，側壁凹槽88中的第一奈米 結構52及第二奈米結構54的側壁示出為直的，但是側壁可為凹形的或凸形的。側壁可使用各向同性蝕刻過程，諸如濕式蝕刻或類似過程來蝕刻。在使用對於第一半導體材料具有選擇性的蝕刻劑來蝕刻第一奈米結構52的同時，p型區域50P可使用掩膜(未展示)來保護，以使得如與n型區域50N中的第一奈米結構52相比，第二奈米結構54及基板50保持相對未蝕刻。類似地，在使用對於第二半導體材料具有選擇性的蝕刻劑來蝕刻第二奈米結構54的同時，n型區域50N可使用掩膜(未展示)來保護，以使得如與p型區域50P中的第二奈米結構54相比，第一奈米結構52及基板50保持相對未蝕刻。在第一奈米結構52包括例如SiGe，並且第二奈米結構54包括例如Si或SiC的一實施例中，使用四甲基氫氧化銨(tetramethylammonium hydroxide；TMAH)、氫氧化銨(ammonium hydroxide；NH4OH)、或類似物的乾式蝕刻過程可用於蝕刻n型區域50N中的第一奈米結構52的側壁，並且使用氟化氫、另一種氟基蝕刻劑、或類似物的乾式蝕刻過程可用於蝕刻p型區域50P中的第二奈米結構54的側壁。
在第11A圖-第11B圖中，第一內部分隔物90在側壁凹槽88中形成。第一內部分隔物90可藉由在第10A圖及第10B圖中示出的結構上方沉積內部分隔層(未單獨地示出)來形成。第一內部分隔物90充當隨後形成的源極/汲極區域與閘極結構之間的隔離特徵。如以下更詳細論述，源極/汲極區域在第一凹槽86中形成，同時n型區域 50N中的第一奈米結構52及p型區域50P中的第二奈米結構54用對應閘極結構置換。
內部分隔層可藉由共形沉積過程，諸如CVD、ALD、或類似過程來沉積。內部分隔層可包含諸如氮化矽或氧氮化矽的材料，但是可利用任何合適材料，諸如具有少於約3.5的k-值的低介電常數(low-dielectric constant；低-k)材料。然後，內部分隔層可各向異性地蝕刻以形成第一內部分隔物90。第一內部分隔物90可用於防止後續蝕刻過程，諸如用於形成閘極結構的蝕刻過程破壞隨後形成的源極/汲極區域(諸如磊晶源極/汲極區域92，以下論述)。雖然外部側壁第一內部分隔物90示出為與n型區域50N中的第二奈米結構54的側壁齊平並且與p型區域50P中的第一奈米結構52的側壁齊平，但是第一內部分隔物90的外部側壁可分別延伸超過第二奈米結構54及/或第一奈米結構52的側壁或自該等側壁凹陷。
在第12A圖-第19C圖，磊晶源極/汲極區域92在第一凹槽86中形成。具體而言，第12A圖-第15C圖示出形成n型區域50N中的磊晶源極/汲極區域92，並且第16A圖-第19C圖示出形成p型區域50P中的磊晶源極/汲極區域92。在一些實施例中，磊晶源極/汲極區域92可對n型區域50N中的第二奈米結構54及p型區域50P中的第一奈米結構52施加應力，由此改良性能。如示出，磊晶源極/汲極區域92在第一凹槽86中形成以使得各虛設閘極76安置在相應相鄰成對的磊晶源極/汲極區域 92之間。在一些實施例中，第一分隔物81用於將磊晶源極/汲極區域92與虛設閘極76分開並且第一內部分隔物90用於將磊晶源極/汲極區域92與奈米結構55分開合適側向距離以使得磊晶源極/汲極區域92不與所得奈米-FET的隨後形成閘極發生短路。
參考第12A圖-第12B圖，p-掩膜層93在結構(例如，n型區域50N及p型區域50P)上方形成。在n型區域50N(例如，NMOS區域)的第一凹槽86中形成n型磊晶源極/汲極區域92期間，p-掩膜層93保護p型區域50P。p-掩膜層93可藉由共形沉積過程，諸如ALD、CVD、或類似過程來沉積。p-掩膜層93可包含諸如金屬氧化物的材料，包括氧化鋁、氧化鉿、氧化鋯、氧化鈦、氧化鋅、或類似物。使用金屬氧化物作為p-掩膜層93允許薄p-掩膜層93，從而藉由甚至當諸如第一凹槽86的特徵具有很小臨界尺寸時亦可提供完全覆蓋來有利地保護基板。沉積之後，p-掩膜層93可具有實質上光滑暴露表面93S並且實質上或完全非晶。例如，在一些實施例中，p-掩膜層93可沉積至約1nm與約10nm之間的厚度、約2.6g/cm3與約4.0g/cm3之間的密度、及約0.1nm與約0.8nm之間的粗糙度。
參考第13A圖-第13C圖，沉積之後，可對p-掩膜層93執行沉積後處理200(或粗糙化處理200)。沉積後處理200使p-掩膜層93穩定以形成更緻密層。因此，p-掩膜層93可具有暴露的更呈波狀或更粗糙表面93 R，而非先前光滑暴露表面93S。暴露粗糙表面93R的更呈波狀(或更粗糙)形狀改良後續步驟(參見第15A圖-第15C圖)中的磊晶生長期間的選擇性，因為在p-掩膜層93的更粗糙表面93R上，磊晶不太容易地並且呈較小結節來生長。在p-掩膜層93上方的磊晶的較少生長亦允許在n型區域50N中形成磊晶源極/汲極區域92之後，更有效移除p-掩膜層93(參見第16A圖-第16C圖)。
沉積後處理200可包含熱處理、等離子體處理、UV處理、微波處理、等離子體轟擊、植入、標線吸收處理、電子退火、輻射退火、類似者、或其任何組合。根據一些實施例，沉積後處理200可包含熱處理，其包含在大於約650℃的溫度，包括約650℃與約900℃之間的溫度下，退火約30分鐘與約8小時之間的持續時間。熱處理可在氮、氬、氦、氫、或類似物的環境中執行。當在沉積後處理200期間，一些或所有p-掩膜層93結晶且/或緻密化時，p-掩膜層93可變得更薄。沉積後處理200之後，p-掩膜層93可具有約0.5nm與約6nm之間的厚度、約2.8g/cm3與約4.2g/cm3之間的密度、及約2nm與約5nm之間的粗糙度。
參考示出第13B圖的區域201的放大視圖的第13C圖，沉積後處理200可將非晶p-掩膜層93部分或完全轉化至結晶形式。注意示出區域201描繪p-掩膜層93的部分，其代表安置在結構上方的p-掩膜層93的任何或所有其他部分。例如，p-掩膜層93的上部部分可包含結 晶層93C，同時p-掩膜層93的下部部分可仍然為實質上非晶層93A。結晶層93C可具有約2nm與約5nm之間的厚度T93C，並且非晶層93A可具有約2nm與約5nm之間的厚度T93A。
另外或替代地，沉積後處理200可包含等離子體處理。在等離子體處理期間，p-掩膜層93的表面93S暴露於氮、氬、氨、氧、氦、類似者、或其組合的等離子體，以便改變p-掩膜層93的材料性質及/或蝕刻部分。等離子體處理可在約50℃與約500℃之間的溫度下，並且在約0.5托與約10托之間的壓力下執行約10秒至約10分鐘之間的持續時間。
沉積後處理200可進一步包含UV輻射處理。在UV輻射處理期間，p-掩膜層93的表面93S暴露於氮、氬、氨、氧、氦、類似者、或其任何組合的環境中的UV輻射，以便改變p-掩膜層93的材料性質及/或蝕刻部分。UV輻射處理可在約50瓦特與約1000瓦特之間的能量下執行約30秒至約10分鐘之間的持續時間。
另外或替代地，沉積後處理200可包含微波輻射處理。在微波輻射處理期間，p-掩膜層93的表面93S暴露於氮、氬、氨、氧、氦、類似者、或其任何組合的環境中的微波輻射，以便改變p-掩膜層93的材料性質及/或蝕刻部分。微波輻射處理可在約500瓦特與約3000瓦特之間的能量下執行約30秒與約10分鐘之間的持續時間。
根據一些實施例，沉積後處理200可包含一個或 多個上述處理過程的組合。例如，沉積後處理200可包含熱處理以及等離子體處理，不論是否同時或連續地執行。在其他實施例中，沉積後處理200可包含熱處理、等離子體處理、及UV輻射處理，不論是否兩個或全部同時執行或全部三個連續執行。
參考第14A圖-第14B圖，在沉積後處理200之後，p-掩膜層93自n型區域50N中移除。光阻劑(未特異性示出)，諸如硬掩膜，可在p-掩膜層93上方形成並且經圖案化以便暴露n型區域50N中的p-掩膜層93。然後，p-掩膜層93可使用合適蝕刻過程，諸如各向同性蝕刻過程(例如，濕式蝕刻過程)、各向異性蝕刻過程(例如，乾式蝕刻過程)、或類似過程來蝕刻。然後，光阻劑可藉由合適過程，諸如各向同性蝕刻過程或各向異性蝕刻過程來移除。在其他實施例中，藉由上述過程中的一個，將p-掩膜層93在n型區域50N中移除，而無需首先在p-掩膜層93上方形成光阻劑。
參考第15A圖-第15C圖，磊晶源極/汲極區域92在n型區域50N中的第一凹槽86中磊晶生長，並且磊晶材料的結節92N可在p-掩膜層93上方形成。磊晶源極/汲極區域92可包括適合於n型奈米-FET的任何可接受材料。例如，若第二奈米結構54為矽，磊晶源極/汲極區域92可包括對第二奈米結構54施加拉伸應變的材料，諸如矽、碳化矽、磷摻雜碳化矽、磷化矽、或類似物。磊晶源極/汲極區域92可具有自奈米結構55的相應上部表面 升高的表面並且可具有端面。
如上所述，結節92N(例如，少量磊晶)可在p-掩膜層93上方生長。然而，p-掩膜層93的粗糙表面93R降低可另外形成的結節92N的數目及大小，從而允許在以下更詳細論述的後續步驟中，更大地控制磊晶源極/汲極區域92的形成並且改良p-掩膜層93(及結節92N)的移除。如示出，磊晶源極/汲極區域92中的每一個形成為一體連續材料，而結節92N形成為不連續集群或結節。
與先前對於形成輕微摻雜源極/汲極區域論述的過程類似地，磊晶源極/汲極區域92、第一奈米結構52、第二奈米結構54、及/或基板50可用摻雜劑植入以形成源極/汲極區域，隨後退火。源極/汲極區域可具有約1x1019個原子/cm3與約1x1021個原子/cm3之間的雜質濃度。源極/汲極區域的n型雜質可為先前論述的任何雜質。在p-掩膜層93仍然保護p型區域50P的同時，可植入n型雜質。在一些實施例中，磊晶源極/汲極區域92可在生長期間原位摻雜。
由於用於形成磊晶源極/汲極區域92的磊晶過程，磊晶源極/汲極區域92的上部表面具有側向向外擴展超過奈米結構55的側壁的端面。在一些實施例中，此等端面導致相同NSFET的相鄰磊晶源極/汲極區域92合併，如後續第16A圖示出。在其他實施例中，在磊晶過程完成之後，相鄰磊晶源極/汲極區域92保持分離，如第15C圖示出。在第15A圖及第15C圖示出的實施例中，可在ST I區域68的頂部表面形成第一分隔物81，由此阻斷磊晶生長。在一些其他實施例中，第一分隔物81可覆蓋奈米結構55的側壁的部分，從而進一步阻斷磊晶生長。在一些其他實施例中，用於形成第一分隔物81的分隔物蝕刻可調整以便移除分隔物材料，從而允許磊晶生長區域延伸至STI區域68的表面。
磊晶源極/汲極區域92可包含一或多個半導體材料層。例如，磊晶源極/汲極區域92可包含第一半導體材料層92A、第二半導體材料層92B、及第三半導體材料層92C。任何數目的半導體材料層可用於磊晶源極/汲極區域92。第一半導體材料層92A、第二半導體材料層92B、及第三半導體材料層92C中的每一個可由不同半導體材料形成並且可摻雜至不同摻雜劑濃度。在一些實施例中，第一半導體材料層92A可具有小於第二半導體材料層92B並且大於第三半導體材料層92C的摻雜劑濃度。在磊晶源極/汲極區域92包含三個半導體材料層的實施例中，可沉積第一半導體材料層92A，第二半導體材料層92B可沉積在第一半導體材料層92A上方，並且第三半導體材料層92C可沉積在第二半導體材料層92B上方。
在第16A圖-第19C圖中，p-掩膜層93及結節92N可自p型區域50P中移除，並且p型區域50P(例如，PMOS區域)中的磊晶源極/汲極區域92可以與如上關於n型區域50N中的磊晶源極/汲極區域92所述類似的方式來形成。
參考第16A圖-第16C圖，p-掩膜層93及結節92N可自p型區域50P中移除。例如，p-掩膜層93及結節92N可使用濕式或乾式蝕刻以諸如硫酸(sulfuric acid；H2SO4)、氟化氫(hydrogen fluoride；HF)、氯化氫(hydrogen chloride；HCl)、氨(ammonia；NH3+H2O)、類似者、其任何組合的蝕刻劑、或任何合適蝕刻劑來移除。結節92N的降低尺寸及數目(歸因於p-掩膜層93的粗糙表面93R)改良藉由上述過程移除p-掩膜層93及結節92N的效率。然後，n-掩膜層94可在結構(例如，n型區域50N及p型區域50P)上方形成。在p型區域50P(例如，PMOS區域)的第一凹槽86中形成p型磊晶源極/汲極區域92期間，n-掩膜層94保護n型區域50N。n-掩膜層94可藉由共形沉積過程，諸如ALD、CVD、或類似過程來沉積。n-掩膜層94可包含諸如金屬氧化物的材料，包括氧化鋁、氧化鉿(hafnium oxide；HfO2)、氧化鋯(zirconium oxide；ZrO2)、或類似物。n-掩膜層94可與p-掩膜層93相同或不同，並且可藉由類似或不同過程形成。使用金屬氧化物作為n-掩膜層94允許薄n-掩膜層94，從而藉由甚至當諸如第一凹槽86的特徵具有很小臨界尺寸時亦可提供完全覆蓋來有利地保護基板。沉積之後，n-掩膜層94可具有實質上光滑暴露表面94S並且實質上或完全非晶。n-掩膜層94可變得更薄並且具有約1nm與約10nm之間的厚度、約2.6g/cm3與約4.0g/cm3之間的密度、及約0.1nm與約0.8nm之間的 粗糙度。
參考第17A圖-第17D圖，沉積之後，可對n-掩膜層94執行沉積後處理300(或粗糙化處理300)。與p-掩膜層93一樣，沉積後處理300使n-掩膜層94穩定以形成更緻密層。因此，n-掩膜層94可具有暴露的更呈波狀或更粗糙表面94R，而非先前光滑暴露表面94S。與p-掩膜層93暴露的更粗糙表面93R一樣，n-掩膜層94暴露的更粗糙表面94R改良後續步驟(參見第19A圖-第19C圖)中的磊晶生長期間的選擇性，因為在n-掩膜層94的更粗糙表面94R上，磊晶不太容易地並且呈較小結節來生長。在n-掩膜層94上方的磊晶的較少生長亦允許在p型區域50P中形成磊晶源極/汲極區域92之後，更有效移除n-掩膜層94(參見第20A圖-第20D圖)。
關於p-掩膜層93描述的任何沉積後處理200可用於n-掩膜層94的沉積後處理300(例如，熱處理、等離子體處理、UV處理、微波處理、等離子體轟擊、植入、標線吸收處理、電子退火、輻射退火、類似者、或其任何組合)。n-掩膜層94的沉積後處理300可為與用於p-掩膜層93的沉積後處理200相同或相似的過程，或該等過程可為不同的。根據一些實施例，沉積後處理300可包含熱處理，其包含在大於約650℃的溫度，包括約650℃與約900℃之間的溫度下，退火約30分鐘與約8小時之間的持續時間。熱處理可在氮、氬、氦、氫、或類似物的環境中執行。當在沉積後處理300期間，一些或所有n-掩膜層9 4結晶且/或緻密化時，n-掩膜層94可變得更薄。沉積後處理300之後，n-掩膜層94可具有約0.5nm與約6nm之間的厚度、約2.8g/cm3與約4.2g/cm3之間的密度、及約2nm與約5nm之間的粗糙度。
例如，在一些實施例中，兩個沉積後處理200及300可包含熱處理及/或等離子體處理。在其他實施例中，沉積後處理200或300中的一者可包含一種類型的處理(例如，熱處理)，而另一沉積後處理200或300包含不同類型的處理(例如，等離子體處理)。在其他實施例中，沉積後處理200或300中的一者可包含處理(例如，熱處理與等離子體處理)的一種組合，而另一沉積後處理200或300包含單一處理或處理(例如，熱處理與UV輻射處理)的不同組合。
參考示出第17B圖的區域301的放大視圖的第17D圖，沉積後處理300可將非晶n-掩膜層94部分或完全轉化至結晶形式。注意示出區域301描繪n-掩膜層94的部分，其代表安置在結構上方的n-掩膜層94的任何或所有其他部分。例如，n-掩膜層94的上部部分可包含結晶層94C，同時n-掩膜層94的下部部分可仍然為實質上非晶層94A。結晶層94C可具有約2nm與約5nm之間的厚度T94C，並且非晶層94A可具有約2nm與約5nm之間的厚度T94A。當在沉積後處理300期間，一些或所有n-掩膜層94結晶且/或緻密化時，n-掩膜層94可變得更薄。
參考第18A圖-第18C圖，在沉積後處理300之後，n-掩膜層94自p型區域50P中移除。光阻劑(未特異性示出)，諸如硬掩膜，可在n-掩膜層94上方形成並且經圖案化以便暴露p型區域50P中的n-掩膜層94。然後，n-掩膜層94可使用合適蝕刻過程，諸如各向同性蝕刻過程(例如，濕式蝕刻過程)、各向異性蝕刻過程(例如，乾式蝕刻過程)、或類似過程來蝕刻。然後，光阻劑可藉由合適過程，諸如各向同性蝕刻過程或各向異性蝕刻過程來移除。在其他實施例中，藉由上述過程中的一個，將n-掩膜層94在p型區域50P中移除，而無需首先在n-掩膜層94上方形成光阻劑。
參考第19A圖-第19C圖，磊晶源極/汲極區域92在p型區域50P中的第一凹槽86中磊晶生長，並且磊晶材料的結節92N可在n-掩膜層94上方形成。磊晶源極/汲極區域92可包括適合於p型奈米-FET的任何可接受材料。例如，若第一奈米結構52為矽鍺，磊晶源極/汲極區域92可包含對第一奈米結構52施加壓縮應變的材料，諸如矽-鍺、鍺、鍺錫、或類似物。磊晶源極/汲極區域92可具有自多層堆疊64的相應表面升高的表面並且可具有端面。
如上所述，結節92N(例如，少量磊晶)可在n-掩膜層94上方生長。然而，n-掩膜層94的粗糙表面94R降低可另外形成的結節92N的數目及大小，從而允許在以下更詳細論述的後續步驟中，更大地控制磊晶源極/汲極區 域92的形成並且改良n-掩膜層94(及結節92N)的移除。如示出，磊晶源極/汲極區域92中的每一個形成為一體連續材料，而結節92N形成為不連續集群或結節。
與先前對於形成輕微摻雜源極/汲極區域論述的過程類似地，磊晶源極/汲極區域92、第一奈米結構52、第二奈米結構54、及/或基板50可用摻雜劑植入以形成源極/汲極區域，隨後退火。源極/汲極區域可具有約1x1019個原子/cm3與約1x1021個原子/cm3之間的雜質濃度。源極/汲極區域的p型雜質可為先前論述的任何雜質。在n-掩膜層94仍然保護n型區域50N的同時，可植入p型雜質。在一些實施例中，磊晶源極/汲極區域92可在生長期間原位摻雜。
如以上關於n型區域50N中的磊晶源極/汲極區域92論述，出於與以上關於n型區域50N中的磊晶源極/汲極區域92陳述的原因類似的原因，p型區域50P中的磊晶源極/汲極區域92可包含類似或不同形狀。由於用於形成p型區域50P中的磊晶源極/汲極區域92的磊晶過程，磊晶源極/汲極區域92的上部表面具有側向向外擴展超過奈米結構55的側壁的端面。在一些實施例中，此等端面導致相同NSFET的相鄰磊晶源極/汲極區域92合併，類似地如以上第15A圖示出。在其他實施例中，在磊晶過程完成之後，相鄰磊晶源極/汲極區域92保持分離，類似地如以上第15C圖示出。在與第15A圖及第15C圖示出的實施例類似的實施例中，可在STI區域68的頂部表面 形成第一分隔物81，由此阻斷磊晶生長。在一些其他實施例中，第一分隔物81可覆蓋奈米結構55的側壁的部分，從而進一步阻斷磊晶生長。在一些其他實施例中，用於形成第一分隔物81的分隔物蝕刻可調整以便移除分隔物材料，從而允許磊晶生長區域延伸至STI區域68的表面。
如以上結合第15A圖-第15C圖關於n型區域50N中的磊晶源極/汲極區域92論述，p型區域50P中的磊晶源極/汲極區域92可包含一或多個半導體材料層，其與以上論述類似地或不同地具有一或多個不同摻雜劑濃度。
參考第20A圖-第20D圖，n-掩膜層94及結節92N可自n型區域50N中移除。例如，n-掩膜層94及結節92N可使用濕式或乾式蝕刻以諸如硫酸(sulfuric acid；H2SO4)、氟化氫(hydrogen fluoride；HF)、氯化氫(hydrogen chloride；HCl)、氨(ammonia；NH3+H2O)、類似者、其任何組合的蝕刻劑、或任何合適蝕刻劑來移除。結節92N的降低尺寸及數目(歸因於n-掩膜層94的粗糙表面94R)改良藉由上述過程移除n-掩膜層94及結節92N的效率。
參考第20D圖，雖然第一內部分隔物90的外部側壁在第10B圖至第20B圖中示出為直的，但是第一內部分隔物90的外部側壁可為凹形的或凸形的。舉例而言，在一些實施方式中，第一奈米結構52的側壁為凹形的，第一內部分隔物90的外部側壁為凹形的，並且第一內部分隔 物自n型區域50N中的第二奈米結構54的側壁凹陷的實施例。如關於n型區域50N示出，磊晶源極/汲極區域92可與第一內部分隔物90接觸地形成並且可延伸超過第二奈米結構54的側壁。亦示出其中第二奈米結構54的側壁為凹形的，第一內部分隔物90的外部側壁為凹形的，並且第一內部分隔物自p型區域50P中的第一奈米結構52的側壁凹陷的實施例。如關於p型區域50P示出，磊晶源極/汲極區域92可與第一內部分隔物90接觸地形成，並且磊晶源極/汲極區域92可延伸超過第二奈米結構54的側壁。
在第21A圖-第21C圖中，第一層間介電質(interlayer dielectric；ILD)96沉積在第6A圖及第20A圖-第20D圖示出的結構上(第7A圖-第20D圖的過程不改變第6A圖示出的橫截面)。第一ILD 96可由介電材料形成，並且可藉由任何合適方法沉積，諸如CVD、等離子體-增強CVD(plasma-enhanced CVD；PECVD)、或FCVD。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass；PSG)、硼矽酸鹽玻璃(boro-silicate glass；BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phospho-silicate glass；BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass；USG)、或類似物。可使用藉由任何可接受過程形成的其他絕緣材料。在一些實施例中，將接觸蝕刻止擋層(contact etch stop layer；CESL)95安置在第一ILD 96與磊晶源極/汲極區域92、掩膜7 8、及第一分隔物81之間。CESL 95可包含介電材料，諸如，氮化矽、氧化矽、氧氮化矽、或類似物，其具有與上覆第一ILD 96的材料不同的蝕刻速率。
在第22A圖-第22B圖中，可執行平坦化過程，諸如CMP，以使第一ILD 96的頂部表面與虛設閘極76或掩膜78的頂部表面相齊。平坦化過程亦可移除虛設閘極76上的掩膜78，及第一分隔物81的沿著掩膜78的側壁的部分。在平坦化過程之後，虛設閘極76、第一分隔物81、及第一ILD 96的頂部表面在過程變異內為相齊的。相應地，虛設閘極76的頂部表面經由第一ILD 96暴露。在一些實施例中，掩膜78可保留，在此情況下平坦化過程使第一ILD 96的頂部表面與掩膜78及第一分隔物81的頂部表面相齊。
在第23A圖及第23B圖中，虛設閘極76、及若存在的掩膜78在一或多個蝕刻步驟中移除，以使得形成第二凹槽98。虛設閘極介電質71的在第二凹槽98中的部分亦移除。在一些實施例中，虛設閘極76及虛設閘極介電質71藉由各向異性乾式蝕刻過程來移除。例如，蝕刻過程可包括使用一或多種反應氣體的乾式蝕刻過程，該一或多種反應氣體以比第一ILD 96或第一分隔物81更快的速率選擇性地蝕刻虛設閘極76。各第二凹槽98暴露且/或覆蓋奈米結構55的部分，該等奈米結構充當隨後完成的奈米-FET的通道區域。奈米結構55的充當通道區域的部分安置在相鄰成對的磊晶源極/汲極區域92之間。在移除期 間，當蝕刻虛設閘極76時，虛設閘極介電質71可用作蝕刻止擋層。然後，在移除虛設閘極76之後，可移除虛設閘極介電質71。
在第24A圖及第24B圖中，將n型區域50N中的第一奈米結構52及p型區域50P中的第二奈米結構54移除，從而延伸第二凹槽98。第一奈米結構52可藉由在p型區域50P上方形成掩膜(未展示)，並且使用對於第一奈米結構52的材料具有選擇性的蝕刻劑，執行各向同性蝕刻過程諸如濕式蝕刻或類似過程來移除，同時如與第一奈米結構52相比，第二奈米結構54、基板50、STI區域68保持相對未蝕刻。在第一奈米結構52包括例如SiGe，並且第二奈米結構54A-54C包括例如Si或SiC的實施例中，四甲基氫氧化銨(tetramethylammonium hydroxide；TMAH)、氫氧化銨(ammonium hydroxide；NH4OH)、或類似物可用於移除n型區域50N中的第一奈米結構52。
p型區域50P中的第二奈米結構54可藉由在n型區域50N上方形成掩膜(未展示)，並且使用對於第二奈米結構54的材料具有選擇性的蝕刻劑，執行各向同性蝕刻過程諸如濕式蝕刻或類似過程來移除，同時如與第二奈米結構54相比，第一奈米結構52、基板50、STI區域68保持相對未蝕刻。在第二奈米結構54包括例如SiGe，並且第一奈米結構52包括例如Si或SiC的實施例中，氟化氫、另一種氟基蝕刻劑、或類似物可用於移除p型區域50 P中的第二奈米結構54。
在第25A圖及第25B圖中，閘極介電質層100及閘極電極102形成置換閘極。閘極介電質層100共形地沉積在第二凹槽98中。在n型區域50N中，閘極介電質層100可在基板50的頂部表面及側壁上及第二奈米結構54的頂部表面、側壁、及底部表面上形成，並且在p型區域50P中，閘極介電質層100可在基板50的頂部表面及側壁上及第一奈米結構52的頂部表面、側壁、及底部表面上形成。閘極介電質層100亦可沉積在第一ILD 96、CESL 95、第一分隔物81、及STI區域68的頂部表面上。
根據一些實施例，閘極介電質層100包含一或多個介電質層，諸如氧化物、金屬氧化物、類似者、或其組合。例如，在一些實施例中，閘極介電質可包含氧化矽層及在氧化矽層上的金屬氧化物層。在一些實施例中，閘極介電質層100包括高-k介電質材料，並且在此等實施例中，閘極介電質層100可具有大於約7.0的k值，並且可包括金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的矽酸鹽、及其組合。在n型區域50N及p型區域50P中，閘極介電質層100的結構可為相同或不同的。閘極介電質層100的形成方法可包括分子束沉積(molecular-beam deposition；MBD)、ALD、PECVD、及其類似方法。
閘極電極102分別沉積在閘極介電質層100上方，並且填充第二凹槽98的剩餘部分。閘極電極102可包括含有金屬的材料諸如氮化鈦、氧化鈦、氮化鉭、碳化 鉭、鈷、釕、鋁、鎢、其組合、或其多層。例如，雖然在第25A圖及第25B圖中示出單層閘極電極102，但是閘極電極102可包含任何數目的襯墊層、任何數目的功函數調節層、及填充材料。構成閘極電極102的層的任何組合可在相鄰第二奈米結構54之間以及在第二奈米結構54A與基板50之間沉積在n型區域50N中，並且可在相鄰第一奈米結構52之間沉積在p型區域50P中。
在n型區域50N及p型區域50P中形成閘極介電質層100可同時發生以使得各區域中的閘極介電質層100由相同材料形成，並且形成閘極電極102可同時發生以使得各區域中的閘極電極102由相同材料形成。在一些實施例中，各區域中的閘極介電質層100可藉由不同過程形成，以使得閘極介電質層100可為不同材料且/或具有不同層數，且/或各區域中的閘極電極102可藉由不同過程形成，以使得閘極電極102可為不同材料且/或具有不同層數。在使用不同過程時，各種掩膜步驟可用於遮蔽並且暴露合適區域。
在填充第二凹槽98之後，可執行平坦化過程，諸如CMP，以便移除閘極介電質層100及閘極電極102的材料的過量部分，該等過量部分在第一ILD 96的頂部表面上方。因此，閘極電極102及閘極介電質層100的材料的剩餘部分形成所得奈米-FET的置換閘極結構。閘極電極102及閘極介電質層100可統稱為「閘極結構」。
在第26A圖-第26C圖中，閘極結構(包括閘極介 電質層100及相應上覆閘極電極102)為凹陷的，以使得直接在閘極結構上方以及在第一分隔物81的相反部分之間形成凹槽。將包含諸如氮化矽、氧氮化矽、或類似物的介電材料的一或多個層的閘極掩膜104填充在凹槽中，繼之以平坦化過程，以便移除在第一ILD 96上方延伸的介電材料的過量部分。隨後形成的閘極接點(諸如以下相對於第27A圖-第28C圖論述的閘極接點114)穿透閘極掩膜104以便接觸凹陷閘極電極102的頂部表面。
如進一步藉由第26A圖-第26C圖示出，第二ILD 106沉積在第一ILD 96上方及在閘極掩膜104上方。在一些實施例中，第二ILD 106為藉由FCVD形成的可流動薄膜。在一些實施例中，第二ILD 106藉由諸如PSG、BSG、BPSG、USG、或類似物的介電材料來形成，並且可藉由任何合適方法，諸如CVD、PECVD、或類似方法來沉積。
在第27A圖-第27C圖中，將第二ILD 106、第一ILD 96、CESL 95、及閘極掩膜104蝕刻以形成第三凹槽108，其使磊晶源極/汲極區域92及/或閘極結構的表面暴露。第三凹槽108可藉由使用各向異性蝕刻過程，諸如RIE、NBE、或類似過程進行蝕刻來形成。在一些實施例中，第三凹槽108可使用第一蝕刻過程來蝕刻穿過第二ILD 106及第一ILD 96；可使用第二蝕刻過程來蝕刻穿過閘極掩膜104；並且然後可使用第三蝕刻過程來蝕刻穿過CESL 95。掩膜，諸如光阻劑，可在第二ILD 106上方形成並且圖案化，以便遮蔽第二ILD 106的部分免受第一蝕刻過程及第二蝕刻過程的影響。在一些實施例中，蝕刻過程可過度蝕刻，並且因此，第三凹槽108延伸至磊晶源極/汲極區域92及/或閘極結構中，並且第三凹槽108的底部可與磊晶源極/汲極區域92及/或閘極結構相齊(例如，處於相同水準，或具有與基板的相同距離)，或更低(例如，更接近於基板)。雖然第27B圖將第三凹槽108示出為暴露相同橫截面中的磊晶源極/汲極區域92及閘極結構，但是在各種實施例中，磊晶源極/汲極區域92及閘極結構可在不同橫截面中暴露，由此降低使隨後形成的接點發生短路的風險。形成第三凹槽108之後，矽化物區域110在磊晶源極/汲極區域92上方形成。在一些實施例中，矽化物區域110藉由以下來形成：首先在暴露部分磊晶源極/汲極區域92上方，沉積能夠與下伏磊晶源極/汲極區域92的半導體材料(例如，矽、矽鍺、鍺)反應以形成矽化物或鍺化物區域的金屬(未展示)，諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他耐高溫金屬、稀土金屬或其合金，然後執行熱退火過程以形成矽化物區域110。然後例如藉由蝕刻過程來移除沉積金屬的未反應部分。雖然矽化物區域110被稱為矽化物區域，但是矽化物區域110亦可為鍺化物區域，或矽鍺化物區域(例如，包含矽化物及鍺化物的區域)。在一實施例中，矽化物區域110包含TiSi，並且具有約2nm與約10nm之間範圍內的厚度。
隨後，在第28A圖-第28C圖中，接點112及1 14(亦可被稱為接觸插塞)在第三凹槽108中形成。接點112及114可各自包含一或多個層，諸如屏障層、擴散層、及填充材料。例如，在一些實施例中，接點112及114各自包括屏障層及導電材料(未單獨地示出)，並且電氣耦合至下伏導電特徵(例如，在所說明實施例中的閘極電極102及/或矽化物區域110)。接點114電氣耦合至閘極結構(例如，閘極電極102)並且可被稱為閘極接點，並且接點112電氣耦合至矽化物區域110並且可被稱為源極/汲極接點。屏障層可包括鈦、氮化鈦、鉭、氮化鉭、或類似物。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似物。可執行平坦化過程，諸如CMP，以便自第二ILD 106的表面移除過量材料。
雖然第28A圖-第28C圖示出接點112延伸至磊晶源極/汲極區域92中的每一個，但是接點112可自某些磊晶源極/汲極區域92省去。例如，雖然未特異性示出，導電特徵(例如，電力幹線)可隨後經由一個或多個磊晶源極/汲極區域92的背部附接。對於此等特定磊晶源極/汲極區域92，源極/汲極接點112可省去或可為未電氣連接至任何上覆導電線(亦未特異性示出)的虛設接點。
實施例可達成優勢。例如，本文揭示的實施例改良形成磊晶源極/汲極區域92中的產率及有效性。具體而言，形成包含金屬氧化物的掩膜層(例如，p-掩膜層93及n-掩膜層94)允許更薄掩膜層，從而在隨著技術進展而變得更小的臨界尺寸上形成完成保護層。另外，對掩膜層執 行沉積後處理200或300達成額外益處。首先，沉積後處理200或300將掩膜層的光滑暴露表面(例如，光滑暴露表面93S及94S)轉化至暴露的粗糙表面(例如，暴露的粗糙表面93R及94R)。與更平滑暴露表面93S/94S相比，暴露的更粗糙表面93R/94R對於形成磊晶源極/汲極區域92期間的磊晶生長具有更低選擇性。其次，磊晶生長的更低選擇性藉由最大限度地減少可針對磊晶生長來執行的磊晶蝕刻步驟的數目及/或持續時間來改良臨界尺寸控制。第三，降低在掩膜層上方的磊晶生長產生可隨後移除(例如，藉由各向同性濕式蝕刻)的掩膜層，而不會受到安置在掩膜層上方的磊晶材料的較大結節或磊晶材料的結節的較大數量阻礙。
在一實施例中，方法包含在基板上方形成半導體層；蝕刻半導體層的部分以形成第一凹槽及第二凹槽；在半導體層上方形成第一掩膜層；對第一掩膜層執行第一熱處理，第一熱處理使第一掩膜層緻密化；蝕刻第一掩膜層以便暴露第一凹槽；在第一凹槽中形成第一半導體材料；及移除第一掩膜層。在另一實施例中，第一半導體材料包含矽鍺、碳化矽、磷摻雜碳化矽、及磷化矽中的至少一者。在另一實施例中，執行第一熱處理包含輻射處理。在另一實施例中，執行第一熱處理包含等離子體處理。在另一實施例中，第一熱處理使第一掩膜層的至少一部分結晶。在另一實施例中，在第一熱處理之後，第一掩膜層具有比在第一熱處理之前更粗糙的上部表面。在另一實施例中，方 法包含在半導體層上方形成第二掩膜層；對第二掩膜層執行第二熱處理，第二熱處理使第二掩膜層緻密化；蝕刻第二掩膜層以便暴露第二凹槽；及在第二凹槽中形成第二半導體材料。在另一實施例中，第一熱處理及第二熱處理中的一者進一步包含等離子體處理。
在一實施例中，方法包含在第一基板上方形成半導體層；蝕刻半導體層以形成第一區域中的第一凹槽及第二區域中的第二凹槽；在第一區域及第二區域上方沉積第一掩膜層；使第一掩膜層粗糙化；自第二區域移除第一掩膜層；在第二凹槽中形成第一磊晶源極/汲極區域；移除第一掩膜層的剩餘部分；在第一區域及第二區域上方沉積第二掩膜層；使第二掩膜層粗糙化；自第一區域移除第二掩膜層；在第一凹槽中形成第二磊晶源極/汲極區域；移除第二掩膜層的剩餘部分；及在半導體層上方形成閘極結構。在另一實施例中，使第一掩膜層粗糙化包含對第一掩膜層執行熱處理。在另一實施例中，對第一掩膜層執行熱處理在大於650℃的溫度下執行。在另一實施例中，第一掩膜層包含金屬氧化物。在另一實施例中，使第一掩膜層粗糙化及使第二掩膜層粗糙化中的一者包含熱處理，並且其中另一者包含等離子體處理。在另一實施例中，使第一掩膜層粗糙化及使第二掩膜層粗糙化中的一者進一步包含UV輻射處理。在另一實施例中，在使第一掩膜層粗糙化之前，第一掩膜層為非晶的，並且其中在使第一掩膜層粗糙化之後，第一掩膜層的至少上部部分為結晶的。在另一實施例 中，移除第一掩膜層的剩餘部分包含使用氫氟酸的濕式蝕刻。
在一實施例中，方法包含在基板上方沉積掩膜層，基板包含第一凹槽及第二凹槽；對掩膜層執行沉積後處理；各向異性地蝕刻掩膜層以暴露第二凹槽；磊晶生長半導體材料的在掩膜層上方的第一部分及半導體材料的在第二凹槽中的第二部分，第一部分包含不連續結節；及各向同性地蝕刻以便移除掩膜層。在另一實施例中，執行沉積後處理包含執行熱處理。在另一實施例中，執行沉積後處理進一步包含執行等離子體處理。在另一實施例中，沉積後處理進一步包含UV處理。
前述概述多個實施例的特徵以使得熟習此項技術者可更好理解本揭露的態樣。熟習此項技術者應認識到其可容易使用本揭露作為設計或改進執行相同目的及/或達成本文介紹的實施例的相同優勢的其他過程及結構的基礎。熟習此項技術者應亦認識到此類等效構建不脫離本揭露的精神及範圍，並且其可在本文中進行各種變化、取代、及變更而不脫離本揭露的精神及範圍。
50:基板
55:奈米結構
66:鰭
68:淺溝槽隔離區域
92:磊晶源極/汲極區域
100:閘極介電質層
102:閘極電極
A-A’:橫截面
B-B’:橫截面
C-C’:橫截面

Claims (10)

  1. 一種製造電晶體的方法，其包含以下步驟：在一基板上方形成一半導體層；蝕刻該半導體層的一部分以形成一第一凹槽及一第二凹槽；在該半導體層上方形成一第一掩膜層；對該第一掩膜層執行一第一熱處理，該第一熱處理使該第一掩膜層緻密化，其中該第一熱處理使該第一掩膜層的至少一部分結晶；蝕刻該第一掩膜層以便暴露該第一凹槽；在該第一凹槽中形成一第一半導體材料；及移除該第一掩膜層。
  2. 如請求項1所述之方法，其中該執行該第一熱處理包含一輻射處理。
  3. 如請求項1所述之方法，其中該執行該第一熱處理包含一等離子體處理。
  4. 如請求項1所述之方法，其中該第一掩膜層包含一金屬氧化物。
  5. 如請求項1所述之方法，其中在該第一熱處理之後，該第一掩膜層具有比在該第一熱處理之前更粗糙 的一上部表面。
  6. 如請求項1所述之方法，其進一步包括以下步驟：在該半導體層上方形成一第二掩膜層；對該第二掩膜層執行一第二熱處理，該第二熱處理使該第二掩膜層緻密化；蝕刻該第二掩膜層以便暴露該第二凹槽；及在該第二凹槽中形成一第二半導體材料。
  7. 一種製造電晶體的方法，其包含以下步驟：在一第一基板上方形成一半導體層；蝕刻該半導體層以形成一第一區域中的一第一凹槽及一第二區域中的一第二凹槽；在該第一區域及該第二區域上方沉積一第一掩膜層；使該第一掩膜層粗糙化；自該第二區域移除該第一掩膜層；在該第二凹槽中形成一第一磊晶源極/汲極區域；移除該第一掩膜層的剩餘部分；在該第一區域及該第二區域上方沉積一第二掩膜層；使該第二掩膜層粗糙化；自該第一區域移除該第二掩膜層；在該第一凹槽中形成一第二磊晶源極/汲極區域；移除該第二掩膜層的剩餘部分； 及在該半導體層上方形成一閘極結構，其中使該第一掩膜層粗糙化及使該第二掩膜層粗糙化中的一者包含一熱處理，並且其中另一者包含一等離子體處理。
  8. 如請求項7所述之方法，其中移除該第一掩膜層的剩餘部分包含使用氫氟酸的一濕式蝕刻。
  9. 如請求項7所述之方法，其中在使該第一掩膜層粗糙化之前，該第一掩膜層為非晶的，並且其中在使該第一掩膜層粗糙化之後，該第一掩膜層的至少一上部部分為結晶的。
  10. 一種製造電晶體的方法，其包含以下步驟：在一基板上方沉積一掩膜層，該基板包含一第一凹槽及一第二凹槽；對該掩膜層執行一沉積後處理，其中該沉積後處理包含一熱處理，該熱處理使該掩膜層的至少一部分結晶；各向異性地蝕刻該掩膜層以暴露該第二凹槽；磊晶生長一半導體材料的在該掩膜層上方的一第一部分及該半導體材料的在該第二凹槽中的一第二部分，該第一部分包含不連續結節；及各向同性地蝕刻以便移除該掩膜層。
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