TWI805326B - 半導體裝置和製造半導體裝置的方法 - Google Patents

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張惠政
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Abstract

一種製造半導體裝置的方法包括在半導體基板上方沉積多層堆疊，多層堆疊包括與複數個通道層交替的複數個犧牲層；在多層堆疊中形成第一凹陷處；在第一凹陷處中的這些犧牲層的側壁上形成多個第一間隔物；在第一凹陷處中沉積第一半導體材料，其中第一半導體材料是未摻雜的，其中第一半導體材料與第一間隔物中的至少一者的側壁和底表面物理性接觸。在第一半導體材料內佈植摻質，其中在佈植摻質之後，第一半導體材料具有梯度摻雜的分佈；以及在第一半導體材料上方在第一凹陷處中形成外延的源極/汲極區域，其中外延的源極/汲極區域的材料不同於第一半導體材料。

Description

半導體裝置和製造半導體裝置的方法
本揭示內容係關於半導體裝置和其製造方法，特別是減少接面漏電流的半導體裝置和其製造方法。
半導體裝置用於各種電子應用，像是例如，個人電腦、行動電話、數位相機、和其它的電子設備。製造半導體裝置通常經由在半導體基板上方依序地沉積絕緣層或介電層、導電層、和半導體層的材料，以及使用微影來將各個材料層圖案化，以形成多個電路組件和在其上的多個元件。
半導體產業不斷提高各種電子組件的集成密度(例如，電晶體、二極體、電阻器、電容器等)，經由不斷地減小特徵尺寸，這允許更多的組件集成在一給定的區域之內。然而，隨著最小特徵尺寸的減小，出現了應解決的其它問題。
本揭示內容的一些實施方式提供了一種製造半導體裝置的方法，方法包含：在半導體基板上方沉積多層堆疊，此多層堆疊包含與複數個通道層交替的複數個犧牲層；在多層堆疊中形成第一凹陷處；在第一凹陷處中的這些犧牲層的多個側壁上形成多個第一間隔物；在第一凹陷處中沉積第一半導體材料，其中第一半導體材料是未摻雜的，其中第一半導體材料與這些第一間隔物中的至少一者的側壁和底表面物理性接觸；在第一半導體材料內佈植摻質，其中在佈植摻質之後，第一半導體材料具有梯度摻雜的分佈；在第一半導體材料上方的第一凹陷處中形成外延的源極/汲極區域，其中外延的源極/汲極區域的材料不同於第一半導體材料；移除這些犧牲層以形成第二凹陷處；以及在第二凹陷處中形成閘極結構。
本揭示內容的另一些實施方式提供了一種製造半導體裝置的方法，方法包含：在半導體基板上方沉積第一犧牲層，其中半導體基板的頂部部分包含第一導電性類型的多個摻質；在第一犧牲層上方沉積第一通道層；蝕刻第一凹陷處其延伸穿過第一犧牲層、第一通道層、和半導體基板的頂部部分；在第一凹陷處中沉積未摻雜的矽層；對未摻雜的矽層執行佈植製程，以提供梯度摻雜的矽層；在第一凹陷處中的梯度摻雜的矽層上方形成第一源極/汲極區域，第一源極/汲極區域延伸穿過第一犧牲層和第一通道層，其中第一源極/汲極區域包含第二材料，第二材料不同 於梯度摻雜的矽層的第一材料，並且其中第一材料包含與第一導電性類型相反的第二導電性類型的多個摻質；使用第一蝕刻製程來蝕刻第一犧牲層，以形成第二凹陷處；在第二凹陷處中沉積閘極介電層；以及在第二凹陷處中沉積閘極電極，其中閘極介電層和閘極電極填充第二凹陷處。
本揭示內容的又另一些實施方式提供了一種半導體裝置，包含：閘極結構、多個源極/汲極區域、第二材料、第一通道層、以及多個內部間隔物。閘極結構在半導體基板上方。多個源極/汲極區域在半導體基板上方並且在閘極結構的相對的多個側上，其中源極/汲極區域包含第一材料。第二材料在這些源極/汲極區域中的各者的下方，其中第二材料設置在介於半導體基板和每個源極/汲極區域之間，其中第二材料的頂表面的最底部點與閘極結構的最底部表面在相同的層級處，並且其中第二材料包含梯度摻雜的分佈。第一通道層設置在介於這些源極/汲極區域之間、和在半導體基板上方。多個內部間隔物介於第一通道層的多個第一端部和半導體基板之間，其中閘極結構填充介於這些內部間隔物之間的一空間，並且其中第二材料物理性接觸這些內部間隔物的多個底表面和多個側壁。
20:分界物
49:抗穿通區域
50:基板
50N:n型區域
50P:p型區域
51A:第一半導體層
51B:第一半導體層
51C:第一半導體層
51D:第一半導體層
52A:第一奈米結構
52B:第一奈米結構
52C:第一奈米結構
52D:第一奈米結構
53A:第二半導體層
53B:第二半導體層
53C:第二半導體層
53D:第二半導體層
54A:第二奈米結構
54B:第二奈米結構
54C:第二奈米結構
54D:第二奈米結構
55:奈米結構
56:區域
60:區域
64:多層堆疊
66:鰭片
68:淺溝槽隔離區域
70:虛設介電層
71:虛設閘極介電質
72:虛設閘極層
74:遮罩層
76:虛設閘極
78:遮罩
80:第一間隔物層
81:第一間隔物
82:第二間隔物層
83:第二間隔物
86:第一凹陷處
88:側壁凹陷處
90:內部間隔物
91:第一外延材料
92:源極/汲極區域
92A:第一半導體材料層
92B:第二半導體材料層
92C:第三半導體材料層
93:佈植製程
94:接觸蝕刻停止層
96:第一層間介電質
98:凹陷處
102:閘極電極
104:閘極遮罩
106:第二層間介電質
108:開口
109:開口
110:矽化物區域
112:源極/汲極接觸件
114:閘極接觸件
120:閘極介電層
131:區域
132:區域
133:區域
139:區域
140:區域
141:區域
142:區域
170:跡線
172:跡線
174:跡線
213:軸
A-A’:截面
B-B’:截面
C-C’:截面
D1:深度
H1:高度
H2:第二高度
H3:第三高度
H4:第四高度
H5:第五高度
H6:第六高度
θ 1:傾斜角度
θ 2:扭曲角度(旋轉角度)
本揭示內容的多個態樣可由以下的詳細描述並且與所附圖式一起閱讀，得到最佳的理解。注意的是，根據產業中的標準做法，各個特徵並未按比例繪製。事實上， 為了討論的清楚起見，可任意地增加或減少各個特徵的尺寸。
第1圖繪示了根據一些實施方式在三維視圖中的奈米結構場效電晶體(奈米場效電晶體，nano-FET)的實施例。
第2圖、第3圖、第4圖、第5圖、第6A圖、第6B圖、第6C圖、第7A圖、第7B圖、第7C圖、第8A圖、第8B圖、第8C圖、第9A圖、第9B圖、第9C圖、第10圖、第11圖、第12A圖、第12B圖、第12C圖、第12D圖、第12E圖、和第13A圖是根據一些實施方式在奈米場效電晶體的製造中的多個中間階段的多個截面視圖。
第13B圖和第13C圖繪示了用於引導佈植物種類或摻質的佈植製程93。
第13D圖繪示了例如使用具有不同的能量的離子束的佈植製程93摻質濃度相對於佈植深度的多個跡線。
第13E圖、第13F圖、第14A圖、第14B圖、第14C圖、第14D圖、第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第20C圖、第20D圖、第21A圖、第21B圖、第22A圖、和第22B圖是根據一些實施方式在奈米場效電晶體的製造中的多個中間階段的截面視圖。
之後的揭示內容提供了許多不同的實施方式或實施方式，以實現本揭示內容的不同的特徵。以下描述組件和佈置的具體實施方式，以簡化本揭示內容。當然，這些僅僅是實施方式而不是限制性的。例如，在隨後的描述中，形成第一特徵其在第二特徵上方或之上，可包括第一特徵和第二特徵以直接接觸而形成的實施方式，且也可包括附加的特徵可形成在介於第一特徵和第二特徵之間，因此第一特徵和第二特徵可不是直接接觸的實施方式。另外，本揭示內容可在各個實施例中重複參考標號和/或字母。這樣的重複，是為了是簡化和清楚起見，重複本身並不是意指所討論的各個實施方式之間和/或配置之間的關係。
此外，為了便於描述如在圖式中所繪示的一個元件或特徵與另一個元件或特徵之間的關係，在此可能使用空間相對性用語，例如「之下」、「低於」、「較下」、「高於」、「較上」、和類似的用語。除了在圖式中所描繪的方向之外，空間相對性用語旨在涵蓋裝置在使用中或操作中的不同方向。設備可用其它方式定向(旋轉90度或處於其它的方向)，並且由此可同樣地解讀本文所使用的空間相對性描述詞。
各個實施方式提供了具有改進的性能的半導體裝置及其形成方法。半導體裝置可以是奈米結構場效電晶體(奈米場效電晶體(nano-FETs)，也稱為奈米片場效電晶體(nanosheet field-effect transistors，NSFETs)、 奈米線場效電晶體(nanowire field-effect transistors,NWFETs)、或閘極全環場效電晶體(gate-all-around field-effect transistors,GAAFETs))。這些實施方式包括多個方法，這些方法應用於但不限於在半導體鰭片的上部執行抗穿通(anti-punch-through,APT)佈植，隨後在半導體鰭片上方形成多個半導體奈米結構。在半導體奈米結構和半導體鰭片中形成凹陷處。隨後，在凹陷處中形成未摻雜的矽層。對矽層執行離子佈植製程，使得矽層具有梯度摻雜的分佈。然後在梯度摻雜的矽層上方的凹陷處中形成源極/汲極區域。本文所揭示的一或多個實施方式的多個有利特徵可包括減小由於抗穿通(APT)佈植的結果而形成的放大電場，並且因此減輕由此放大電場所導致的接面漏電流(Iboff)。此外，所揭示的多個實施方式導致裝置性能的改善，因為接面漏電流可減少一個數量級(其在從1至2的範圍內)。此外，所揭示的方法可容易地整合到現有的製程中，並且以較低的製造成本提供了對於接面漏電流的解决方案。
第1圖繪示了根據一些實施方式在三維視圖中的奈米場效電晶體(例如，奈米線場效電晶體、奈米片場效電晶體、或類似者)的實施例。奈米場效電晶體包含在基板50(例如半導體基板)上的鰭片66上方的奈米結構55(例如奈米片、奈米線、或類似者)，其中奈米結構55充當用於奈米場效電晶體的通道區域。奈米結構55可包括p型奈 米結構、n型奈米結構、或其組合。淺溝槽隔離區域(Shallow trench isolation,STI)68設置在介於鄰近的多個鰭片66之間，鰭片66可突出高於相鄰的多個淺溝槽隔離區域68和從介於相鄰的多個淺溝槽隔離區域68之間突出。儘管將淺溝槽隔離區域68描述/繪示為與基板50分隔，但是如本文所使用的用語「基板」可指單獨的半導體基板、或者半導體基板和淺溝槽隔離區域的組合。此外，儘管將鰭片66的底部部分繪示為與基板50是單一的、連續的材料，但是鰭片66和/或基板50的底部部分可包含單一種材料或多種材料。在這種情況下，鰭片66指的是在介於相鄰的多個淺溝槽隔離區域68之間延伸的部分。
閘極介電層120在鰭片66的頂表面上方，並且沿著奈米結構55的頂表面、側壁、和底表面。閘極電極102在閘極介電層120上方。外延的源極/汲極區域92設置在閘極介電層120和閘極電極102的相對的多個側上的鰭片66上。
第1圖還繪示了在之後的圖式中的所使用的參考截面。截面A-A’沿著閘極電極102的縱軸並且在例如垂直於奈米場效電晶體的介於多個外延的源極/汲極區域92之間的電流流動的方向。截面B-B’平行於截面A-A’，並且延伸穿過多個奈米場效電晶體的外延的源極/汲極區域92。截面C-C’垂直於截面A-A’，並且平行於奈米場效電晶體的鰭片66的縱軸，並且在例如奈米場效電晶體的介於多個外延的源極/汲極區域92之間的電流流動的方向。 為了清楚起見，隨後的圖式參照這些參考截面。
本文所討論的一些實施方式是在使用閘極後製程(gate-last process)所形成的奈米場效電晶體的情況下討論的。在其它的實施方式中，可使用閘極先製程(gate-first process)。
第2圖至第13A圖、和第13E圖至第22B圖是根據一些實施方式在奈米場效電晶體的製造中的多個中間階段的截面視圖。第2圖至第5圖、第6A圖、第7A圖、第8A圖、第9A圖、第12A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、和第22A圖繪示了在第1圖中所繪示的參考截面A-A’。第6B圖、第7B圖、第8B圖、第9B圖、第12B圖、第14B圖、和第14C圖繪示了在第1圖中所繪示的參考截面B-B’。第6C圖、第7C圖、第8C圖、第9C圖、第10圖、第11圖、第12C圖、第12D圖、第12E圖、第13A圖、第13E圖、第13F圖、第14D圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第20C圖、第20D圖、第21B圖、和第22B圖繪示了在第1圖中所繪示的參考截面C-C’。
在第2圖中，提供了基板50。基板50可能是半導體基板，例如塊體半導體、絕緣體上半導體(SOI)基板、或類似者，半導體基板可能是摻雜的(例如以p型或n型摻質)、或未摻雜的。基板50可能是晶圓，例如矽晶圓。一 般而言，絕緣體上半導體基板是在絕緣體層上所形成的半導體材料的一個層。絕緣體層可例如是埋入的氧化物(buried oxide,BOX)層、矽氧化物層、或類似者。在基板上提供絕緣體層，基板通常是矽基板或玻璃基板。也可使用其它的基板，例如多層的基板或梯度基板。在一些實施方式中，基板50的半導體材料可包括：矽；鍺；化合物半導體其包括矽碳化物、砷化鎵、磷化鎵、磷化銦、砷化銦、和/或銻化銦；合金半導體其包括矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、和/或磷化砷化鎵銦；或其組合。
基板50具有n型區域50N和p型區域50P。n型區域50N可以用於形成n型裝置，諸如NMOS電晶體，例如n型奈米場效電晶體，而p型區域50P可以用於形成p型裝置，諸如PMOS電晶體，例如p型奈米場效電晶體。n型區域50N可與p型區域50P物理性地分隔(如所繪示的經由分界物20)，並且任何數量的裝置特徵(例如，其它的主動裝置、摻雜的區域、隔離結構等)可設置在介於n型區域50N和p型區域50P之間。儘管繪示了一個n型區域50N和一個p型區域50P，但是可提供任意數量的n型區域50N和p型區域50P。
基板50可用p型或n型雜質來輕度地摻雜。可在基板50的上部執行抗穿通(APT)佈植，以形成抗穿通區域49。在抗穿通佈植期間，在n型區域50N和p型區域50P中可佈植摻質。摻質可具有與將在n型區域50N和p 型區域50P的各者中形成的源極/汲極區域的導電性類型相反的導電性類型。抗穿通區域49可在所得的奈米場效電晶體中隨後形成的源極/汲極區域下方延伸，所得的奈米場效電晶體將在隨後的製程中形成。在一些實施方式中，在抗穿通區域49中的摻雜濃度可從約5×1018原子/cm3至約1×1021原子/cm3。為了簡化和易讀，抗穿通區域49可能沒有在隨後的圖式中的每張圖中繪示。
進一步地在第2圖中，在基板50上方形成多層堆疊64。多層堆疊64包括第一半導體層51A至51D(統稱為第一半導體層51)、和第二半導體層53A至53D(統稱為第二半導體層53)的交替的多個層。為了說明的目的並且如以下更詳細討論的內容，可將第一半導體層(也可稱為犧牲層)51A、51B、51C、和51D移除，並且可將第二半導體層(也可稱為通道層)53A、53B、53C、和53D圖案化，以在n型區域50N和p型區域50P中形成奈米場效電晶體的通道區域。然而，在一些實施方式中，可將第一半導體層51A、51B、51C、和51D移除，並且可將第二半導體層53A、53B、53C、和53D圖案化，以形成在n型區域50N中的奈米場效電晶體的通道區域，以及可將第二半導體層53A、53B、53C、和53D移除，並且可將第一半導體層51A、51B、51C、和51D圖案化，以形成在p型區域50P中的奈米場效電晶體的通道區域。在一些實施方式中，可將第二半導體層53A、53B、53C、和53D移除，並且可將第一半導體層51A、51B、51C、 和51D圖案化，以形成在n型區域50N中的奈米場效電晶體的通道區域，以及可將第一半導體層51A、51B、51C、和51D移除，並且可將第二半導體層53A、53B、53C、和53D圖案化，以形成在p型區域50P中的奈米場效電晶體的通道區域。在一些實施方式中，可將第二半導體層53A、53B、53C、和53D移除，並且可將第一半導體層51A、51B、51C、和51D圖案化，以形成在n型區域50N和p型區域50P二者中的奈米場效電晶體的通道區域。
為了說明性目的，多層堆疊64繪示為包括四層的第一半導體層51和四層的第二半導體層53。在一些實施方式中，多層堆疊64可包括任何數量的第一半導體層51和第二半導體層53。多層堆疊64的多個層中的各者可外延地成長，使用例如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、氣相外延(vapor phase epitaxy，VPE)、分子束外延(MBE)、或類似者的製程。在各個實施方式中，第一半導體層51可由適合於p型奈米場效電晶體的第一半導體材料所形成，例如矽鍺、或類似者，並且第二半導體層53可由適合於n型奈米場效電晶體的第二半導體材料所形成，例如矽、矽碳、或類似者。為了說明性目的，將多層堆疊64繪示為具有適合於p型奈米場效電晶體的最底部半導體層。在一些實施方式中，多層堆疊64可形成為使得最底部的層是適合於n型奈米場效電晶體的半 導體層。
第一半導體材料和第二半導體材料可以是相對於彼此具有高蝕刻選擇性的材料。這樣，可移除第一半導體材料的第一半導體層51，而不顯著地移除第二半導體材料的第二半導體層53，從而允許將第二半導體層53A、53B、53C、和53D圖案化以形成n型奈米場效電晶體的通道區域。類似地，在將第二半導體層53移除並且將第一半導體層51A、51B、51C和51D圖案化以形成通道區域的多個實施方式中，可移除第二半導體材料的第二半導體層53而不顯著地移除第一半導體材料的第一半導體層51，從而允許將第一半導體層51A、51B、51C、和51D圖案化以形成奈米場效電晶體的通道區域。
現在參考第3圖，根據一些實施方式，鰭片66形成在基板50中，並且奈米結構55形成在多層堆疊64中。在一些實施方式中，在多層堆疊64和基板50中可分別地形成奈米結構55和鰭片66，經由在多層堆疊64和基板50中蝕刻多個溝槽。蝕刻可以是任何可接受的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者，或其組合。蝕刻可能是異向性的。經由蝕刻多層堆疊64來形成奈米結構55可進一步定義來自多個第一半導體層51的多個第一奈米結構52A至52D(統稱為第一奈米結構52)，並且定義來自多個第二半導體層53的多個第二奈米結構54A至54D(統稱為第二奈米結構54)。第一奈米結構52 和第二奈米結構54可統稱為奈米結構55。在一實施方式中，從奈米結構55的最頂部表面(例如，第二奈米結構54D的頂表面)到奈米結構55的最底部表面(例如，第一奈米結構52A的底表面)的高度H1可在從40奈米(nm)至60奈米的範圍內。
將鰭片66和奈米結構55圖案化可經由任何合適的方法。例如，將鰭片66和奈米結構55圖案化可使用一或多個光微影製程，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合了光微影和自對準的製程(self-aligned processes)，允許待創建的圖案其具有例如比使用單一的直接光微影製程所獲得的節距更小的節距。例如，在一個實施方式中，在基板上方形成犧牲層，並且使用光微影製程將犧牲層圖案化。使用自對準的製程，將間隔物形成為沿著圖案化的犧牲層的側部。然後移除犧牲層，並且然後可使用剩餘的間隔物以將鰭片66圖案化。
為了說明性目的，第3圖將在n型區域50N和p型區域50P中的多個鰭片66繪示為具有基本上相等的寬度。在一些實施方式中，在n型區域50N中的鰭片66的寬度可大於或小於在p型區域50P中的鰭片66。此外，雖然將鰭片66和奈米結構55中的各者繪示為具有始終一致的寬度，但是在其它的實施方式中，鰭片66和/或奈米結構55可具有錐形側壁，使得鰭片66和/或奈米結構55中的各者的寬度在朝向基板50的方向連續地增加。在這樣 的實施方式中，多個奈米結構55中的各者可具有不同的寬度並且形狀為梯形。
在第4圖中，在鄰近鰭片66處形成淺溝槽隔離(STI)區域68。形成淺溝槽隔離區域68可經由在基板50、鰭片66、和奈米結構55上方、以及在介於鄰近的多個鰭片66之間沉積絕緣材料。絕緣材料可以是氧化物，例如矽氧化物、氮化物、類似者、或其組合，並且可經由高密度電漿化學氣相沉積(high-density plasma CVD，HDP-CVD)、可流動的化學氣相沉積(flowable CVD,FCVD)、類似者、或其組合來形成。可使用經由任何可接受的製程所形成的其它絕緣材料。在所繪示的實施方式中，絕緣材料是經由可流動的化學氣相沉積製程所形成的矽氧化物。一旦形成絕緣材料，可執行退火製程。在一實施方式中，將絕緣材料形成為使得過量的絕緣材料覆蓋奈米結構55。儘管將絕緣材料繪示為一個單層，但是一些實施方式可利用多層。例如，在一些實施方式中，可首先沿著基板50、鰭片66、和奈米結構55的表面形成襯裡(未分開地繪示)。此後，可在襯裡上方形成填充材料，例如以上所討論的那些內容。
然後對絕緣材料施加移除製程，以移除在奈米結構55上方的過量的絕緣材料。在一些實施方式中，可利用平坦化製程，例如化學機械研磨(chemical mechanical polish,CMP)、回蝕刻製程、其組合、或類似者。平坦化製程暴露奈米結構55，使得在完成了平坦化製程之後， 奈米結構55的頂表面和絕緣材料的頂表面是齊平的。
然後將絕緣材料凹陷化，以形成淺溝槽隔離區域68。將絕緣材料凹陷化，使得在n型區域50N和p型區域50P中的鰭片66的上部從介於相鄰的多個淺溝槽隔離區域68之間突出。此外，淺溝槽隔離區域68的頂表面可具有如圖所繪示的平坦的表面、凸表面、凹表面(例如碟狀)、或其組合。淺溝槽隔離區域68的頂表面可經由適當的蝕刻而形成為平的、凸的、和/或凹的。將淺溝槽隔離區域68凹陷化可使用可接受的蝕刻製程，例如對絕緣材料的材料有選擇性的蝕刻製程(例如，以比起蝕刻鰭片66和奈米結構55的材料更快的速率來蝕刻絕緣材料的材料)。例如，可使用氧化物移除，例如使用稀的氫氟酸(dilute hydrofluoric,dHF)。
以上參照第2圖至第4圖所描述的製程僅僅是可如何形成鰭片66和奈米結構55的一個實施例。在一些實施方式中，形成鰭片66和/或奈米結構55可使用遮罩和外延的成長製程。例如，可以在基板50的頂表面上方形成介電層，並且可以穿過介電層蝕刻多個溝槽，以暴露在下方的基板50。外延的結構可以在溝槽中外延地成長，並且可以將介電層凹陷化，使得外延的結構從介電層突出，以形成鰭片66和/或奈米結構55。外延的結構可包含以上所討論的交替的半導體材料，例如第一半導體材料和第二半導體材料。在外延的結構是外延地成長的一些實施方式中，可在成長期間原位摻雜外延地成長的材料，這可避免先前 和/或後續的佈植，儘管原位和佈植摻雜可一起使用。
此外，為了說明性目的，第一半導體層51(和所得的第一奈米結構52)和第二半導體層53(和所得的第二奈米結構54)在本文中繪示和討論為在p型區域50P和n型區域50N中包含相同的材料。因此，在一些實施方式中，第一半導體層51和第二半導體層53中的一或二者可以是不同的材料，或者以不同的順序形成在p型區域50P和n型區域50N中。
此外，在第4圖中，可在鰭片66、奈米結構55、和/或淺溝槽隔離區域68中形成適當的多個阱(未分開地繪示)。在具有不同的阱類型的實施方式中，用於n型區域50N和p型區域50P的不同的佈植步驟可使用光阻或其它遮罩(未分開地繪示)來實現。例如，可在n型區域50N和p型區域50P中的鰭片66和淺溝槽隔離區域68上方形成光阻。將光阻圖案化，以暴露p型區域50P。形成光阻可以經由使用旋塗技術，並且將光阻圖案化可以使用可接受的光微影技術。一旦將光阻圖案化，在p型區域50P中執行n型雜質佈植，並且光阻可充當遮罩，以基本上防止將n型雜質佈植到n型區域50N內。n型雜質可以是佈植到此區域的磷、砷、銻、或類似者，佈植至濃度在約1013原子/cm3至約1014原子/cm3的範圍內。在佈植之後，移除光阻，例如經由可接受的灰化製程。
在p型區域50P的佈植之後或之前，在p型區域50P和n型區域50N中的鰭片66、奈米結構55、和淺溝 槽隔離區域68上方形成光阻或其它的遮罩(未分開地繪示)。將光阻圖案化，以暴露n型區域50N。形成光阻可以經由使用旋塗技術，並且將光阻圖案化可以使用可接受的光微影技術。一旦將光阻圖案化，可在n型區域50N中執行p型雜質佈植，並且光阻可充當遮罩，以基本上防止將p型雜質佈植到p型區域50P內。p型雜質可以是佈植到此區域中的硼、硼氟化物、銦、或類似者，佈植至濃度在從約1013原子/cm3至約1014原子/cm3的範圍內。在佈植之後，可移除光阻，例如經由可接受的灰化製程。
在n型區域50N和p型區域50P的佈植之後，可執行退火，以修復佈植損壞並激活所佈植的p型和/或n型雜質。在一些實施方式中，在成長期間可原位摻雜外延的鰭片的成長材料，這可避免佈植，儘管原位摻雜和佈植摻雜可一起使用。
在第5圖中，虛設介電層70形成在鰭片66和/或奈米結構55上。虛設介電層70可以是例如矽氧化物、矽氮化物、其組合、或類似者，並且可根據可接受的技術沉積或熱成長。在虛設介電層70上方形成虛設閘極層72，並且在虛設閘極層72上方形成遮罩層74。虛設閘極層72可沉積在虛設介電層70上方，然後例如經由化學機械研磨而進行平坦化。遮罩層74可沉積在虛設閘極層72上方。虛設閘極層72可以是導電性材料或非導電性材料，並且可選自包括非晶態矽、多晶態矽(多晶矽(polysilicon))、多晶態矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金 屬氧化物、和金屬的群組。沉積虛設閘極層72可經由物理氣相沉積(PVD)、化學氣相沉積、濺射沉積、或用於沉積所選擇的材料的其它技術。虛設閘極層72可由其它材料所製成，這些其它材料對於隔離區域的蝕刻具有高的蝕刻選擇性。遮罩層74可包括例如矽氮化物、矽氧氮化物、或類似者。在這個實施例中，跨越n型區域50N和p型區域50P形成單個虛設閘極層72和單個遮罩層74。注意的是，僅出於說明性目的，虛設介電層70顯示為僅覆蓋鰭片66和奈米結構55。在一些實施方式中，可沉積虛設介電層70，使得虛設介電層70覆蓋淺溝槽隔離區域68，使得虛設介電層70在介於虛設閘極層72和淺溝槽隔離區域68之間延伸。
第6A圖至第22B圖繪示了在多個實施方式裝置的製造中的各個附加的步驟。第6A圖至第22B圖繪示了在n型區域50N和p型區域50P的任一者中的多個特徵。在第6A圖至第6C圖中，將遮罩層74(見第5圖)圖案化可使用可接受的光微影和蝕刻技術，以形成遮罩78。然後，遮罩78的圖案可轉移到虛設閘極層72和轉移到虛設介電層70，以分別地形成虛設閘極76和虛設閘極介電質71。虛設閘極76覆蓋鰭片66的相應的通道區域。遮罩78的圖案可用於將多個虛設閘極76中的各者與鄰近的多個虛設閘極76物理性地分隔。虛設閘極76也可具有縱長方向，此縱長方向基本上垂直於相應的鰭片66的縱長方向。
在第7A圖至第7C圖中，第一間隔物層80和第 二間隔物層82分別地形成在第6A圖至第6C圖所繪示的結構上方。第一間隔物層80和第二間隔物層82隨後將被圖案化，以充當用於形成自對準(self-aligned)的源極/汲極區域的間隔物。在第7A圖至第7C圖中，第一間隔物層80形成在淺溝槽隔離區域68的頂表面上；在鰭片66、奈米結構55、和遮罩78的頂表面和側壁上；以及在虛設閘極76和虛設閘極介電質71的側壁上。第二間隔物層82沉積在第一間隔物層80上方。第一間隔物層80可由矽氧化物、矽氮化物、矽氧氮化物、或類似者所形成，使用例如熱氧化的技術、或經由化學氣相沉積、原子層沉積、或類似者而沉積。第二間隔物層82可由具有與第一間隔物層80的材料不同的蝕刻速率的材料所形成，例如矽氧化物、矽氮化物、矽氧氮化物、或類似者，並且可經由化學氣相沉積、原子層沉積、或類似者而沉積。
在形成第一間隔物層80之後並且在形成第二間隔物層82之前，可執行用於輕摻雜的源極/汲極(lightly doped source/drain,LDD)區域(未分開地繪示)的佈植。在具有不同的裝置類型的實施方式中，類似於以上在第4圖中所討論的佈植，可在n型區域50N上方形成遮罩，例如光阻，同時暴露p型區域50P，並且適當類型(例如，p型)的雜質可佈植到在p型區域50P中暴露的鰭片66和奈米結構55中。然後可移除遮罩。隨後，可在暴露n型區域50N的同時在p型區域50P上方形成遮罩，例如光阻，並且可將適當的類型的雜質(例如，n型)佈植到在n型區 域50N中暴露的鰭片66和奈米結構55中。然後可移除遮罩。n型雜質可能是先前所討論的n型雜質中的任何一者，並且p型雜質可能是先前所討論的p型雜質中的任何一者。輕摻雜的源極/汲極區域可具有在約1×1015原子/cm3至約1×1019原子/cm3的範圍內的雜質的濃度。可使用退火，以修復佈植損壞並且激活所佈植的雜質。
在第8A圖至第8C圖中，蝕刻第一間隔物層80和第二間隔物層82，以形成第一間隔物81和第二間隔物83。如下文將更詳細討論的內容，第一間隔物81和第二間隔物83用於自對準的隨後所形成的源極汲極區域，以及在後續的處理期間保護鰭片66和/或奈米結構55的側壁。蝕刻第一間隔物層80和第二間隔物層82可使用合適的蝕刻製程，例如等向性蝕刻製程(例如濕式蝕刻製程)、異向性蝕刻製程(例如乾式蝕刻製程)、或類似者。在一些實施方式中，第二間隔物層82的材料具有與第一間隔物層80的材料不同的蝕刻速率，使得第一間隔物層80可在當將第二間隔物層82圖案化時充當蝕刻停止層，並且使得第二間隔物層82可在當將第一間隔物層80圖案化時充當遮罩。例如，蝕刻第二間隔物層82可使用異向性蝕刻製程，其中第一間隔物層80充當蝕刻停止層，其中第二間隔物層82的剩餘部分形成第二間隔物83，如在第8B圖中所繪示。此後，第二間隔物83充當遮罩，同時蝕刻第一間隔物層80的暴露的部分，從而形成第一間隔物81，如在第8B圖和第8C圖中所繪示。
如在第8B圖中所繪示，第一間隔物81和第二間隔物83設置在鰭片66和/或奈米結構55的側壁上。如在第8C圖中所繪示，在一些實施方式中，可從鄰近遮罩78、虛設閘極76、和虛設閘極介電質71的第一間隔物層80上方移除第二間隔物層82，並且第一間隔物81設置在遮罩78、虛設閘極76、和虛設閘極介電質71的側壁上。在其它的實施方式中，第二間隔物層82的一部分可保留在鄰近遮罩78、虛設閘極76和虛設閘極介電質71的第一間隔物層80上方。
注意的是，以上的揭示內容大體上描述了形成間隔物和輕摻雜的源極/汲極區域的製程。可使用其它的製程和順序。例如，可利用較少的間隔物或附加的間隔物、不同的步驟順序(例如，第一間隔物81可在沉積第二間隔物層82之前被圖案化)，可形成和移除附加的間隔物，和/或類似者。此外，形成n型和p型裝置可使用不同的結構和步驟。
在第9A圖至第9C圖中，根據一些實施方式，第一凹陷處86形成在奈米結構55和鰭片66中。在第一凹陷處86中將隨後形成外延的材料和外延的源極/汲極區域。第一凹陷處86可延伸穿過第一奈米結構52、第二奈米結構54、並且部分地穿過鰭片66。在一實施方式中，第一凹陷處86可部分地延伸至抗穿通區域49中，如在第9C圖中所繪示。在其它的實施方式中，第一凹陷處86可延伸穿過抗穿通區域49並且可進一步地延伸部分地穿過基板 50。在一實施方式中，可蝕刻奈米結構55和鰭片66，使得第一凹陷處86的底表面設置在低於淺溝槽隔離區域68的頂表面、或者諸如此類，如由第9B圖所繪示。在其它的實施方式中，淺溝槽隔離區域68的頂表面可與第一凹陷處86的底表面齊平。
形成第一凹陷處86可經由蝕刻奈米結構55和鰭片66，使用異向性蝕刻製程(例如反應性離子蝕刻、中性束蝕刻、或類似者)。在用於形成第一凹陷處86的蝕刻製程期間，第一間隔物81、第二間隔物83、和遮罩78遮蓋了鰭片66、奈米結構55、和基板50的多個部分。可使用單一個蝕刻製程或多個蝕刻製程，以蝕刻奈米結構55中的每一層。在第一凹陷處86達到期望的深度之後，可使用定時的蝕刻製程以停止蝕刻。
在第10圖中，由第一凹陷處86所暴露的由第一半導體材料(例如，第一奈米結構52)所形成的多層堆疊64的多個層的多個側壁的多個部分被蝕刻，以形成多個側壁凹陷處88。儘管鄰近側壁凹陷處88的第一奈米結構52的側壁在第10圖中繪示為直的，但是側壁可以是凹的或凸的。蝕刻側壁可使用等向性蝕刻製程，例如濕式蝕刻、或類似者。在其中第一奈米結構52包括例如SiGe、並且第二奈米結構54包括例如Si或SiC的實施方式中，可使用四甲基氫氧化銨(tetramethylammonium hydroxide,TMAH)、氫氧化銨(NH4OH)、或類似者的乾式蝕刻製程，以蝕刻多個第一奈米結構52的多個側壁。
在第11圖中，多個內部間隔物90形成在多個側壁凹陷處88中。形成多個內部間隔物90可經由在第10圖中所繪示的結構上方沉積內部間隔物層(未分開地繪示)。內部間隔物90充當介於隨後形成的源極/汲極區域以及閘極介電層120和閘極電極102之間的隔離特徵(隨後在第19A圖和第19B圖中示出)。如以下將更詳細討論的內容，外延的源極/汲極區域和外延的材料將形成在第一凹陷處86中，而第一奈米結構52A、52B、52C、和52D將用閘極介電層120和閘極電極102替換。
沉積內部間隔物層可經由保形的沉積製程，例如化學氣相沉積、原子層沉積、或類似者。內部間隔物層可包含諸如矽碳氮化物(SiCN)或矽氧碳氮化物(SiOCN)的材料。在其它的實施方式中，可使用矽氮化物或矽氧氮化物，或任何合適的材料，例如介電常數值(k-value)小於約3.5的低介電常數(low-k)材料。然後可異向性地蝕刻內部間隔物層，以形成內部間隔物90。儘管將內部間隔物90的外側壁繪示為與第二奈米結構54的側壁齊平，但是第一內部間隔物90的外側壁可延伸超過第二奈米結構54的側壁、或者從第二奈米結構54的側壁凹陷。此外，儘管內部間隔物90的外側壁在第11圖中繪示為直的，但是內部間隔物90的外側壁可以是凹的或凸的。蝕刻內部間隔物層可經由異向性蝕刻製程，例如反應性離子蝕刻、中性束蝕刻、或類似者。內部間隔物90可用於防止經由後續的蝕刻製程對於後續形成的源極/汲極區域(如在第14A圖至第 14D圖所示)的損傷，例如用於形成閘極介電層120和閘極電極102的蝕刻製程(如在第19A圖和第19B圖所示)。
在第12A圖至第12C圖中，第一外延材料91形成在第一凹陷處86中。第一外延材料91可外延地成長，使用例如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、氣相外延(vapor phase epitaxy，VPE)、分子束外延(MBE)、或類似者的製程。外延成長製程的參數的調整允許在第一凹陷處86中的第一外延材料91的自底向上成長，使得在第一凹陷處86的其它部分之前，第一外延材料91的成長發生在第一凹陷處86的底部部分處。在一實施方式中，第一外延材料91的最小成長或較小成長可成長在第二奈米結構54A至54D上。然而，這種最小成長或較小成長可能少於在第一凹陷處86中的自底向上成長的量。調整外延成長製程的參數可包括在外延成長製程期間調整氣流和/或腔室溫度。第一外延材料91可包含未摻雜的矽、或類似者，並且可形成為填充設置在抗穿通區域49中的第一凹陷處86的底部部分。例如，第一外延材料91可設置在介於抗穿通區域49/基板50和隨後形成的外延的源極/汲極區域92之間(如在第14A圖至第14D圖中所示)。在第一外延材料91的形成期間，不執行原位摻雜，因此，在第一外延材料91中不存在摻質。
進一步參考第12A圖至第12C圖，第一外延材料 91可具有彎曲的頂表面。在所繪示的實施方式中，第一外延材料91可具有彎曲的頂表面(其具有凹形輪廓)和彎曲的底表面(其具有凸形輪廓)。在所繪示的實施方式中，第一外延材料91可與內部間隔物90的底表面和側壁物理性接觸。在一實施方式中，第一外延材料91可具有彎曲的頂表面，此彎曲的頂表面從第一內部間隔物90的第一側壁連續地彎曲到第二內部間隔物90的第二側壁。在一實施方式中，第一外延材料91可具有彎曲的底表面，此彎曲的底表面從第一內部間隔物90的第一底表面連續地彎曲到第二內部間隔物90的第二底表面。在一實施方式中，從奈米結構55的最底部點到第一外延材料91的最底部點的第二高度H2可在從15奈米(nm)至25奈米的範圍內。在一實施方式中，從第一外延材料91的頂表面的最底部點到第一外延材料91的最底部點的第三高度H3可在從15奈米至25奈米的範圍內。如在第12C圖中所示，第一外延材料91的頂表面的最底部點低於奈米結構55的最底部表面(例如，52A的底表面)。在一實施方式中，第一外延材料91的底表面的整體可與抗穿通區域49物理性接觸。在一實施方式中，第一外延材料91的底表面的一部分可與抗穿通區域49物理性接觸。在其它的實施方式中，如在第12D圖中所示，第一外延材料91的頂表面的最底部點與奈米結構55的最底部表面(例如，52A的底表面)在相同的層級處。在第12D圖的實施方式中，從第一外延材料91的頂表面的最底部點到第一外延材料91的最底部點的第四高度H4 等於第二高度H2。第12D圖的實施方式的有利特徵在於，可在介於抗穿通區域49/基板50和隨後形成的外延的源極/汲極區域92之間設置較大體積的第一外延材料91(如在第14A圖至第14D圖中所示)。這防止隨後形成的外延的源極/汲極區域92形成為低於抗穿通區域49的最頂部表面，並且導致改進減小由於抗穿通佈植的結果而形成的放大電場，以及改進緩解接面漏電流(Iboff)。
第12E圖繪示了替代性實施方式。除非另有說明，在這個實施方式(以及隨後討論的實施方式)中相似的參考標號代表在第1圖至第12D圖中所示的實施方式中由相似製程形成的相似組件。據此，製程步驟和可應用的材料在此不再重複。這個實施方式的初始步驟與在第1圖至在第11圖中所示的基本上相同。
進一步參考第12E圖，在一實施方式中，第一外延材料91可具有彎曲的頂表面。在一實施方式中，第一外延材料91的頂表面的一部分可具有彎曲的頂表面，此彎曲的頂表面具有凸的輪廓。在一實施方式中，第一外延材料91的頂表面的一部分可具有凸輪廓的彎曲頂表面，而第一外延材料91的頂表面的剩餘部分可具有凹輪廓的彎曲頂表面。在一實施方式中，第一外延材料91可具有彎曲的底表面，此彎曲的底表面具有凸的輪廓。在一實施方式中，第一外延材料91可與內部間隔物90的底表面和側壁物理性接觸。在一實施方式中，第一外延材料91可具有一頂表面，此頂表面從內部間隔物90的第一側壁彎曲到不同的內 部間隔物90的第二側壁。在一實施方式中，第一外延材料91可具有彎曲的底表面，此彎曲的底表面從內部間隔物90的第一底表面連續地彎曲到不同的內部間隔物90的第二底表面。在一實施方式中，從奈米結構55(例如，第一奈米結構52A)的最底部表面到第一外延材料91的最底部點的第二高度H2可在從15奈米至25奈米的範圍內。在一實施方式中，從第一外延材料91的頂表面的最頂部點到第一外延材料91的最底部點的第五高度H5可在從25奈米到35奈米的範圍內。在一實施方式中，第一外延材料91的頂表面的最頂部點高於奈米結構55(例如，第一奈米結構52A)的最底部表面。在一實施方式中，第一外延材料91的頂表面的最頂部點位在第一外延材料91的頂表面的中心或中點處。第12E圖中所示，在一實施方式中，第一外延材料91的底表面的整體可與抗穿通區域49物理性接觸。在其它的實施方式中，第一外延材料91的底表面的一部分可與抗穿通區域49物理性接觸。第12E圖的實施方式的有利特徵是在第一凹陷處86中形成了較大體積的第一外延材料91。在第一外延材料91上方形成隨後形成的外延的源極/汲極區域92之後(在第14A圖至第14D圖中示出)，簡化了在外延的源極/汲極區域92上方和在介於鄰近的遮罩78和鄰近的虛設閘極76之間的形成第一層間介電質(ILD)96(在第15A圖和第15B圖中示出)的製程。
在第13A圖中，對第一外延材料91執行佈植製程93，以將摻質引入到第一外延材料91內。佈植製程93 用於在第一外延材料91中產生梯度摻雜的分佈，並且可使用高電流離子佈植機或類似者來執行。在佈植製程93中，使用各種離子種類而引入佈植物種類(或摻質)，這些離子種類被離子化並加速，以使用多個離子束撞擊到第一外延材料91內。這將導致第一外延材料91(例如，矽)的數千個原子從每個離子佈植被移出，以及在第一外延材料91之內的摻質的後續分佈。經由改變多個離子束的能量和劑量，可以在第一外延材料91中形成梯度摻雜的分佈。儘管在第13A圖中的佈植製程93示出為對第12A圖至第12C圖中所繪示的結構進行，但是佈植製程93、後續的製程、和可應用的材料可應用於在第12A圖至第12E圖中所示的任何實施方式。如在第13B圖中所示，佈植製程93可相對於垂直於基板50(例如可以是晶圓)的主要表面的軸213以傾斜角度θ 1引導佈植物種類(或摻質)。在一些實施方式中，傾斜角度θ 1可在從0°到15°的範圍內。如在第13C圖中所示，佈植製程93可以以扭曲(也稱為旋轉)角度θ 2引導佈植物種類，此扭曲角度θ 2指定了介於晶圓凹口或平面(例如，當基板50是晶圓時)和由離子束方向矢量在晶片上的投影形成的矢量之間的角度。在一些實施方式中，扭曲/旋轉角度θ 2可在從0°到360°的範圍內。
在各個實施方式中，佈植物種類可包括由砷(As)、磷(P)、銻(Sb)、二氟化硼(BF2)、硼(B)、其組合、或類似者所形成的離子。在一實施方式中，佈植製程93將源自砷(As)和/或磷(P)的摻質引入到在n型區域50N(例如， NMOS區域)中的第一外延材料91內。在一實施方式中，佈植製程93將源自銻(Sb)、二氟化硼(BF2)、和/或硼(B)的摻質引入到在p型區域50P(例如PMOS區域)中的第一外延材料91內。佈植製程93將摻質引入到第一外延材料91內，此摻質具有與抗穿通區域49的導電性類型相反的導電性類型。可使用離子束來輸送佈植物種類，使得在佈植製程93之後，在第一外延材料91中的佈植摻質的摻質濃度在從1×1017原子/cm3至1×1020原子/cm3的範圍內，並且第一外延材料91具有梯度摻雜的分佈。第一外延材料91具有一摻質濃度其低於隨後形成的外延的源極/汲極區域92的摻質濃度(在第14A圖至第14D圖中示出)。
在一實施方式中，在第一外延材料91的頂表面下方15奈米至30奈米的深度D1處，第一外延材料91可具有在從1×1020原子/cm3至5×1020原子/cm3範圍內的峰值摻質濃度數值。因此，第一外延材料91的摻質濃度可從第一外延材料91的頂表面沿著朝向基板50的底表面的方向增加，直到深度D1。在深度D1下方，第一外延材料91的摻質濃度可從峰值摻質濃度數值沿著朝向基板50的底表面的方向降低。例如，第13D圖示出了例如使用具有不同能量的離子束的佈植製程93的摻質濃度相對於佈植深度的多條跡線。跡線170、172、和174表示使用具有增加的能量的離子束的佈植製程93。在第13D圖中，實施例跡線170、172、和174可分別地代表使用具有3keV、5keV、和7keV能量的離子束的佈植製程。在其 它的實施方式中，其它的佈植能量也是可能的。實施例跡線170、172、和174可分別地具有1×1019原子/cm3、6×1018原子/cm3、和5×1018原子/cm3的峰值摻質濃度數值。實施例跡線170、172、和174可分別地在第一外延材料91的頂表面下方5奈米、9奈米、和11奈米的深度D1處具有峰值摻質濃度數值。
由於在梯度摻雜的第一外延材料91內佈植的摻質的摻質濃度在從1×1017原子/cm3的下限閾值到1×1020原子/cm3的上限閾值的範圍內，並且低於隨後形成的外延的源極/汲極區域92的摻質濃度，因此可以達到多個優點。這些優點包括減小了由於先前在第2圖中所示的抗穿通佈植而形成的放大電場，並且進一步導致減輕由此放大電場所引起的接面漏電流(Iboff)。例如，在梯度摻雜的第一外延材料91內佈植的摻質的摻質濃度高於閾值上限1×1020原子/cm3會導致不充分的電場減小，並因此導致更高的接面漏電流(Iboff)，並且在梯度摻雜的第一外延材料91內佈植的摻質的摻質濃度低於閾值下限1×1017原子/cm3會導致只有極微小的或較小的電場減小，並因此導致接面漏電流(Iboff)的極微小的減輕。
在一實施方式中，執行佈植製程93可在從-60℃到450℃範圍內的溫度。在一實施方式中，當佈植物種類包括由砷(As)所形成的離子時，可使用具有在從3keV到38keV範圍內的能量的離子束來輸送佈植物種類。在一實施方式中，當佈植物種類包括由磷(P)所形成的離子時， 可使用能量在從2keV至23keV範圍內的離子束來輸送佈植物種類。在一實施方式中，當佈植物種類包括由銻(Sb)所形成的離子時，可使用能量在從8keV至92keV範圍內的離子束來輸送佈植物種類。在一實施方式中，當佈植物種類包括由二氟化硼(BF2)所形成的離子時，可使用能量在從3keV至24keV範圍內的離子束來輸送佈植物種類。在一實施方式中，當佈植物種類包括由硼(B)所形成的離子時，可以使用能量在從1keV至8keV範圍內的離子束來輸送佈植物種類。在一實施方式中，輸送佈植物種類(摻質)可使用具有在從5x1013原子/cm2至1x1015原子/cm2範圍內的劑量的離子束。執行佈植製程93使用能量大於上述能量範圍的離子束，或使用劑量大於上述劑量範圍的離子束，可能會導致對裝置性能產生負面影響的短通道效應和閘極誘導的汲極洩漏。執行佈植製程93使用能量低於上述能量範圍的離子束，或使用劑量低於上述劑量範圍的離子束，可能導致接面洩漏電流(Iboff)的減輕不足，這將降低裝置性能。
第13E圖和第13F圖繪示了在第一外延材料91上執行佈植製程93之後，在第12A圖至第12E圖中所示實施方式的區域56/60。在佈植製程93之後，第一外延材料91可具有梯度摻雜的分佈，使得第一外延材料91的摻質濃度從第一外延材料91的頂表面沿著朝向基板50的底表面的方向增加，直到深度D1。在深度D1下方，第一外延材料91的摻質濃度沿著朝向基板50的底表面的方向 降低。例如，如在第13E圖中所示，在第一外延材料91的頂表面處的區域131中的摻質濃度可高於在第一外延材料91的深度D1以下的第一外延材料91的其它下方的區域(例如，區域132)的摻質濃度。在另一個實施例中，如在第13F圖中所示，第一外延材料91的頂表面的最頂部點位在第一外延材料91的頂表面的中心或中點處，並且在第一外延材料91的頂表面處的區域139中的摻質濃度可高於在第一外延材料91的深度D1以下的第一外延材料91的其它下方的區域(例如，區域140)的摻質濃度。此外，沿著內部間隔物90的側壁的第一外延材料91的區域(例如，在區域133/141中)可具有比在內部間隔物90下方的第一外延材料91的區域(例如，在區域134/142中)較高的摻質濃度。在第13E圖和第13F圖中所示的實施方式中，在佈植製程93之後，內部間隔物90可具有低於1×1017原子/cm3的摻質濃度。
由於對鰭片66的上部執行抗穿通(APT)佈植、隨後在鰭片66上方形成奈米結構55的結果，可以達到多個優點。第一凹陷處86形成在奈米結構55和鰭片66中。隨後，在第一凹陷處86中形成第一外延材料91(例如，未摻雜的矽層)。對第一外延材料91執行佈植製程93，使得第一外延材料91具有梯度摻雜的分佈。然後在第一外延材料91上方的第一凹陷處86中形成源極/汲極區域92。這些優點包括減小了由於抗穿通佈植而形成的放大電場，並且因此減輕了由此放大電場所引起的接面漏電流(Iboff)。 此外，由於接面漏電流可減少一個數量級(其在1至2的範圍內)，所揭示的實施方式導致了改善的裝置性能。此外，所揭示的方法可容易地整合到現有的製程中，並且以較低的製造成本提供了對於接面漏電流的解决方案。
在第14A圖至第14D圖中，外延的源極/汲極區域92形成在第一外延材料91上方的第一凹陷處86中。在一些實施方式中，外延的源極/汲極區域92可對於第二奈米結構54A、54B、54C、和54D施加應力，從而提高性能。如在第14D圖中所繪示，外延的源極/汲極區域92形成在第一凹陷處86中，使得每個虛設閘極76設置在介於相應的相鄰的成對的外延的源極/汲極區域92之間。在一些實施方式中，第一間隔物81用於將外延的源極/汲極區域92與虛設閘極76分隔，並且內部間隔物90用於將外延的源極/汲極區域92與第一奈米結構52A、52B、52C、和52D分隔適當的側向距離，使得外延的源極/汲極區域92不會與隨後形成的所得的奈米場效電晶體的閘極發生短路。
形成在n型區域50N(例如NMOS區域)中的外延的源極/汲極區域92可經由遮蓋p型區域50P(例如PMOS區域)。然後，在n型區域50N中的第一凹陷處86中外延地成長外延的源極/汲極區域92。外延的源極/汲極區域92可包括適合於n型奈米場效電晶體的任何可接受的材料。例如，如果第二奈米結構54是矽，外延的源極/汲極區域92可包括對於第二奈米結構54A、54B、54C、 和54D施加拉伸應變的材料，例如矽、矽碳化物、磷摻雜的矽碳化物、矽磷化物、或類似者。外延的源極/汲極區域92可具有從奈米結構55的相應的上表面凸起的表面，並且可具有晶面(facets)。
形成在p型區域50P(例如PMOS區域)中的外延的源極/汲極區域可經由遮蓋n型區域50N(例如NMOS區域)。然後，在p型區域50P中的第一凹陷處86中外延地成長外延的源極/汲極區域92。外延的源極/汲極區域92可包括適合於p型奈米場效電晶體的任何可接受的材料。例如，如果第一奈米結構52是矽鍺，外延的源極/汲極區域92可包含對於第一奈米結構52A、52B、52C、和52D施加壓縮應變的材料，例如矽鍺、硼摻雜的矽鍺、鍺、鍺錫、或類似者。外延的源極/汲極區域92也可具有從奈米結構55的相應的表面凸起的表面，並且可具有晶面(facets)。
可用摻質來佈植外延的源極/汲極區域92、第一奈米結構52、第二奈米結構54、和/或基板50，以形成源極/汲極區域，類似於先前所討論的用於形成輕摻雜的源極/汲極區域的製程，隨後進行退火。源極/汲極區域可具有在約1×1019原子/cm3和約1×1021原子/cm3之間的雜質濃度。用於源極/汲極區域的n型和/或p型雜質可以是先前所討論的任何的雜質。在一些實施方式中，可在成長期間原位摻雜外延的源極/汲極區域92。
作為用於在n型區域50N和p型區域50P中形 成外延的源極/汲極區域92的外延製程的結果，外延的源極/汲極區域92的上表面具有側向地向外擴展超過奈米結構55的側壁的晶面。在一些實施方式中，這些晶面導致一個相同的奈米場效電晶體的鄰近的多個外延的源極/汲極區域92合併，如由第14B圖所繪示。在其它的實施方式中，如由第14C圖所繪示，在完成了外延製程之後，鄰近的多個外延的源極/汲極區域92保持為分隔的。在第14B圖和第14C圖所繪示的實施方式中，第一間隔物81可形成至在淺溝槽隔離區域68的頂表面，從而阻擋外延的成長。在一些其它的實施方式中，第一間隔物81可覆蓋奈米結構55的側壁的部分，進一步阻擋外延的成長。在一些其它的實施方式中，可調整用於形成第一間隔物81的間隔物蝕刻以移除間隔物材料，以允許外延地成長的區域延伸到淺溝槽隔離區域68的表面。
外延的源極/汲極區域92可包含一或多個半導體材料層。例如，外延的源極/汲極區域92可包含第一半導體材料層92A、第二半導體材料層92B、和第三半導體材料層92C。任何數量的半導體材料層可用於外延的源極/汲極區域92。第一半導體材料層92A、第二半導體材料層92B、和第三半導體材料層92C中的各者可由不同的半導體材料所形成，並且可被摻雜為不同的摻質濃度。在一些實施方式中，第一半導體材料層92A可具有小於第二半導體材料層92B的摻質濃度。在一些實施方式中，第二半導體材料層92B可具有小於第三半導體材料層92C的摻質 濃度。在一些實施方式中，第一半導體材料層92A可具有比第二半導體材料層92B較低的鍺濃度。在一些實施方式中，第二半導體材料層92B可具有比第三半導體材料層92C較低的鍺濃度。在其中外延的源極/汲極區域92包含三個半導體材料層的實施方式中，可沉積第一半導體材料層92A，可在第一半導體材料層92A上方沉積第二半導體材料層92B，並且可在第二半導體材料層92B上方沉積第三半導體材料層92C。
在第15A圖和第15B圖中，在第14A圖至第14D圖中所繪示的結構上方沉積第一層間介電質(ILD)96。第一層間介電質96可由介電材料所形成，並且可經由任何合適的方法來沉積，例如化學氣相沉積、電漿增強化學氣相沉積(PECVD)、或可流動的化學氣相沉積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass,PSG)、硼矽酸鹽玻璃(boro-silicate glass,BSG)、硼摻雜的磷矽酸鹽玻璃(boron-doped phospho-silicate glass,BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass,USG)、或類似者。可使用經由任何可接受的製程所形成的其它絕緣材料。在一些實施方式中，接觸蝕刻停止層(contact etch stop layer,CESL)94設置在介於第一層間介電質96以及外延的源極/汲極區域92、遮罩78、第一間隔物81、和第二間隔物83之間。接觸蝕刻停止層94可包含介電材料，例如矽氮化物、矽氧化物、矽氧氮化物、或類似者，接觸蝕刻停止層94具有與上覆的第一層間 介電質96的材料不同的蝕刻速率。
在第16A圖和第16B圖中，可執行例如化學機械研磨的平坦化製程，以使第一層間介電質96的頂表面與虛設閘極76的頂表面或遮罩78的頂表面齊平。平坦化製程也可移除在虛設閘極76上的遮罩78，以及沿著遮罩78的側壁的第一間隔物81的部分。在平坦化製程之後，虛設閘極76、第一間隔物81、和第一層間介電質96的多個頂表面是齊平的。據此，虛設閘極76的頂表面通過第一層間介電質96而暴露。在一些實施方式中，可保留遮罩78，在這種情況下，平坦化製程使第一層間介電質96的頂表面與遮罩78的頂表面和第一間隔物81的頂表面齊平。
在第17A圖和第17B圖中，在蝕刻步驟中移除虛設閘極76和遮罩78(如果存在的話)，從而形成凹陷處98。也可移除在凹陷處98中的虛設閘極介電質71的部分。在一些實施方式中，只有移除虛設閘極76並且虛設閘極介電質71保留且經由凹陷處98而暴露。在一些實施方式中，虛設閘極介電質71從在晶粒的第一區域(例如，核心邏輯區域)中的凹陷處98移除，並且保留在晶粒的第二區域(例如，輸入/輸出區域)中的凹陷處98中。在一些實施方式中，移除虛設閘極76經由異向性乾式蝕刻製程。例如，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，反應氣體選擇性地蝕刻虛設閘極76而沒有蝕刻第一層間介電質96或第一間隔物81。每個凹陷處98暴露多層堆疊64和在多層堆疊64上方。多層堆疊64的多個部分設置在介於相鄰的成 對的外延的源極/汲極區域92的之間。在移除期間，當蝕刻虛設閘極76時，虛設閘極介電質71可用作蝕刻停止層。然後，在虛設閘極76的移除之後，可以可選地移除虛設閘極介電質71。
在第18A圖和第18B圖中，從區域50N和區域50P中移除第一奈米結構52A、52B、52C、和52D。移除第一奈米結構52A、52B、52C、和52D可經由等向性蝕刻製程，例如濕式蝕刻、乾式蝕刻、或類似者。用於移除第一奈米結構52A、52B、52C、和52D的蝕刻劑可對於第二奈米結構54A、54B、54C和54D的材料具有選擇性。第二奈米結構54A、54B、54C、和54D隨後也可分別地稱為通道層54A、54B、54C、和54D。在其中第一奈米結構52A、52B、52C、和52D包含第一半導體材料(例如，SiGe、或類似者)並且第二奈米結構54A、54B、54C、和54D包含第二半導體材料(例如，Si、SiC、或類似者)的實施方式中，基於氟的蝕刻劑(例如氟化氫(HF))、基於氟的氣體、或類似者可用於移除在區域50N和區域50P中的多層堆疊64的多個層。
在第19A圖和第19B圖中，形成閘極介電層120和閘極電極102，用於替換閘極。閘極介電層120保形地沉積在凹陷處98中。閘極介電層120可形成在第二奈米結構54A、54B、54C、和54D的頂表面、側壁、和底表面上。閘極介電層120也可沉積在第一層間介電質96、接觸蝕刻停止層94、第一間隔物81、和淺溝槽隔離區域 68這些層的頂表面上、以及在第一間隔物81和內部間隔物90二者的側壁上。
根據一些實施方式，閘極介電層120包含一或多個介電層，例如氧化物、金屬氧化物、類似者、或其組合。例如，在一些實施方式中，閘極介電質可包含矽氧化物層、和在矽氧化物層上方的金屬氧化物層。在一些實施方式中，閘極介電層120包括高k(高介電常數)介電材料，並且在這些實施方式中，閘極介電層120可具有大於約7.0的k(介電常數)值，並且可包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的金屬氧化物或矽酸鹽、或其組合。閘極介電層120的結構在n型區域50N和p型區域50P中可以相同或不同。閘極介電層120的形成方法可包括分子束沉積(Molecular-Beam Deposition，MBD)、原子層沉積、電漿增強化學氣相沉積、或類似者。
多個閘極電極102分別地沉積在多個閘極介電層120上方，並且填充凹陷處98的其餘部分。閘極電極102可包括含金屬的材料，例如鈦氮化物、鈦氧化物、鉭氮化物、鉭碳化物、鈷、釕、鋁、鎢、其組合、或其多層。例如，儘管在第19A圖和第19B圖中繪示了單層閘極電極102，但是閘極電極102可包含任意數量的襯墊層、任意數量的功函數調諧層、和填充材料。構成閘極電極102的多個層的任何組合可沉積在介於鄰近的多個第二奈米結構54之間。
在n型區域50N和p型區域50P中的多個閘極 介電層120的形成可同時地發生，使得在每個區域中的多個閘極介電層120由相同的材料所形成，並且多個閘極電極102的形成可同時地發生，使得在每個區域中的多個閘極電極102由相同的材料所形成。在一些實施方式中，在每個區域中的多個閘極介電層120可經由有區別的多個製程而形成，使得多個閘極介電層120可以是不同的材料和/或具有不同數量的多個層，和/或在每個區域中的多個閘極電極102可經由有區別的多個製程所形成，使得多個閘極電極102可以是不同的材料和/或具有不同數量的多個層。當使用有區別的多個製程時，可使用各種遮蓋步驟，以遮蓋並暴露適當的區域。
在凹陷處98的填充之後，可執行例如化學機械研磨的平坦化製程，以移除閘極介電層120和閘極電極102的材料的多個過量部分，這些層和材料的過量部分在第一層間介電質96的頂表面上方。閘極電極102和閘極介電層120的材料的多個剩餘部分因此形成所得的奈米場效電晶體的替換閘極結構。閘極電極102和閘極介電層120可統稱為「閘極結構」。
在第20A圖和第20B圖中，示出了繪示第12C圖的實施方式的結構。閘極結構(包括閘極介電層120和對應的上覆的閘極電極102)是凹陷的，使得凹陷處直接地形成在閘極結構上方和第一間隔物81的相對的多個部分之間。在凹陷處中填充包含一或多層的介電材料(例如矽氮化物、矽氧氮化物、或類似者)的閘極遮罩104，隨後經由 平坦化製程，以移除在第一層間介電質96上方延伸的介電材料的過量部分。隨後形成的閘極接觸件(例如以下參考第22A圖和第22B圖所討論的閘極接觸件114)穿透閘極遮罩104以接觸凹陷的閘極電極102的頂表面。
在一實施方式中，從閘極結構(例如，閘極介電層120和閘極電極102)的最底部表面到第一外延材料91的最底部點的第六高度H6可以在從15奈米至25奈米的範圍內。如在第20B圖中所示，在一實施方式中，第一外延材料91的頂表面的最底部點低於閘極結構(例如，閘極介電層120和閘極電極102)的最底部表面。
在第20C圖中，示出了繪示第12D圖的實施方式的結構。在一實施方式中，第一外延材料91的頂表面的最底部點與閘極結構(例如，閘極介電層120和閘極電極102)的最底部表面在相同的層級處。在第20C圖的實施方式中，從第一外延材料91的頂表面的最底部點到第一外延材料91的最底部點的第四高度H4等於第六高度H6。
在第20D圖中，示出了繪示第12E圖的替代性實施方式的結構。除非另有說明，在這個實施方式(以及隨後所討論的實施方式)中相似的參考標號代表在第20A圖至第20C圖中所示實施方式中由相似製程所形成的相似組件。據此，製程步驟和可應用的材料在此不再重複。在一實施方式中，從閘極結構(例如，閘極介電層120和閘極電極102)的最底部表面到第一外延材料91的最底部點的第六高度H6可在從15奈米至25奈米的範圍內。如在第20D 圖中所示，在一些實施方式中，第一外延材料91的最頂部點高於閘極結構(例如，閘極介電層120和閘極電極102)的最底部表面。在一實施方式中，第一外延材料91的頂表面的最頂部點位在第一外延材料91的頂表面的中心或中點處。
第一外延材料91的頂表面的最底部點和/或第一外延材料91的最頂部點相對於閘極結構(例如，閘極介電層120和閘極電極102)的最底部表面的層級的高度影響了由於抗穿通佈植的結果而形成的放大電場被減小的量，並且提供一些有利的特徵。第一外延材料91的頂表面的最底部點或第一外延材料91的最頂部點相對於閘極結構(例如，閘極介電層120和閘極電極102)的最底部表面的層級越高，放大電場的可能減小就越大。有利的特徵包括能夠控制由於抗穿通佈植而形成的放大電場的減小的量。
如在第20A圖至第20D圖中進一步所繪示，在第一層間介電質96和閘極遮罩104上方沉積第二層間介電質106。在一些實施方式中，第二層間介電質106是由可流動的化學氣相沉積所形成的可流動的膜。在一些實施方式中，第二層間介電質106由介電材料所形成，例如磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、硼磷矽酸鹽玻璃(BPSG)、未摻雜的矽酸鹽玻璃(USG)、或類似者，並且可經由任何合適的方法來沉積，例如化學氣相沉積、電漿增強化學氣相沉積、或類似者。
在第21A圖和第21B圖中，穿過第二層間介電質 106和閘極遮罩104形成用於閘極接觸件114(隨後在第22A圖和第22B圖中示出)的開口108，以及穿過第二層間介電質106和第一層間介電質96形成用於源極/汲極接觸件112(隨後在第22B圖中示出)的開口109。形成多個開口108和109可使用可接受的光微影和蝕刻技術。開口108可暴露閘極結構的表面，並且開口109可暴露外延的源極/汲極區域92的表面。在外延的源極/汲極區域92上方形成矽化物區域110經由首先沉積一金屬(未分開地繪示)在外延的源極/汲極區域92的暴露部分上方，此金屬能夠與在下方的外延的源極/汲極區域92的半導體材料(例如，矽、矽鍺、鍺)反應以形成矽化物或鍺化物區域，此金屬例如鎳、鈷、鈦、鉭、鉑、鎢、其它的貴金屬、其它的難熔金屬、稀土金屬、或其合金，並且然後執行熱退火製程，以形成矽化物區域110。然後，移除沉積的金屬的未反應的部分，例如經由蝕刻製程。
在第22A圖和第22B圖中，在開口108和109中形成襯墊(例如擴散阻障層、黏附層、或類似者)以及導電材料。襯墊可包括鈦、鈦氮化物、鉭、鉭氮化物、或類似者。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似者。可執行例如化學機械研磨的平坦化製程，以從第二層間介電質106的表面移除過量的材料。剩餘的襯墊和導電材料在開口108中形成閘極接觸件114，並且在開口109中形成源極/汲極接觸件112。閘極接觸件114物理性和電性耦合到閘極電極102，並且源極/汲極接觸件 112物理性和電性耦合到外延的源極/汲極區域92。
本揭示內容的一些實施方式具有一些有利的特徵。多個實施方式包括對半導體鰭片的上部執行抗穿通(APT)佈植，隨後在半導體鰭片上方形成半導體奈米結構。在半導體奈米結構和半導體鰭片中形成凹陷處。隨後，在凹陷處中形成未摻雜的矽層。對矽層執行離子佈植製程，使得矽層具有梯度摻雜的分佈。然後在梯度摻雜的矽層上方的凹陷處中形成源極/汲極區域。本文所揭示的一或多個實施方式可允許減小由於抗穿通佈植而形成的放大電場，並因此減輕由此放大電場所引起的接面漏電流(Iboff)。此外，所揭示的實施方式導致裝置性能的改善，因為接面漏電流可減少一個數量級(其在從1到2的範圍內)。此外，所揭示的方法可容易地整合到現有的製程中，並且以較低的製造成本提供了接面漏電流的解决方案。
根據一實施方式，一種製造半導體裝置的方法包括在半導體基板上方沉積多層堆疊，此多層堆疊包括與複數個通道層交替的複數個犧牲層；在多層堆疊中形成第一凹陷處；在第一凹陷處中的多個犧牲層的多個側壁上形成多個第一間隔物；在第一凹陷處中沉積第一半導體材料，其中第一半導體材料是未摻雜的，其中第一半導體材料與這些第一間隔物中的至少一者的側壁和底表面物理性接觸；在第一半導體材料內佈植摻質，其中在佈植摻質之後，第一半導體材料具有梯度摻雜的分佈；在第一半導體材料上方的第一凹陷處中形成外延的源極/汲極區域，其中外延的 源極/汲極區域的材料不同於第一半導體材料；移除這些犧牲層以形成第二凹陷處；以及在第二凹陷處中形成閘極結構。在一實施方式中，在第一半導體材料內佈植摻質包括一佈植製程，此佈植製程將砷(As)、磷(P)、銻(Sb)、二氟化硼(BF2)、或硼(B)佈植到第一半導體材料內。在一實施方式中，在佈植製程之後，在第一半導體材料內的摻質濃度在從1×1017原子/cm3到1×1020原子/cm3的範圍內。在一實施方式中，在第一半導體材料內佈植摻質還包括相對於垂直於半導體基板的主要表面的軸以第一傾斜角度引導佈植物種類，其中第一傾斜角度在從0°至15°的範圍內。在一實施方式中，從閘極結構的最底部表面到第一半導體材料的最底部點的第一高度在從15奈米至25奈米的範圍內。在一實施方式中，第一半導體材料的頂表面的最底部點低於閘極結構的最底部表面。在一實施方式中，第一半導體材料的頂表面的最底部點與閘極結構的最底部表面在相同的層級處。在一實施方式中，第一半導體材料包括矽。
根據一實施方式，一種製造半導體裝置的方法包括在半導體基板上方沉積第一犧牲層，其中半導體基板的頂部部分包括第一導電性類型的摻質；在第一犧牲層上方沉積第一通道層；蝕刻第一凹陷處其延伸穿過第一犧牲層、第一通道層、和半導體基板的頂部部分；在第一凹陷處中沉積未摻雜的矽層；對未摻雜的矽層執行佈植製程，以提供梯度摻雜的矽層；在第一凹陷處中的梯度摻雜的矽層上 方形成第一源極/汲極區域，第一源極/汲極區域延伸穿過第一犧牲層和第一通道層，其中第一源極/汲極區域包括第二材料其不同於梯度摻雜的矽層的第一材料，並且其中第一材料包括與第一導電性類型相反的第二導電性類型的摻質；使用第一蝕刻製程蝕刻第一犧牲層以形成第二凹陷處；在第二凹陷處中沉積閘極介電層；以及在第二凹陷處中沉積閘極電極，其中閘極介電層和閘極電極填充第二凹陷處。在一實施方式中，梯度摻雜的矽層將半導體基板的頂部部分與第一源極/汲極區域隔離。在一實施方式中，梯度摻雜的矽層具有一摻質濃度其在從梯度摻雜的矽層的頂表面朝向半導體基板的底表面的方向增加，直到梯度摻雜的矽層的第一深度。在一實施方式中，對未摻雜的矽層執行佈植製程還包括在從-60℃到450℃範圍內的溫度將摻質佈植到未摻雜的矽層內。在一實施方式中，對未摻雜的矽層執行佈植製程還包括使用離子束而佈植摻質到未摻雜的矽層內，此離子束具有在從5×1013原子/cm2到1×1015原子/cm2範圍內的劑量。在一實施方式中，第一犧牲層的底表面和未摻雜的矽層的頂表面的最底部點在相同的層級處。
根據一實施方式，一種半導體裝置包括在半導體基板上方的閘極結構；在半導體基板上方和閘極結構的相對的多個側上的多個源極/汲極區域，其中這些源極/汲極區域包括第一材料；在這些源極/汲極區域中的各者下方的第二材料，其中第二材料設置在介於半導體基板和每個源極/汲極區域之間，其中第二材料的頂表面的最底部點與閘極 結構的最底部表面在相同的層級處，並且其中第二材料包括梯度摻雜的分佈；第一通道層其設置在介於多個源極/汲極區域之間和半導體基板上方；以及在介於第一通道層的多個第一端部和半導體基板之間的多個內部間隔物，其中閘極結構填充介於多個內部間隔物之間的空間，並且其中第二材料物理性接觸內部間隔物的底表面和側壁。在一實施方式中，第二材料包括彎曲的底表面，此底表面從多個內部間隔物中的第一者的底表面連續地彎曲到多個內部間隔物中的第二者的底表面。在一實施方式中，第二材料的最頂部點高於閘極結構的底表面。在一實施方式中，第一材料和第二材料包括不同的材料。在一實施方式中，第二材料的摻質濃度低於第一材料的摻質濃度。在一實施方式中，在第二材料內的摻質濃度在從1×1017原子/cm3至1×1020原子/cm3的範圍內。
以上概述了數個實施方式的多個特徵，以便本領域技術人員可較佳地理解本揭示內容的多個態樣。本領域的技術人員應理解，他們可能容易地使用本揭示內容，作為其它製程和結構之設計或修改的基礎，以實現與在此介紹的實施方式的相同的目的，和/或達到相同的優點。本領域技術人員亦應理解，與這些均等的建構不脫離本揭示內容的精神和範圍，並且他們可進行各種改變、替換、和變更，而不脫離本揭示內容的精神和範圍。
49:抗穿通區域
50:基板
54A:第二奈米結構
54B:第二奈米結構
54C:第二奈米結構
54D:第二奈米結構
81:第一間隔物
90:內部間隔物
91:第一外延材料
92:外延的源極/汲極區域
94:接觸蝕刻停止層
102:閘極電極
104:閘極遮罩
106:第二層間介電質
110:矽化物區域
112:源極/汲極接觸件
114:閘極接觸件
120:閘極介電層

Claims (10)

  1. 一種製造半導體裝置的方法，該方法包含：在一半導體基板上方沉積一多層堆疊，該多層堆疊包含與複數個通道層交替的複數個犧牲層；在該多層堆疊中形成一第一凹陷處；在該第一凹陷處中的該些犧牲層的多個側壁上形成多個第一間隔物；在該第一凹陷處中沉積一第一半導體材料，其中該第一半導體材料是未摻雜的，其中該第一半導體材料與該些第一間隔物中的至少一者的一側壁和一底表面物理性接觸；在該第一半導體材料內佈植摻質，其中在佈植摻質之後，該第一半導體材料具有一梯度摻雜的分佈；在該第一半導體材料上方的該第一凹陷處中形成一外延的源極/汲極區域，其中該外延的源極/汲極區域的一材料不同於該第一半導體材料；移除該些犧牲層以形成一第二凹陷處；以及在該第二凹陷處中形成一閘極結構。
  2. 如請求項1所述之製造半導體裝置的方法，其中在該第一半導體材料內佈植摻質還包含相對於垂直於該半導體基板的一主要表面的一軸以第一傾斜角度引導一佈植物種類，其中該第一傾斜角度在從0°至15°的範圍內。
  3. 如請求項1所述之製造半導體裝置的方法， 其中該第一半導體材料的一頂表面的一最底部點低於該閘極結構的一最底部表面。
  4. 如請求項1所述之製造半導體裝置的方法，其中該第一半導體材料的一頂表面的一最底部點與該閘極結構的一最底部表面在相同的層級處。
  5. 一種製造半導體裝置的方法，該方法包含：在一半導體基板上方沉積一第一犧牲層，其中該半導體基板的一頂部部分包含一第一導電性類型的多個摻質；在該第一犧牲層上方沉積一第一通道層；蝕刻一第一凹陷處其延伸穿過該第一犧牲層、該第一通道層、和該半導體基板的該頂部部分；在該第一凹陷處中沉積一未摻雜的矽層；對該未摻雜的矽層執行一佈植製程，以提供一梯度摻雜的矽層；在該第一凹陷處中的該梯度摻雜的矽層上方形成一第一源極/汲極區域，該第一源極/汲極區域延伸穿過該第一犧牲層和該第一通道層，其中該第一源極/汲極區域包含一第二材料，該第二材料不同於該梯度摻雜的矽層的一第一材料，並且其中該第一材料包含與該第一導電性類型相反的一第二導電性類型的多個摻質；使用一第一蝕刻製程來蝕刻該第一犧牲層，以形成一第二凹陷處； 在該第二凹陷處中沉積一閘極介電層；以及在該第二凹陷處中沉積一閘極電極，其中該閘極介電層和該閘極電極填充該第二凹陷處。
  6. 如請求項5所述之製造半導體裝置的方法，其中該梯度摻雜的矽層將該半導體基板的該頂部部分與該第一源極/汲極區域隔離。
  7. 如請求項5所述之製造半導體裝置的方法，其中該梯度摻雜的矽層具有一摻質濃度，該摻質濃度沿著從該梯度摻雜的矽層的頂表面朝向該半導體基板的一底表面的方向增加直至該梯度摻雜的矽層的一第一深度。
  8. 一種半導體裝置，包含：一閘極結構，在一半導體基板上方；多個源極/汲極區域，在該半導體基板上方並且在該閘極結構的相對的多個側上，其中該源極/汲極區域包含一第一材料；一第二材料，在該些源極/汲極區域中的各者的下方，其中該第二材料設置在介於該半導體基板和每個源極/汲極區域之間，其中該第二材料的一頂表面的一最底部點與該閘極結構的一最底部表面在相同的層級處，並且其中該第二材料包含一梯度摻雜的分佈；一第一通道層，設置在介於該些源極/汲極區域之間、 和在該半導體基板上方；以及多個內部間隔物，介於該第一通道層的多個第一端部和該半導體基板之間，其中該閘極結構填充介於該些內部間隔物之間的一空間，並且其中該第二材料物理性接觸該些內部間隔物的多個底表面和多個側壁。
  9. 如請求項8所述之半導體裝置，其中該第二材料包含一彎曲的底表面其從該些內部間隔物中的一第一者的一底表面連續地彎曲到該些內部間隔物中的一第二者的一底表面。
  10. 如請求項8所述之半導體裝置，其中該第二材料的一摻質濃度低於該第一材料的一摻質濃度。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140167161A1 (en) * 2012-12-13 2014-06-19 Globalfoundries Singapore Pte. Ltd. Floating body cell
US20210134721A1 (en) * 2019-10-30 2021-05-06 Taiwan Semiconductor Manufacturing Co., Ltd Backside Power Rail Structure and Methods of Forming Same
US20210202697A1 (en) * 2019-12-26 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

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