TW202301678A - 半導體裝置及其形成方法 - Google Patents

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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
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Abstract

本揭露提供一種具有摻雜井的半導體結構及形成方法。摻雜井可利用平行植入技術及傾斜植入技術來形成具有較少側向擴散及較少垂直摻雜的井。

Description

半導體裝置的摻雜井
無
半導體裝置用於多種電子應用，諸如個人電腦、手機、數位相機、及其他電子設備。半導體裝置通常係藉由在半導體基板上順序沉積絕緣或介電層、導電層、及半導體材料層、並使用微影術來圖案化各種材料層以在其上形成電路組件及元件來製造的。
半導體行業藉由不斷減小最小特徵尺寸，不斷提高各種電子組件（例如，電晶體、二極體、電阻器、電容器等）的積體密度，從而允許更多組件整合至給定面積中。然而，隨著最小特徵尺寸的減小，出現了需要解決的其他問題。
無
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一（多個）元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向（旋轉90度或處於其他定向），且本文中所使用之空間相對描述符可類似地加以相應解釋。
如下文更詳細討論的，本揭露的實施例描述在基板中形成p型井及/或n型井的摻雜劑植入製程，其可用於形成電晶體（例如，奈米FET、鰭式場效電晶體(fin field effect transistor，FinFET)、平面電晶體、或類似者）。本文描述的技術包括在植入製程期間傾斜及扭轉或旋轉基板以調變p型井及n型井中的摻雜濃度剖面。諸如本文所述的這些實施例可產生摻雜濃度剖面，其特徵在於，諸如摻雜劑的較少的垂直及側向分散，以及摻雜劑以較小深度堆積於基板表面下方的小區域內。諸如此類的摻雜濃度剖面可提供p型井及n型井中減少的空乏區夾止，導致沿接面洩漏通路的更大電阻，從而減少自源極區及汲極區至基板（例如，相鄰井）的接面洩漏，對於具有p型井及n型井之小臨界尺寸的電晶體而言，這可能係理想的。下文在特定上下文中描述實施例，即包含奈米FET的晶粒。然而，各種實施例可適於包含其他類型之電晶體，諸如FinFET、平面電晶體、或類似者，以代替奈米FET或與奈米FET組合的晶粒。
第1圖圖示根據一些實施例的三維視圖中的奈米FET（例如，奈米線FET、奈米片FET、或類似者）的實例。奈米FET包含基板10（例如，半導體基板）上鰭片66上方的奈米結構55（例如，奈米片、奈米線、或類似者），其中奈米結構55充當奈米FET的通道區。奈米結構55可包括p型奈米結構、n型奈米結構、或其組合物。隔離區68設置於相鄰鰭片66之間，鰭片66可突出於相鄰隔離區68之上及之間。深n井區16設置於基板10中。儘管隔離區68描述/圖示為與基板10分離，但如本文所用，術語「基板」可指單獨半導體基板或半導體基板與隔離區之組合。此外，儘管鰭片66的底部部分圖示為如基板10的單一連續材料，但鰭片66的底部部分及/或基板10可包含單一材料或複數個材料。在這種情況下，鰭片66係指在相鄰隔離區68之間延伸的部分。
閘極介電層100在鰭片66的頂表面上方，並沿奈米結構55的頂表面、側壁、及底表面。閘電極102在閘極介電層100上方。磊晶源極/汲極區92設置於鰭片66上，閘極介電層100及閘電極102的相對側上。
第1圖進一步圖示後續諸圖中使用的參考橫截面。橫截面A-A'沿閘電極98的縱軸，並在例如垂直於奈米FET的磊晶源極/汲極區92之間的電流流動方向的方向上。橫截面B-B'基本垂直於橫截面A-A'，並基本平行於奈米FET的鰭片66的縱軸，且在例如奈米FET的磊晶源極/汲極區92之間的電流流動方向上，在製程變化範圍內。橫截面C-C'平行於橫截面A-A'，並延伸穿過奈米FET的磊晶源極/汲極區。為清楚起見，後續諸圖參考這些參考截面。
本文討論的一些實施例在使用後閘極製程形成的奈米FET的背景下討論。在其他實施例中，可使用先閘極製程。此外，一些實施例考慮在其他裝置中使用的態樣，諸如平面FET或FinFET。
第2圖至第31C圖圖示根據一些實施例的製造奈米FET的各種中間階段。第2圖、第3圖、第4圖、第7A圖、第7B圖、第9圖、第10圖、第12圖、第13圖、第14圖、第15圖、第16A圖、第23A圖、第24A圖、第25A圖、第26A圖、第27A圖、第28A圖、第29A圖、第30A圖、及第32A圖圖示第1圖中所示的參考橫截面A-A'。第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、第21C圖、第22B圖、第22D圖、第23B圖、第24B圖、第25B圖、第26B圖、第27B圖、第28B圖、第29B圖、第30B圖、及第32B圖圖示第1圖中所示的參考橫截面B-B'。第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第22C圖、第23C圖、第28C圖、第29C圖、第30C圖、第31A圖、第31B圖、及第32C圖圖示第1圖中所示的參考橫截面C-C'。
首先參考第2圖，根據一些實施例，顯示具有形成於其上的遮罩層12的基板10。基板10可係半導體基板，諸如體半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板、或類似者。基板10可係晶圓，諸如矽晶圓。第2圖及後續諸圖圖示晶圓的一部分，以更佳地說明一些實施例的特徵。類似的結構及製程可應用於晶圓的較大部分上方。通常，SOI基板係在絕緣層上形成的半導體材料層。舉例而言，絕緣層可係埋入式氧化物(Buried Oxide，BOX)層、氧化矽層、或類似者。絕緣層安置於基板上，通常為矽或玻璃基板。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板10的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦；或其組合物。
遮罩層12形成於基板10上方，並經圖案化以形成對準標記14。對準標記可用於在後續製程中對準晶圓。根據一些實施例，遮罩層12可由氧化矽形成，其可藉由氧化半導體基板10的表面層形成。在一些實施例中，遮罩層12可經由沉積形成，舉例而言，使用原子層沉積(Atomic Layer Deposition，ALD)、電漿增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition，PECVD)、或類似者。對準標記14可透過使用光學微影術來蝕刻在基板10及遮罩層12上形成。對準標記14的深度可在基板10的頂表面下方約100 nm至約150 nm（諸如約120 nm）的範圍內，且對準標記14的寬度可在約1 µm至約1.5 µm（諸如約1.5 µm）的範圍內。在一些實施例中，可移除遮罩層12。
根據一些實施例，執行p型離子植入製程以輕摻雜基板。p型摻雜劑可包括例如硼、銦、類似物、或其組合物。p型離子植入製程可包括一或多個毯覆植入製程，並可使用約180 keV至約240 keV範圍內的能量來執行。p型植入製程可在基板中提供p型區，其可充當深p型井（未單獨顯示），與基板10的頂表面間隔約0.8 µm至約1.2 µm的距離。p型摻雜濃度可等於或小於1x10 17cm -3，諸如在約1x10 16cm -3至約1x10 17cm -3的範圍內。退火可用於修復植入損傷及活化植入雜質。退火可在約1000℃至約1100℃（諸如約1050℃）範圍內的溫度下執行約1秒至約20秒（諸如約10秒）的持續時間。
參考第3圖，根據一些實施例，形成植入遮罩18並執行n型離子植入以形成深n井區16。植入遮罩18可由能夠在後續植入製程期間基本阻擋離子的材料形成。在一些實施例中，植入遮罩18由光阻劑形成，其經塗佈且接著使用光學微影術來圖案化以形成開口20。根據一些實施例，可使用植入遮罩18執行一或多個n型離子植入製程，以形成深n井區16。
第3圖及後續諸圖圖示用於形成深n井區16的基板10的一部分及植入遮罩18的一部分，以便於說明。應理解，植入遮罩18可在基板10的其他部分上方延伸，並可包括額外開口20，以在基板10的其他部分中形成額外深n井區16。n型摻雜劑可包括磷、砷、銻、類似物、或其組合物。n型離子植入可使用約600 keV至約800 keV範圍內的能量來執行。深n井區16形成於基板10的深處，深n井區16的頂部與基板10的頂表面間隔約0.9 µm至約1.1 µm的距離。如第3圖中所示，由於植入製程，深n井區16可側向延伸超過開口20的側向邊緣。n型摻雜濃度可等於或小於1x10 17cm -3，諸如在約1x10 16cm -3至約1x10 17cm -3的範圍內。舉例而言，在一些實施例中，可藉由可接受的灰化製程來移除植入遮罩18，且可使用退火來修復植入損傷並活化植入雜質。退火可在約1000℃至約1100℃（諸如約1025℃）範圍內的溫度下執行約1秒至約20秒（諸如約10秒）的持續時間。
參考第4圖，根據一些實施例，形成植入遮罩22並執行p型離子植入製程以形成p型井24。p型井24在基板10中提供用於製造n型金屬氧化物半導體(n-type metal-oxide-semiconductor，NMOS)裝置的活性區，如下文更詳細地討論的。植入遮罩22可由能夠在後續植入製程期間基本阻擋離子的材料形成。在一些實施例中，植入遮罩22由光阻劑形成，其經塗佈且接著使用光學微影術圖案化以形成開口26。根據一些實施例，可使用植入遮罩22來執行一或多個p型離子植入製程，以形成p型井24。出於說明目的，第4圖及後續諸圖圖示基板10的一部分及植入遮罩22的一部分，其中包括一個p型井24。應理解，植入遮罩22可在基板10的其他部分上方延伸，且可包括額外開口26，以在基板10的其他部分中形成額外p型井24。p型摻雜劑可包括硼、銦、類似物、或其組合物。p型離子植入可使用約2 keV至約100 keV範圍內的能量來執行。植入溫度可在約-60 ℃至約450 ℃的範圍內。p型井24可延伸至基板10的頂表面，並可延伸至深n井區16。如第4圖中所示，由於植入製程期間的擴散，p型井24可側向延伸超過開口26的側向邊緣。p型井24中的p型摻雜濃度可等於或小於1x10 20cm -3，諸如在約1x10 17cm -3至約1x10 20cm -3的範圍內。在一些實施例中，可例如藉由可接受的灰化製程移除植入遮罩22，並可使用退火來修復植入損傷並活化植入雜質。退火可在約1000℃至約1100℃（諸如約1050℃）範圍內的溫度下執行約1秒至約20秒（諸如約10秒）的持續時間。
根據一些實施例，形成p型井24的植入製程可包括執行第一植入、將基板10相對於離子束扭轉或旋轉180度，及執行第二植入，如第5A圖至第5C圖中所示，其中基板10描繪為具有平坦邊緣的晶圓形狀，並出於說明目的省略遮罩層12及對準標記14。如第5A圖中所示，植入製程的第一步包含執行第一植入，同時保持基板10靜止。如第5B圖中所示，植入製程的第二步包含將晶圓扭轉或旋轉180度，且如第5C圖中所示，植入製程的第三步包含執行第二植入，同時保持基板10靜止。
根據一些實施例，第一植入及第二植入可利用平行植入技術，其將離子束28配置成在平面圖中基本平行於開口26的縱向側壁，如第5A圖及第5C圖中所示，在製程變化範圍內。此外，第6圖提供利用平行植入技術形成p型井24的植入步驟之透視圖。出於說明目的，第6圖中省略植入遮罩22的一部分。當利用平行植入技術時，離子束28在與垂直於基板10及遮罩層12的頂表面的平面基本平行（在製程變化範圍內）的平面中，包括植入遮罩22的縱向側壁與下層（例如，本實例中的遮罩層12）的頂表面之間的介面。
根據一些實施例，第一植入及第二植入可進一步利用傾斜植入技術。如第6圖中所示，形成p型井24的植入可以離子束28相對於垂直於基板10及遮罩層12的頂表面的線呈第一傾斜角α執行。第一傾斜角α可在大於0°至約15°的範圍內，諸如約7°。換言之，形成p型井24的植入可以離子束28相對於基板10及遮罩層12的頂表面呈第二傾斜角β執行。第二傾斜角β可在約75°至小於90°的範圍內，諸如約83°。
諸如本文所述的實施例提供可減少第31A圖中所示的完整裝置中的接面洩漏的用於p型井24及n型井30（見第7A圖及第7B圖）的摻雜濃度剖面。在一些實施例中，平行植入技術及傾斜植入技術可單獨或組合應用，以在井形成期間達成所需的摻雜濃度剖面。在如上所述形成p型井24的情況下，將離子束28配置成基本平行於（在製程變化範圍內）p型井24與投影n型井30之間介面（例如，見第7A圖）可減少植入遮罩22下方的離子植入量，從而減少p型摻雜劑朝向相鄰區，諸如相鄰的投影n型井30的側向分散。這允許形成較窄的p型井24。將離子束28配置成相對於基板10及遮罩層12的頂表面呈第二傾斜角β可減少基板10的晶格中摻雜劑的通道化，並減少摻雜劑在基板10的頂表面下方垂直分散至更大深度，從而在基板10的頂表面下方的較小深度處產生摻雜劑堆積。
第7A圖圖示根據一些實施例的第4圖中所示的p型井24的摻雜濃度剖面32。摻雜濃度剖面32包含區域A、區域B、及區域C，其中區域A、區域B、及區域C代表可使用上述技術達成的p型井24的相對摻雜濃度剖面32。區域C代表摻雜濃度相對高的區，區域B代表摻雜濃度低於區域C的區，而區域A代表摻雜濃度低於區域B的區。出於說明目的，第7A圖圖示三個不同的區，以展示摻雜區的相對濃度及一般形狀或輪廓，以及使用本文討論的技術的摻雜濃度剖面32的摻雜劑堆積及分散態樣，且在一些實施例中，摻雜濃度剖面32可圖示為具有更多或更少的區域。區域A、區域B、及區域C圖示摻雜濃度可係自區域C向外梯度延伸。此外，第7A圖圖示摻雜濃度剖面32在水平方向上的斜率高於垂直方向上的斜率，如水平方向上區域A及區域B的寬度與垂直方向上區域A及區域B的寬度相比所圖示。在一些實施例中，區域A中p型摻雜濃度可在約1.6x10 17原子/cm 3至約2.7x10 17原子/cm 3的範圍內，諸如約2.2x10 17原子/cm 3，區域B中p型摻雜濃度可在約2.7x10 17原子/cm 3至約7.4x10 17原子/cm 3的範圍內，諸如約4.5x10 17原子/cm 3，且區域C中p型摻雜濃度可在約7.4x10 17原子/cm 3至約1.2x10 18原子/cm 3的範圍內，諸如約1x10 18原子/cm 3。
第7A圖進一步圖示垂直延伸穿過開口26、遮罩層12、及p型井24的線D-D'、E-E'、及F-F'。線D-D'與開口26的兩個側壁之間的距離相等。線E-E'及F-F'與開口26的相對側壁對準，並與線D-D'平行。使用本文討論的技術，諸如平行植入技術，自線E-E'（表示開口26的邊界）至植入區的外邊界（由摻雜濃度剖面32表示）的距離減少，從而限制植入或擴散至相鄰區（諸如相鄰n型井30）中的p型摻雜劑的量。舉例而言，在一些實施例中，將離子植入束基本平行於植入遮罩22的側壁配置可將摻雜濃度剖面的側向尺寸限制於自線E-E'至50 nm以下。
第7A圖亦圖示涵蓋區域C的區31。區31係高摻雜濃度的區域。如下文更詳細討論的，可蝕刻基板10以形成鰭片66，且在一些實施例中，調整區31及區域C的深度，使得區31及區域C保留在基板中隨後形成之鰭片66之下。在一些實施例中，區31可具有約5x10 17原子/cm 3至約7x10 17原子/cm 3範圍內的平均p型摻雜濃度。第7A圖亦圖示，本文討論的平行植入技術及傾斜植入技術減少p型摻雜劑的垂直及側向分散，從而在區31內產生p型摻雜劑的堆積。下文將參考第31B圖更詳細地討論區31的位置。
第7A圖亦圖示定位於區31之下的區33。在一些實施例中，區33定位於區31之下，區31底部之下約400 nm至約600 nm範圍內，並可具有約0.5x10 17原子/cm 3至約1x10 17原子/cm 3範圍內的平均p型摻雜濃度，這表示區33內p型摻雜劑的較少垂直分散。
第7A圖進一步圖示摻雜濃度剖面32表現出較少的側向擴散及分散。舉例而言，區35沿基板10的頂表面定位，在摻雜濃度剖面32的側向突出物之上，並側向相鄰於摻雜濃度剖面32的頂部區。第7A圖亦圖示定位於區33之上、摻雜濃度剖面32的側向突出物之下、及側向相鄰於摻雜濃度剖面32的底部區的區37。區35及區37低於植入遮罩22，且由於使用諸如本文所述的植入技術，故具有較少的摻雜劑。在一些實施例中，區35中的p型摻雜濃度可小於2.7x10 17原子/cm 3，這指示p型摻雜劑在較小深度處朝向投影n型井30的側向分散較少。在一些實施例中，區域37中的p型摻雜濃度可小於1.6x10 17原子/cm 3，這指示p型摻雜劑在較大深度處朝向投影n型井30的側向分散較少。
第7B圖圖示與第7A圖中所示相同的p型井24的摻雜濃度剖面32，並添加參考線D-D'、G-G'、H-H'、I-I'、及J-J'，而第8A圖及第8B圖提供沿所示參考線的摻雜濃度剖面。線D-D'垂直延伸穿過開口26的中心，而線G-G'、H-H'、I-I'、及J-J'在不同深度處垂直於線D-D'。線H-H'水平延伸穿過摻雜濃度剖面32的區域A、區域B、及區域C的水平中心，而線G-G'以一深度水平延伸穿過p型井24，該深度約為線H-H'與基板10的頂表面之間的中途。線I-I'自基板10的頂表面水平延伸一深度，該深度為線H-H'深度的1.5倍。線J-J'自基板10的頂表面水平延伸一深度，該深度為線H-H'深度的1.75倍。舉例而言，在一些實施例中，線H-H'在基板10的頂表面下方約150 nm至約250 nm（諸如約200 nm）的深度處；線G-G'在距基板10的頂表面約75 nm至約125 nm（諸如約100 nm）的深度處；線I-I'在距基板10的頂表面約275 nm至約325 nm（諸如約300 nm）的深度處；而線J-J'在距基板10的頂表面約330 nm至約370nm（諸如約350 nm）的深度處。
第8A圖顯示摻雜濃度作為沿第7B圖中所示的線D-D'在基板10的頂表面下方的深度之函數的曲線。在一些實施例中，自線G-G'至線H-H'的濃度剖面的斜率（濃度隨深度改變而改變）之量值可大於自基板10的頂表面至線G-G'的斜率之量值。換言之，自G-G'線至H-H'線的曲線之第一斜率比自曲線起點至G-G'線的曲線之第二斜率更陡峭。在一些實施例中，自線H-H'至線I-I'的斜率之量值可大於自線I-I'至線J-J'的斜率之量值。換言之，自線H-H'至線I-I'的曲線之第三斜率比自線I-I'至線J-J'的曲線之第四斜率更陡峭。在一些實施例中，曲線的峰值在線G-G'與I-I'之間，且自峰值的斜率相對陡峭，這指示摻雜劑堆積於線G-G'與I-I'之間。在一些實施例中，曲線在J-J'線之外有相對急劇的下降，這亦指示摻雜劑堆積於J-J'線之上。
第8B圖顯示曲線A、曲線B、及曲線C，表示摻雜濃度作為分別沿如第7B圖中所示的線G-G'、線H-H'、及線J-J'自p型井24與投影n型井30之間的左介面至p型井24與投影n型井30之間的右介面的距離之函數。在一些實施例中，曲線A亦可表示摻雜濃度作為沿線I-I'自p型井24與投影n型井30之間的左介面至p型井24與投影n型井30之間的右介面的距離之函數。如第8B圖中所示，延伸穿過區域C的高濃度區域的水平中心的曲線B顯示摻雜濃度剖面增加至以線D-D'為中心的高平坦峰值。
曲線A及曲線C分別延伸至區35及區37（見第7A圖及第7B圖），圖示側邊界處具有相對較少摻雜劑的摻雜剖面以及急劇增加至相對低且平坦的峰值的陡峭斜率。作為參考，第8B圖中增加線E-E'及F-F'，指示區35及區37的內部位置。線E-E'與F-F'之間相對低且平坦的峰值係在p型井24的摻雜期間利用傾斜植入技術的結果，指示較少垂直分散至這些個別區域中。自線E-E'與F-F'之間附近相對低且平坦的峰值延伸出的陡峭斜率係在p型井24摻雜期間利用平行植入技術的結果，指示較少側向分散至這些個別區域中。
在一些實施例中，在線E-E'與線D-D'之間，曲線B的斜率之量值大於曲線A的斜率之量值及曲線C的斜率之量值，且在線D-D'與線F-F'之間，曲線B的斜率之量值大於曲線A的斜率之量值及曲線C的斜率之量值。在一些實施例中，曲線B的最高點高於曲線A及曲線C的最高點，而曲線A的最高點高於曲線C的最高點。舉例而言，曲線A的最高點為曲線B的最高點的約30%至約40%，而曲線C的最高點為曲線B最高點的約20%至約30%。在一些實施例中，曲線B的最低點高於曲線A及曲線B的最低點，而曲線A的最低點與曲線C的最低點大致相同。在一些實施例中，曲線B的最低點與曲線C的最高點大致相同或更大。換言之，在線E-E'與線F-F'之間，曲線B具有高且急劇的峰值，而曲線A及曲線C具有低且平坦的峰值。這係p型井24摻雜期間利用傾斜植入技術的結果，指示在線E-E'與線F-F'之間以及約在線H-H'深度處的摻雜劑堆積。
參考第9圖，根據一些實施例，移除植入遮罩22，且形成植入遮罩34，並執行n型離子植入製程以形成n型井30。n型井30在基板10中提供用於製造p型金屬氧化物半導體(p-type metal-oxide-semiconductor，PMOS)裝置的活性區，如下文更詳細地討論的。植入遮罩34可由能夠在後續植入製程期間基本阻擋離子的材料形成。在一些實施例中，植入遮罩34由光阻劑形成，其經塗佈且接著使用光學微影術圖案化以形成開口36。可使用植入遮罩34執行一或多個n型離子植入製程以形成n型井30。在一些實施例中，n型井30可與上文參考形成p型井24所述的類似方式形成，以在n型井30中達成與上文參考p型井24所述相同或類似的摻雜濃度剖面。舉例而言，n型井30可藉由用一離子束（該離子束基本平行於p型井24與投影n型井30之間的介面並相對於基板10及遮罩層12的頂表面呈第二傾斜角β）執行第一植入、將晶圓相對於離子束扭轉或旋轉180度、及執行類似於第一植入的第二植入來形成。第9圖及後續諸圖圖示包括兩個n型井30的基板10的一部分。可在基板10的其他部分中形成更多的n型井30，但未顯示。n型摻雜劑可包括磷、砷、銻、類似物、或其組合物。n型離子植入可使用低於形成深n井區16之能量的能量來執行，諸如在約5 kev至約400 kev的範圍內。植入溫度可在約-60 ℃至約450 ℃的範圍內。n型井30延伸至基板10的頂表面，並可延伸至深n井區16。如第9圖中所示，由於植入製程，n型井30可側向延伸超過開口36的側向邊緣。n型井30中的n型摻雜濃度可等於或小於1x10 20cm -3，諸如在約1x10 17cm -3至約1x10 20cm -3的範圍內。接著可移除植入遮罩34，諸如在一些實施例中藉由可接受的灰化製程。之後，可使用退火來修復植入損傷並活化植入雜質。退火可在約1000℃至約1100℃（諸如約1050℃）範圍內的溫度下執行約1秒至約20秒（諸如約10秒）的持續時間。出於說明目的，第4圖至第9圖顯示在形成n型井30之前形成p型井24。在一些實施例中，n型井30可在p型井24之前形成。
參考第10圖，根據一些實施例，諸如藉由可接受的蝕刻製程移除遮罩層12。第11圖圖示根據一些實施例的第10圖中所示結構的一部分的透視圖。在第11圖中所示的結構中，p型井24及n型井30的頂表面可成型為矩形，且各個p型井24及n型井30可交替地相鄰配置。在一些實施例中，p型井24的較短側的寬度在約90 nm至約120 nm的範圍內。在一些實施例中，n型井30的較短側的寬度在約80 nm至約110 nm的範圍內。
如第12圖中所示，基板10具有n型區10N及p型區10P。n型區10N包括p型井24，並可用於形成n型裝置，諸如NMOS電晶體，例如，n型奈米FET。p型區10P包括n型井30，並可用於形成p型裝置，諸如PMOS電晶體，例如，p型奈米FET。出於說明目的，第12圖圖示一個p型井24及一個相鄰n型井，且基板10可包括任意數目的此類介面。此外，儘管圖示一個n型區10N及一個p型區10P，但可提供任意數目的n型區10N及p型區10P。
進一步地在第12圖中，多層堆疊64形成於基板10上方。多層堆疊64包括第一半導體層51A~C（統稱為第一半導體層51）與第二半導體層53A~C（統稱為第二半導體層53）的交替層。出於說明目的，且如下文更詳細地討論的，第二半導體層53將經移除且第一半導體層51將經圖案化以在p型區10P中形成奈米FET的通道區。此外，第一半導體層51將經移除且第二半導體層53將經圖案化以在n型區10N中形成奈米FET的通道區。然而，在一些實施例中，第一半導體層51可經移除且第二半導體層53可經圖案化以形成n型區10N中的奈米FET的通道區，而第二半導體層53可經移除且第一半導體層51可經圖案化以形成p型區10P中的奈米FET的通道區。
在一些實施例中，第一半導體層51可經移除且第二半導體層53可經圖案化以在n型區10N及p型區10P中形成奈米FET的通道區。在其他實施例中，第二半導體層53可經移除且第一半導體層51可經圖案化以在n型區10N及p型區10P中形成非FET的通道區。在此類實施例中，n型區10N及p型區10P中的通道區可具有相同的材料組成（例如，矽、或另一半導體材料），並可同時形成。第32A圖至第32C圖圖示由此類實施例產生的結構，其中p型區10P及n型區10N中的通道區均包含矽，舉例而言。
出於說明目的，多層堆疊64圖示為包括第一半導體層51及第二半導體層53中之各者的三個層。在一些實施例中，多層堆疊64可包括任意數目的第一半導體層51及第二半導體層53。多層堆疊64中之各者可使用諸如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(Atomic Layer Deposition，ALD)、氣相磊晶(vapor phase epitaxy，VPE)、分子束磊晶(molecular beam epitaxy，MBE)、或類似者的製程來執行磊晶生長。在各種實施例中，第一半導體層51可由適於p型奈米FET的第一半導體材料（諸如矽鍺、或類似物）形成，而第二半導體層53可由適於n型奈米FET的第二半導體材料（諸如矽、矽碳、或類似物）形成。出於說明目的，多層堆疊64圖示為具有適於p型奈米FET的最底半導體層。在一些實施例中，可形成多層堆疊64，使得最底層係適於n型奈米FET的半導體層。第一半導體層51及第二半導體層53可原位摻雜，或使用一或多個植入製程摻雜。
第一半導體材料及第二半導體材料可係彼此具有高蝕刻選擇性的材料。因此，可移除n型區10N中的第一半導體材料之第一半導體層51而不顯著移除第二半導體材料之第二半導體層53，從而允許圖案化第二半導體層53以形成n型奈米FET的通道區。類似地，可移除p型區10P中的第二半導體材料之第二半導體層53而不顯著移除第一半導體材料之第一半導體層51，從而允許圖案化第一半導體層51以形成p型奈米FET的通道區。
現在參考第13圖，根據一些實施例，在基板10中形成鰭片66，並在多層堆疊64中形成奈米結構55。鰭片66突出於基板10的頂表面，且鰭片66的高度在約50 nm至約70 nm的範圍內。在一些實施例中，可藉由在多層堆疊64及基板10中蝕刻溝槽，分別在多層堆疊64及基板10中形成奈米結構55及鰭片66。如上所述，區31及/或區域C（例如，高摻雜濃度區域）仍保留在鰭片66之下的基板中，這可導致自隨後形成的源極/汲極區92沿洩漏通路38產生高電阻，如第31A圖中所示。舉例而言，p型井24中的區31及/或區域C包括p型摻雜劑的高濃度區域，且p型摻雜劑之高濃度沿洩漏通路38為隨後形成的n型源極/汲極區92產生高電阻。類似地，n型井30中的區域31及/或區域C包括n型摻雜劑的高濃度區域，且高濃度的n型摻雜劑沿著洩漏通路38為隨後形成的p型源極/汲極區92產生高電阻。
形成鰭片66及奈米結構55的蝕刻製程可係任何可接受的蝕刻製程，諸如反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者、或其組合。蝕刻可係各向異性的。藉由蝕刻多層堆疊64形成奈米結構55可進一步自第一半導體層51界定第一奈米結構52A~C（統稱為第一奈米結構52），並自第二半導體層53界定第二奈米結構54A~C（統稱為第二奈米結構54）。第一奈米結構52及第二奈米結構54可進一步統稱為奈米結構55。第13圖圖示在n型區10N及p型區10P中之各者中形成兩個鰭片，在其他實施例中，可在各個區中形成不同數目的鰭片。
鰭片66及奈米結構55可藉由任何適合的方法圖案化。舉例而言，鰭片66及奈米結構55可使用一或多個光學微影術製程來圖案化，包括雙重圖案化或多重圖案化製程。通常，雙重圖案化或多重圖案化製程結合光學微影術與自對準製程，允許產生的圖案具有例如比使用單一直接光學微影術製程獲得的節距小的節距。舉例而言，在一個實施例中，在基板上形成犧牲層，並使用光學微影術製程圖案化。使用自對準製程沿著經圖案化犧牲層形成間隔物。接著移除犧牲層，剩餘的間隔物接著可用於圖案化鰭片66。
第13圖圖示n型區10N及p型區10P中的鰭片66，出於說明目的，其寬度基本相等。在一些實施例中，n型區10N中的鰭片66的寬度可大於或小於p型區10P中的鰭片66。此外，儘管鰭片66及/或奈米結構55中之各者均圖示為具有一致的寬度，但在其他實施例中，鰭片66及/或奈米結構55可具有漸縮側壁，使得鰭片66及/或奈米結構55中之各者的寬度在朝向基板10的方向上連續增加。在此類實施例中，奈米結構55中之各者可具有不同的寬度且係梯形形狀。
在第14圖中，淺溝槽隔離(shallow trench isolation，STI)區68形成為臨近鰭片66。STI區68可藉由在基板10、鰭片66、及奈米結構55上方、以及相鄰鰭片66之間沉積絕緣材料來形成。絕緣材料可係氧化物，諸如氧化矽、氮化物、類似物、或其組合物，且可藉由高密度電漿CVD (high-density plasma CVD，HDP-CVD)、可流動CVD (flowable CVD，FCVD)、類似者、或其組合形成。可使用任何可接受製程形成的其他絕緣材料。在所示實施例中，絕緣材料係藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，則可執行退火製程。在實施例中，絕緣材料的形成使得多餘的絕緣材料覆蓋奈米結構55。儘管絕緣材料圖示為單層，但一些實施例可利用多層。舉例而言，在一些實施例中，可首先沿基板10、鰭片66、及奈米結構55的頂表面形成襯裡（未單獨圖示）。此後，可在襯裡上方形成如上文所述的填充材料。
接著將移除製程施加於絕緣材料，以移除奈米結構55上方的多餘絕緣材料。在一些實施例中，可利用諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合、或類似者的平坦化製程。平坦化製程曝光奈米結構55，使得在平坦化製程完成之後，奈米結構55與絕緣材料的頂表面平齊。
接著使絕緣材料凹陷以形成STI區68。絕緣材料凹陷，使得n型區10N及p型區10P中的鰭片66的上部部分自相鄰STI區68之間突出。此外，STI區68的頂表面可具有如圖中所示的平面、凸面、凹面（諸如碟形）、或其組合。STI區68的頂表面可藉由適當的蝕刻形成為平的、凸的、及/或凹的。STI區68可使用可接受的蝕刻製程凹陷，諸如對絕緣材料的材料具有選擇性的蝕刻製程（例如，以比蝕刻鰭片66及奈米結構55的材料更快的速度蝕刻絕緣材料的材料）。舉例而言，可使用例如稀氫氟酸(dHF)移除氧化物。
以上關於第12圖至第14圖所述的製程僅係鰭片66及奈米結構55如何形成的一個實例。在一些實施例中，可使用遮罩及磊晶生長製程形成鰭片66及/或奈米結構55。舉例而言，介電層可形成於基板10的頂表面上方，且溝槽可蝕刻穿過介電層以曝光下層基板10。磊晶結構可在溝槽中磊晶生長，且介電層可凹陷，使得磊晶結構自介電層突出以形成鰭片66及/或奈米結構55。磊晶結構可包括上文討論的交替半導體材料，諸如第一半導體材料及第二半導體材料。在磊晶生長磊晶結構的一些實施例中，磊晶生長材料可在生長期間原位摻雜，或藉由一或多個植入製程摻雜。
此外，僅出於說明目的，第一半導體層51（及所得奈米結構52）及第二半導體層53（及所得奈米結構54）在本文中圖示及論述為在p型區10P及n型區10N中包含相同的材料。因此，在一些實施例中，第一半導體層51及第二半導體層53中之一者或兩者可係不同的材料或在p型區10P及n型區10N中以不同的次序形成。
進一步地在第14圖中，可在奈米結構55中形成適當的井（未單獨圖示）。在具有不同井類型的實施例中，可使用光阻劑或其他遮罩（未單獨圖示）達成n型區10N及p型區10P的不同植入步驟。舉例而言，可在n型區10N及p型區10P中的鰭片66、奈米結構55、及STI區68上方形成光阻劑。將光阻劑圖案化以曝光p型區10P。光阻劑可藉由使用旋轉塗佈技術形成，並可使用可接受的光學微影術來圖案化。一旦光阻劑經圖案化，則在p型區10P中執行n型雜質植入，且光阻劑可充當遮罩以基本防止n型雜質植入n型區10N中。n型雜質可係植入該區域中的磷、砷、銻、或類似物，其濃度範圍為約1x10 13原子/cm 3至約1x10 14原子/cm 3。在植入之後，光阻劑經移除，諸如藉由可接受的灰化製程。
在植入p型區10P之後或之前，在p型區10P及n型區10N中的鰭片66、奈米結構55、及STI區68上方形成光阻劑或其他遮罩（未單獨圖示）。圖案化光阻劑以曝光n型區10N。光阻劑可藉由使用旋轉塗佈技術形成，且可使用可接受的光學微影術來圖案化。一旦光阻劑經圖案化，則可在n型區10N中執行p型雜質植入，且光阻劑可充當遮罩以基本防止p型雜質植入p型區10P中。p型雜質可係植入該區域的硼、氟化硼、銦、或類似物，其濃度範圍為約1x10 13原子/cm 3至約1x10 14原子/cm 3。在植入之後，可移除光阻劑，諸如藉由可接受的灰化製程。
在植入n型區10N及p型區10P之後，可執行退火以修復植入損傷並活化植入的p型及/或n型雜質。在一些實施例中，磊晶鰭片的生長材料可在生長期間原位摻雜，這可避免植入，儘管原位摻雜與植入摻雜可一起使用。
在第15圖中，在鰭片66及/或奈米結構55上形成虛設介電層70。虛設介電層70可係例如氧化矽、氮化矽、其組合物、或類似物，並可根據可接受的技術沉積或熱生長。在虛設介電層70上方形成虛設閘極層72，並在虛設閘極層72上方形成遮罩層74。虛設閘極層72可沉積於虛設介電層70上方，接著經平坦化，諸如藉由CMP。遮罩層74可沉積於虛設閘極層72上方。虛設閘極層72可係導電或非導電材料，並可選自包括非晶矽、多晶矽（聚矽）、多晶矽鍺（聚SiGe）、金屬氮化物、金屬矽化物、金屬氧化物、及金屬的群組。虛設閘極層72可藉由用於沉積所選材料的物理氣相沉積(physical vapor deposition，PVD)、CVD、濺射沉積、或其他技術來沉積。虛設閘極層72可由其他材料製成，這些材料對隔離區的蝕刻具有高蝕刻選擇性。遮罩層74可包括例如氮化矽、氧氮化矽、或類似物。在這一實例中，跨n型區10N及p型區10P形成單個虛設閘極層72及單個遮罩層74。應注意，僅出於說明目的，虛設介電層70顯示為僅覆蓋鰭片66及奈米結構55。在一些實施例中，可沉積虛設介電層70，使得虛設介電層70覆蓋STI區68，使得虛設介電層70在虛設閘極層72與STI區68之間延伸。
第16A圖至第28C圖圖示製造實施例裝置的各種額外步驟。在第16A圖及第16B圖中，可使用可接受的光學微影術及蝕刻技術來圖案化遮罩層74（見第15圖），以形成遮罩78。接著，可將遮罩78的圖案轉移至虛設閘極層72及虛設介電層70，以分別形成虛設閘極76及虛設閘極介電層71。虛設閘極76覆蓋鰭片66的各個通道區。遮罩78的圖案可用於將虛設閘極76中之各者與相鄰虛設閘極76實體分離。虛設閘極76亦可具有基本垂直於個別鰭片66的縱向方向的縱向方向。
在第17A圖及第17B圖中，第一間隔物層80及第二間隔物層82分別形成於第16A圖及第16B圖中所示的結構上方。第一間隔物層80及第二間隔物層82隨後經圖案化以充當用於形成自對準源極/汲極區的間隔物層。在第17A圖及第17B圖中，第一間隔物層80形成於STI區68的頂表面上；鰭片66、奈米結構55、及遮罩78的頂表面及側壁上；以及虛設閘極76及虛設閘極介電層71的側壁上。第二間隔物層82沉積於第一間隔物層80上方。第一間隔物層80可由氧化矽、氮化矽、氧氮化矽、或類似物形成，使用諸如熱氧化的技術或藉由CVD、ALD、或類似者沉積。第二間隔物層82可由具有與第一間隔物層80的材料不同蝕刻速度的材料形成，諸如氧化矽、氮化矽、氧氮化矽、或類似物，並可藉由CVD、ALD、或類似者沉積。
在形成第一間隔物層80之後且在形成第二間隔物層82之前，可執行輕摻雜源極/汲極(lightly doped source/drain，LDD)區（未單獨圖示）的植入。在具有不同裝置類型的實施例中，類似於上文第4圖中討論的植入，可在n型區10N上方形成遮罩，諸如光阻劑，同時曝光p型區10P，並可將適當類型（例如，p型）的雜質植入p型區10P中經曝光鰭片66及奈米結構55中。接著可移除遮罩。隨後，可在p型區10P上方形成遮罩，諸如光阻劑，同時曝光n型區10N，並可將適當類型（例如，n型）的雜質植入n型區10N中經曝光鰭片66及奈米結構55中。接著可移除遮罩。n型雜質可係前述n型雜質中之任意者，且p型雜質可係前述p型雜質中之任意者。輕摻雜源極/汲極區的雜質濃度可在約1x10 15原子/cm 3至約1x10 19原子/cm 3的範圍內。退火可用於修復植入損傷並活化植入雜質。
在第18A圖及第18B圖中，第一間隔物層80及第二間隔物層82經蝕刻以形成第一間隔物81及第二間隔物83。如下文將更詳細討論的，第一間隔物81及第二間隔物83用以自對準隨後形成之源極汲極區，以及在後續處理期間保護鰭片66及/或奈米結構55的側壁。第一間隔物層80及第二間隔物層82可使用適合的蝕刻製程來蝕刻，諸如各向同性蝕刻製程（例如，濕式蝕刻製程）、各向異性蝕刻製程（例如，乾式蝕刻製程）、或類似者。在一些實施例中，第二間隔物層82的材料具有與第一間隔物層80的材料不同的蝕刻速度，使得第一間隔物層80可在圖案化第二間隔物層82時充當蝕刻終止層，並使得第二間隔物層82可在圖案化第一間隔物層80時充當遮罩。舉例而言，可使用各向異性蝕刻製程蝕刻第二間隔物層82，其中第一間隔物層80用作蝕刻終止層，其中第二間隔物層82的剩餘部分形成第二間隔物83，如第18A圖中所示。此後，在蝕刻第一間隔物層80的經曝光部分時，第二間隔物83充當遮罩，從而形成如第18A圖中所示的第一間隔物81。
如第18A圖中所示，第一間隔物81及第二間隔物83設置於鰭片66及/或奈米結構55的側壁上。如第18B圖中所示，在一些實施例中，第二間隔物層82可自臨近遮罩78、虛設閘極76、及虛設閘極介電層71的第一間隔物層80上方移除，且第一間隔物81設置於遮罩78、虛設閘極76、及虛設閘極介電層71的側壁上。在其他實施例中，第二間隔物層82的一部分可保留在鄰近遮罩78、虛設閘極76、及虛設閘極介電層71的第一間隔物層80上方。
應注意，上述揭示內容通常描述形成間隔物及LDD區的製程。可使用其他製程及順序。舉例而言，可利用更少或額外的間隔物、可利用不同的步驟順序（例如，可在沉積第二間隔物層82之前圖案化第一間隔物81）、可形成及移除額外間隔物、及/或類似者。此外，可使用不同的結構及步驟來形成n型及p型裝置。
在第19A圖及第19B圖中，根據一些實施例，第一凹槽86形成於鰭片66、奈米結構55、及基板10中。隨後將在第一凹槽86中形成磊晶源極/汲極區。第一凹槽86可延伸穿過第一奈米結構52及第二奈米結構54，並進入基板10中。如第19A圖中所示，STI區68的頂表面可與第一凹槽86的底表面平齊。在各種實施例中，可蝕刻鰭片66，使得第一凹槽86的底表面設置於STI區68的頂表面之下；或類似者。第一凹槽86可藉由使用各向異性蝕刻製程（諸如RIE、NBE、或類似者）蝕刻鰭片66、奈米結構55、及基板10而形成。在用於形成第一凹槽86的蝕刻製程期間，第一間隔物81、第二間隔物83、及遮罩78遮蔽鰭片66、奈米結構55、及基板10的部分。單個蝕刻製程或多個蝕刻製程可用於蝕刻奈米結構55及/或鰭片66的各個層。定時蝕刻製程可用於在第一凹槽86達到所需深度之後終止第一凹槽86的蝕刻。
在第20A圖及第20B圖中，多層堆疊64的由第一半導體材料（例如，第一奈米結構52）形成的層之側壁的由第一凹槽86曝光的部分經蝕刻以在n型區10N中形成側壁凹槽88，而多層堆疊64的由第二半導體材料（例如，第二奈米結構54）形成的層之側壁的由第一凹槽86曝光的部分經蝕刻以在p型區10P中形成側壁凹槽88。儘管側壁凹槽88中第一奈米結構52及第二奈米結構54的側壁在第20B圖中圖示為直的，但這些側壁可係凹的或凸的。可使用各向同性蝕刻製程（諸如濕式蝕刻或類似者）蝕刻側壁。可使用遮罩（未顯示）來保護p型區10P，同時使用對第一半導體材料具有選擇性的蝕刻劑來蝕刻第一奈米結構52，使得與n型區10N中第一奈米結構52相比，第二奈米結構54及基板10保持相對未蝕刻。類似地，可使用遮罩（未顯示）來保護n型區10N，同時使用對第二半導體材料具有選擇性的蝕刻劑來蝕刻第二奈米結構54，使得與p型區10P中第二奈米結構54相比，第一奈米結構52及基板10保持相對未蝕刻。在第一奈米結構52包括例如SiGe、且第二奈米結構54包括例如Si或SiC的實施例中，可使用用四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)、或類似物的乾式蝕刻製程來蝕刻n型區10N中第一奈米結構52的側壁，且可使用用氟化氫、另一基於氟的蝕刻劑、或類似物的濕式或乾式蝕刻製程來蝕刻p型區10P中第二奈米結構54的側壁。
在第21A圖至第21C圖中，第一內部間隔物90形成於側壁凹槽88中。可藉由在第20A圖及第20B圖中所示的結構上方沉積內部間隔物層（未單獨圖示）來形成第一內部間隔物90。第一內部間隔物90可充當隨後形成之源極/汲極區與閘極結構之間的隔離特徵。如下文將更詳細地討論的，源極/汲極區將形成於凹槽86中，而n型區10N中第一奈米結構52及p型區10P中第二奈米結構54將由相應的閘極結構替換。
內部間隔物層可藉由共形沉積製程來沉積，諸如CVD、ALD、或類似者。內部間隔物層可包含諸如氮化矽或氧氮化矽的材料，儘管可利用任何適合材料，諸如具有小於約3.5的k值的低介電常數（低k）材料。接著可各向異性地蝕刻內部間隔物層以形成第一內部間隔物90。儘管第一內部間隔物90的外側壁圖示為在n型區10N中與第二奈米結構54的側壁平齊且在p型區10P中與第一奈米結構52的側壁平齊，第一內部間隔物90的外側壁可分別延伸至第二奈米結構54及/或第一奈米結構52的側壁之外或自其凹陷。
此外，儘管第一內部間隔物90的外側壁在第21B圖中圖示為直的，但第一內部間隔物90的外側壁可係凹的或凸的。作為實例，第21C圖圖示一個實施例，在n型區10N中第一奈米結構52的側壁係凹的，第一內部間隔物90的外側壁係凹的，且第一內部間隔物90自第二奈米結構54的側壁凹陷。亦圖示一個實施例，在p型區10P中第二奈米結構54的側壁係凹的，第一內部間隔物90的外側壁係凹的，且第一內部間隔物90自第一奈米結構52的側壁凹陷。內部間隔物層可藉由各向異性蝕刻製程（諸如RIE、NBE、或類似者）來蝕刻。第一內部間隔物90可用於防止後續形成之源極/汲極區（諸如磊晶源極/汲極區92，如下文參考第22A圖至第22C圖所述）藉由後續蝕刻製程（諸如用於形成閘極結構的蝕刻製程）造成損壞。
在第22A圖至第22C圖中，磊晶源極/汲極區92形成於第一凹槽86中。在一些實施例中，源極/汲極區92可在n型區10N中第二奈米結構54及p型區10P中第一奈米結構52上施加應力，從而提高性能。如第22B圖中所示，磊晶源極/汲極區92形成於第一凹槽86中，使得各個虛設閘極76設置於磊晶源極/汲極區92的個別相鄰對之間。在一些實施例中，第一間隔物81用於將磊晶源極/汲極區92與虛設閘極76分離，而第一內部間隔物90用於將磊晶源極/汲極區92與奈米結構55分離適當的側向距離，使得磊晶源極/汲極區92不會與所得奈米FET的後續形成之閘極短路。
n型區10N（例如，NMOS區）中的磊晶源極/汲極區92可藉由遮蔽p型區10P（例如，PMOS區）來形成。接著，在n型區10N中第一凹槽86中磊晶生長磊晶源極/汲極區92。磊晶源極/汲極區92可包括適合於n型奈米FET的任何可接受材料。舉例而言，若第二奈米結構54係矽，則磊晶源極/汲極區92可包括在第二奈米結構54上施加拉伸應變的材料，諸如矽、碳化矽、磷摻雜碳化矽、磷化矽、或類似物。磊晶源極/汲極區92可具有自奈米結構55的個別上表面升起的表面，並可具有小平面。
p型區10P（例如，PMOS區）中的磊晶源極/汲極區92可藉由遮蔽n型區10N（例如，NMOS區）形成。接著，在p型區10P中第一凹槽86中磊晶生長磊晶源極/汲極區92。磊晶源極/汲極區92可包括適合於p型奈米FET的任何可接受材料。舉例而言，若第一奈米結構52係矽鍺，則磊晶源極/汲極區92可包含在第一奈米結構52上施加壓縮應變的材料，諸如矽鍺、硼摻雜矽鍺、鍺、鍺錫、或類似物。磊晶源極/汲極區92亦可具有自多層堆疊64的個別表面升起的表面，並可具有小平面。
磊晶源極/汲極區92、第一奈米結構52、第二奈米結構54、及/或基板10可植入摻雜劑以形成源極/汲極區，類似於先前討論的形成輕摻雜源極/汲極區的製程，接著執行退火。源極/汲極區可具有在約1x10 19原子/cm 3與約1x10 21原子/cm 3之間的雜質濃度。源極/汲極區的n型及/或p型雜質可係先前討論的雜質中之任意者。在一些實施例中，磊晶源極/汲極區92可在生長期間原位摻雜。
由於用於在n型區10N及p型區10P中形成磊晶源極/汲極區92的磊晶製程，磊晶源極/汲極區92的上表面具有側向向外延伸超過奈米結構55側壁的小平面。在一些實施例中，如第22A圖中所示，這些小平面使同一奈米FET的相鄰磊晶源極/汲極區92合併。在其他實施例中，如第22C圖中所示，在磊晶製程完成之後，相鄰磊晶源極/汲極區92保持分離。在第22A圖及第22C圖中所示的實施例中，第一間隔物81可形成至STI區68的頂表面，從而阻擋磊晶生長。在一些其他實施例中，第一間隔物81可覆蓋奈米結構55的側壁的部分，進一步阻擋磊晶生長。在一些其他實施例中，用於形成第一間隔物81的間隔物蝕刻可經調整以移除間隔物材料，以允許磊晶生長區延伸至STI區68的表面。
磊晶源極/汲極區92可包含一或多個半導體材料層。舉例而言，磊晶源極/汲極區92可包含第一半導體材料層92A、第二半導體材料層92B、及第三半導體材料層92C。任意數目之半導體材料層可用於磊晶源極/汲極區92。第一半導體材料層92A、第二半導體材料層92B、及第三半導體材料層92C中之各者可由不同的半導體材料形成，並可摻雜至不同的摻雜濃度。在一些實施例中，第一半導體材料層92A可具有小於第二半導體材料層92B且大於第三半導體材料層92C的摻雜濃度。在磊晶源極/汲極區92包含三個半導體材料層的實施例中，第一半導體材料層92A可經沉積，第二半導體材料層92B可沉積於第一半導體材料層92A上方，且第三半導體材料層92C可沉積於第二半導體材料層92B上方。
第22D圖圖示一個實施例，其中n型區10N中第一奈米結構52的側壁及p型區10P中第二奈米結構54的側壁係凹的，第一內部間隔物90的外側壁係凹的，且第一內部間隔物90分別自第二奈米結構54及第一奈米結構52的側壁凹陷。如第22D圖中所示，磊晶源極/汲極區92可與第一內部間隔物90接觸地形成，並可延伸超過n型區10N中第二奈米結構54的側壁及p型區10P中第一奈米結構52的側壁。
在第23A圖至第23C圖中，第一層間介電層(interlayer dielectric，ILD) 96分別沉積於第16A圖、第22B圖、及第22A圖中所示的結構上方（第17A圖至第22D圖的製程不會改變第16A圖中所示的橫截面）。第一ILD 96可由介電材料形成，並可藉由任何適合的方法沉積，諸如CVD、或電漿增強CVD (Plasma Enhanced Chemical Vapor Deposition，PECVD)、或FCVD。介電材料可包括磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼磷矽玻璃(BPSG)、無摻雜矽玻璃(USG)、或類似者。可使用藉由任何可接受製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻終止層(contact etch stop layer，CESL) 94設置於第一ILD 96與磊晶源極/汲極區92、遮罩78、及第一間隔物81之間。CESL 94可包含介電材料，諸如氮化矽、氧化矽、氧氮化矽、或類似物，其具有不同於上覆第一ILD 96的材料的蝕刻速度。
在第24A圖至第24B圖中，可執行平坦化製程，諸如CMP，以使第一ILD 96的頂表面與虛設閘極76或遮罩78的頂表面平齊。平坦化製程亦可移除虛設閘極76上的遮罩78、及第一間隔物81的沿遮罩78的側壁的部分。在平坦化製程之後，虛設閘極76、第一間隔物81、及第一ILD 96的頂表面在製程變化範圍內平齊。因此，虛設閘極72的頂表面經由第一ILD 96曝光。在一些實施例中，遮罩78可保留，這這種情況下，平坦化製程將第一ILD 96的頂表面與遮罩78及第一間隔物81的頂表面平齊。
在第25A圖及第25B圖中，在一或多個蝕刻步驟中移除虛設閘極76、及遮罩78（若存在），從而形成第二凹槽98。第二凹槽98中的虛設閘極介電層71的部分亦經移除。在一些實施例中，藉由各向異性乾式蝕刻製程移除虛設閘極76及虛設閘極介電層71。舉例而言，蝕刻製程可包括使用反應氣體（多個）的乾式蝕刻製程，反應氣體以比蝕刻第一ILD 96或第一間隔物81更快的速度選擇性地蝕刻虛設閘極76。各個第二凹槽98曝光及/或上覆奈米結構55的部分，其在隨後完成的奈米FET中充當通道區。充當通道區的奈米結構55的部分設置於相鄰對的磊晶源極/汲極區92之間。在移除期間，虛設閘極介電層71可用作蝕刻虛設閘極76時的蝕刻終止層。接著可在移除虛設閘極76之後移除虛設閘極介電層71。
在第26A圖及第26B圖中，n型區10N中第一奈米結構52及p型區10P中第二奈米結構54經移除，延伸第二凹槽98。第一奈米結構52可藉由在p型區10P上方形成遮罩（未顯示）並使用對第一奈米結構52的材料具有選擇性的蝕刻劑執行各向同性蝕刻製程（諸如濕式蝕刻、或類似者）來移除，而第二奈米結構54、基板10、STI區68與第一奈米結構52相比保持相對未蝕刻。在第一奈米結構52包括例如SiGe、而第二奈米結構54A~54C包括例如Si或SiC的實施例中，可用四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)、或類似物來移除n型區10N中的第一奈米結構52。
p型區10P中第二奈米結構54可藉由在n型區10N上方形成遮罩（未顯示）並使用對第二奈米結構54的材料具有選擇性的蝕刻劑執行各向同性蝕刻製程（諸如濕式蝕刻、或類似者）來移除，而第一奈米結構52、基板10、STI區68與第二奈米結構54相比保持相對未蝕刻。在第二奈米結構54包括例如SiGe、而第一奈米結構52包括例如Si或SiC的實施例中，可用氟化氫、另一基於氟的蝕刻劑、或類似物移除p型區10P中的第二奈米結構54。
在其他實施例中，可同時形成n型區10N及p型區10P中的通道區，舉例而言，藉由移除n型區10N及p型區10P兩者中的第一奈米結構52，或移除n型區10N及p型區10P兩者中的第二奈米結構54。在此類實施例中，n型奈米FET及p型奈米FET的通道區可具有相同的材料組成，諸如矽、矽鍺、或類似物。第32A圖、第32B圖、及第32C圖圖示由此類實施例產生的結構，其中p型區10P及n型區10N兩者中的通道區藉由第二奈米結構54提供，且包含矽，舉例而言。
在第27A圖及第27B圖中，形成閘極介電層100及閘電極102用於替換閘極。閘極介電層100共形地沉積於第二凹槽98中。在n型區10N中，閘極介電層100可形成於基板10的頂表面及側壁上、以及第二奈米結構54的頂表面、側壁、及底表面上，而在p型區10P中，閘極介電層100可形成於基板10的頂表面及側壁上、以及第一奈米結構52的頂表面、側壁、及底表面上。閘極介電層100亦可沉積於第一ILD 96、CESL 94、第一間隔物81、及STI區68的頂表面上。
根據一些實施例，閘極介電層100包含一或多個介電層，諸如氧化物、金屬氧化物、類似物、或其組合物。舉例而言，在一些實施例中，閘極介電層可包含氧化矽層及氧化矽層上方的金屬氧化物層。在一些實施例中，閘極介電層100包括高k介電材料，且在這些實施例中，閘極介電層100可具有大於約7.0的k值，並可包括金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛、及其組合的矽酸鹽。閘極介電層100的結構在n型區10N及p型區10P中可相同或不同。閘極介電層100的形成方法可包括分子束沉積(molecular-beam deposition，MBD)、ALD、PECVD、或類似者。
閘電極102分別沉積於閘極介電層100上方，並填充第二凹槽98的剩餘部分。閘電極102可包括含金屬材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合物、或其多層。舉例而言，儘管在第27A圖及第27B圖中圖示單層閘電極102，但閘電極102可包含任意數目的襯裡層、任意數目的功函數調諧層、及填充材料。構成閘電極102的層之任意組合在n型區10N中可沉積於第二奈米結構54的相鄰層之間以及第二奈米結構54A與基板10之間，且在p型區10P中可沉積於第一奈米結構52的相鄰層之間。
n型區10N及p型區10P中的閘極介電層100的形成可同時執行，使得各個區中閘極介電層100由相同的材料形成，且閘電極102的形成可同時發生，使得各個區中閘電極102由相同的材料形成。在一些實施例中，各個區中閘極介電層100可由不同的製程形成，使得閘極介電層100可係不同的材料及/或具有不同數目的層，及/或各個區中閘電極102可藉由不同的製程形成，使得閘電極102可係不同的材料及/或具有不同數目的層。當使用不同的製程時，可使用各種遮蔽步驟來遮蔽及曝光適當的區。
在填充第二凹槽98之後，可執行平坦化製程，諸如CMP，以移除閘極介電層100的多餘部分及閘電極102的材料，這些多餘部分在第一ILD 96的頂表面上方。因此，閘電極102及閘極介電層100的材料的剩餘部分形成所得奈米FET的替換閘極結構。閘電極102及閘極介電層100可統稱為「閘極結構」。
在第28A圖至第28C圖中，閘極結構（包括閘極介電層100及相應上覆閘電極102）係凹陷的，以便在閘極結構直接上方及第一間隔物81的相對部分之間形成凹槽。將包含一或多個介電材料（諸如氮化矽、氧氮化矽、或類似物）層的閘極遮罩104填充於凹槽中，接著執行平坦化製程，以移除在第一ILD 96上方延伸的介電材料的多餘部分。隨後形成的閘極觸點（諸如閘極觸點114，下文將結合第30A圖及第30B圖討論）穿透閘極遮罩104以接觸凹陷閘電極102的頂表面。
如第28A圖至第28C圖中進一步所示，第二ILD 106沉積於第一ILD 96及閘極遮罩104上方。在一些實施例中，第二ILD 106係藉由FCVD形成的可流動薄膜。在一些實施例中，第二ILD 106由諸如PSG、BSG、BPSG、USG、或類似物的介電材料形成，並可藉由諸如CVD、PECVD、或類似者的任何適合方法沉積。
在第29A圖至第29C圖中，第二ILD 106、第一ILD 96、CESL 94、及閘極遮罩104經蝕刻以形成第三凹槽108，曝光磊晶源極/汲極區92及/或閘極結構的表面。第三凹槽108可藉由使用各向異性蝕刻製程（諸如RIE、NBE、或類似者）的蝕刻形成。在一些實施例中，第三凹槽108可使用第一蝕刻製程蝕刻穿過第二ILD 106及第一ILD 96；可使用第二蝕刻製程蝕刻穿過閘極遮罩104；接著可使用第三蝕刻製程蝕刻穿過CESL 94。可在第二ILD 106上方形成諸如光阻劑的遮罩並圖案化，以自第一蝕刻製程及第二蝕刻製程遮蔽第二ILD 106的部分。在一些實施例中，蝕刻製程可經過度蝕刻，因此，第三凹槽108延伸至磊晶源極/汲極區92及/或閘極結構中，且第三凹槽108的底部部分可與磊晶源極/汲極區92及/或閘極結構平齊（例如，在同一位置上，或距基板具有相同的距離）、或比磊晶源極/汲極區92及/或閘極結構低（例如，更接近基板）。儘管第29B圖將第三凹槽108圖示為在同一橫截面中曝光磊晶源極/汲極區92及閘極結構，但在各種實施例中，磊晶源極/汲極區92及閘極結構可曝光於不同橫截面中，從而降低後續形成之觸點的短路風險。在形成第三凹槽108之後，在磊晶源極/汲極區92上方形成矽化物區110。在一些實施例中，矽化物區110係藉由首先在磊晶源極/汲極區92的經曝光部分上方沉積能夠與下層磊晶源極/汲極區92的半導體材料（例如，矽、矽鍺、鍺）反應的金屬（未顯示）（諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金）來形成矽化物或鍺化物區，接著執行熱退火製程來形成矽化物區110。接著移除經沉積金屬的未反應部分，例如，藉由蝕刻製程。儘管矽化物區110稱為矽化物區，但矽化物區110亦可係鍺化物區或鍺化矽區（例如，包含矽化物及鍺化物的區）。在實施例中，矽化物區110包含TiSi，並具有約2 nm至約10 nm之間的厚度。
接下來，在第30A圖至第30C圖中，觸點112及114（亦可稱為觸點插座）形成於第三凹槽108中。觸點112及114可各個包含一或多個層，諸如阻障層、擴散層、及填充材料。舉例而言，在一些實施例中，觸點112及114各個包括阻障層及導電材料，且電耦合至下層導電特徵（例如，所示實施例中的閘極結構102及/或矽化物區110）。觸點114電耦合至閘極結構102且可稱為閘極觸點，而觸點112電耦合至矽化物區110且可稱為源極/汲極觸點。阻障層可包括鈦、氮化鈦、鉭、氮化鉭、或類似物。導電材料可係銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或類似物。可執行平坦化處理，諸如CMP，以自第二ILD 106的表面移除多餘材料。
第31A圖圖示第30C圖中所示的相同結構，另一p型區10P在n型區10N的左側，因此，根據一些實施例，p型井24的各個側上具有一n型井30。根據一些實施例，通路38代表根據一些實施例，可透過p型井24自n型區10N中n型源極/汲極區92至p型區10P中n型井30發生接面洩漏的通路中之兩者。如第31A圖中所示，區31經定位使得通路38延伸穿過區31的高摻雜濃度部分。在p型井24與n型井30之間的介面中之各者處，均有一空乏區（未顯示）。當裝置處於偏置狀態時，兩個空乏區可在p型井24中重疊，並可導致p型井24中的空乏區夾止。空乏區夾止在n型源極/汲極區92與n型井30之間產生較低電阻的路徑。如下文更詳細地討論的，諸如下文討論的實施例減少空乏區夾止，從而增加沿通路38的電阻並減少接面洩漏。
第31B圖圖示第31A圖中所示的p型井24。第7A圖中所示的摻雜濃度剖面32及區31亦顯示於第31B圖的p型井24上，儘管由於根據一些實施例形成鰭片66，摻雜濃度剖面32的部分不存在。摻雜濃度剖面32可經調變，使得區31（包括區域C的至少部分）保留在鰭片下方。在一些實施例中，如第31B圖中所示，區31在p型井24中含有的鰭片66的外側壁之間側向延伸，並具有與鰭片66的底部間隔距離D T的頂邊界、及與鰭片66的底部間隔距離D B的底邊界。D C代表區域C的中心（例如，如第7B圖中所示的線H-H'），D T與D C之比可在約0.5至約0.6的範圍內，且D B與D C之比可在約1.5至約1.75的範圍內。在一些實施例中，D T可為約50 nm至約70 nm，D C可為約130 nm至約160 nm，且D B可為約200 nm至約280 nm。舉例而言，區31可自鰭片66的底部之下約50 nm延伸至鰭片66的底部之下約280 nm。區31中摻雜劑的平均濃度在約5x10 17原子/cm 3至約7x10 17原子/cm 3的範圍內。這可減少上述兩個空乏區之間的重疊，從而減少p型井24中的空乏區夾止，這可進一步導致沿通路38的電阻增加，從而減少透過p型井24自n型區10N中n型源極/汲極區92至n型井30的接面洩漏，如第31A圖中所示。在一些實施例中，n型井30亦具有摻雜濃度剖面32，其可導致透過n型井30自p型區10P中p型源極/汲極區92至p型井24的接面洩漏減少。
第32A圖至第32C圖圖示根據一些替代實施例的裝置之橫截面圖。第32A圖圖示第1圖中所示的參考橫截面A-A'。第32B圖圖示第1圖中所示的參考橫截面B-B'。第32C圖圖示第1圖中所示的參考橫截面C-C'。在第32A圖至第32C圖中，類似的參考號指示由與第30A圖至第30C圖的結構類似的製程形成的類似元件。然而，在第32A圖至第32C圖中，n型區10N及p型區10P中的通道區包含相同的材料。舉例而言，包含矽的第二奈米結構54為p型區10P中的p型奈米FET及n型區10N中的n型奈米FET提供通道區。第32A圖至第32C圖的結構可例如藉由同時自p型區10P及n型區10N移除第一奈米結構52；在p型區10P中第二奈米結構54周圍沉積閘極介電層100及閘電極102P（例如，適用於p型奈米FET的閘電極）；及在n型區10N中第二奈米結構54周圍沉積閘極介電層100及閘電極102N（例如，適用於n型奈米FET的閘電極）來形成。在此類實施例中，磊晶源極/汲極區92的材料在n型區10N中與p型區10P相比可不同，如上文所述。
實施例可達成優點。舉例而言，在植入製程期間利用上述技術，諸如平行植入技術及傾斜植入技術，能夠調變p型井24及n型井30中的摻雜濃度剖面32。摻雜濃度剖面32導致p型井24及n型井30中空乏區夾止的減少。這導致奈米FET裝置中自源極/汲極區92至基板10的接面洩漏減少。
在實施例中，半導體裝置包括半導體基板，半導體基板包括一或多個鰭片；在半導體基板上方並沿一或多個鰭片的側壁的隔離層；一或多個鰭片之下的半導體基板中的第一深井，第一深井摻雜有第一摻雜劑，第一摻雜劑具有第一導電型；半導體基板中的第一井，其中一或多個鰭片在第一井中，第一井摻雜有第二摻雜劑，第二摻雜劑具有第二導電型，其中第二導電型與第一導電型相反，其中第一井在第一深井之上；半導體基板中第一井的第一側上的第二井；以及半導體基板中第一井的第二側上的第三井，其中第一側邊界與一或多個鰭片的第一側壁對準，其中第二側邊界與一或多個鰭片的第二側壁對準，其中第一側壁係一或多個鰭片的最靠近第二井的側壁，其中第二側壁係一或多個鰭片的最靠近第三井的側壁，其中一或多個鰭片之下以及第一側邊界與第二側邊界之間的半導體基板的第一區中第二摻雜劑的平均濃度在5x10 17原子/cm 3至7x10 17原子/cm 3的範圍內。在實施例中，第一區在一或多個鰭片的底部之下50 nm至280 nm。在實施例中，第二摻雜劑在沿第一垂直線的第一位置處具有第一濃度，其中第一垂直線定位於第一井中第二井與第三井之間中途，其中第一位置在沿第一垂直線的第二摻雜濃度剖面的峰值的中心處，其中第二摻雜劑在第二位置處具有第二濃度，其中自半導體基板的頂表面的第二位置的深度為第一位置深度的1.5倍，其中第二濃度為第一濃度的30%至40%。在實施例中，第二摻雜劑在沿第一垂直線的第一位置處具有第一濃度，其中第一垂直線定位於第一井中第二井與第三井之間的中途，其中第一位置在沿第一垂直線的第二摻雜濃度剖面的峰值的中心處，其中第二摻雜劑在第三位置處具有第三濃度，其中自半導體基板頂表面的第三位置的深度為第一位置深度的1.75倍，其中第三濃度為第一濃度的20%至30%。在實施例中，第一井為p型井，且其中第二井及第三井為n型井。
在實施例中，一種形成半導體裝置的方法包括：在基板上方形成經圖案化遮罩，其中經圖案化遮罩在基板的第一部分上方具有開口；用第一離子束以第一角度將第一摻雜劑植入基板中，其中第一離子束在平行於平面圖中第一部分的一側的第一平面中，其中第一平面垂直於基板的頂表面，其中第一離子束相對於垂直於基板的頂表面的線以第一角度撞擊基板的頂表面；用第二離子束以第二角度將第一摻雜劑植入基板中，其中第二離子束在平行於平面圖中第一部分的一側的第二平面中，其中第二平面垂直於基板的頂表面，其中第二離子束相對於垂直於基板的頂表面的線以第二角度撞擊基板的頂表面，其中第一離子束及第二離子束在垂直於基板的頂表面的線的相對側上，其中用第一離子束植入及用第二離子束植入形成第一井；以及蝕刻基板以在第一井中形成一或多個鰭片，其中第一摻雜劑的最大濃度低於一或多個鰭片的底部。在實施例中，方法進一步包括在用第一離子束植入之後且在用第二離子束植入之前旋轉基板。在實施例中，第一角度之量值大於0度且小於15度。在實施例中，第二角度之量值大於0度且小於15度。在實施例中，第一角度之量值等於第二角度之量值。在實施例中，在用第二離子束植入之後，第一摻雜劑沿延伸穿過第一部分中途的垂直線具有第一濃度剖面，其中第一濃度剖面具有一峰值，其中峰值以一或多個鰭片的底部之下第一距離為中心，其中區中第一摻雜劑的平均濃度在5x10 17原子/cm 3至7x10 17原子/cm 3的範圍內，其中區由第一井中一或多個鰭片的最外側壁側向界定，並由上邊界及下邊界垂直界定，其中上邊界具有為第一距離的0.5倍至0.6倍的第一深度，其中下邊界具有為第一距離的1.5倍至1.75倍的第二深度。在實施例中，其中第一摻雜劑的最大濃度在一或多個鰭片的底部之下130 nm至160 nm的範圍內。
在實施例中，一種形成半導體裝置的方法包括：在基板上方形成第一經圖案化遮罩，其中第一經圖案化遮罩在基板的第一部分的頂表面上方具有第一開口；用第一摻雜劑對基板的第一部分執行第一植入，其中第一植入的第一離子束相對於基板的第一部分的頂表面呈第一銳角，第一離子束與垂直於基板的頂表面的一平面基本平行，該平面包括基板第一部分的縱向側；在執行第一植入之後，將基板旋轉180度；以及用第一摻雜劑對基板的第一部分執行第二植入，其中第二植入的第二離子束相對於基板的第一部分的頂表面呈第二銳角，第二離子束與垂直於基板的頂表面的一平面基本平行，該平面包括基板的第一部分的縱向側。在實施例中，第一摻雜劑係p型摻雜劑，其中執行第一植入及第二植入形成p型井。在實施例中，第一摻雜劑為硼。在實施例中，第一摻雜劑係n型摻雜劑，其中執行第一植入及第二植入形成n型井。在實施例中，其中第一摻雜劑為砷或磷。在實施例中，其中第一銳角及第二銳角中之各者均在75°至小於90°的範圍內。在實施例中，其中第一銳角與第二銳角相同。在實施例中，其中基板在第一植入及第二植入期間係靜止的。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
10:基板 10N:n型區 10P:p型區 12:遮罩層 14:對準標記 16:深n井區 18:植入遮罩 20:開口 22:植入遮罩 24:p型井 26:開口 28:離子束 30:n型井 31:區 32:摻雜濃度剖面 33:區 34:植入遮罩 35:區 36:開口 37:區 38:通路 51A~51C:第一半導體層 52A~52C:第一奈米結構 53A~53C:第二半導體層 54A~54C:第二奈米結構 55:奈米結構 64:多層堆疊 66:鰭片 68:STI區 70:虛設介電層 71:虛設閘極介電層 72:虛設閘極層 74:遮罩層 76:虛設閘極 78:遮罩 80:第一間隔物層 81:第一間隔物 82:第二間隔物層 83:第二間隔物 86:第一凹槽 88:側壁凹槽 90:第一內部間隔物 92:磊晶源極/汲極區 92A:第一半導體材料層 92B:第二半導體材料層 92C:第三半導體材料層 94:CESL 96:第一ILD 98:第二凹槽 100:閘極介電層 102:閘電極/閘極結構 104:閘極遮罩 106:第二ILD 108:第三凹槽 110:矽化物區 112:觸點 114:觸點 A-A':橫截面 B-B':橫截面 C-C':橫截面 D-D':線 D B:距離 D C:距離 D T:距離 E-E':線 F-F':線 G-G':線 H-H':線 I-I':線 J-J':線 α:第一傾斜角 β:第二傾斜角
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1圖圖示根據一些實施例的三維視圖中的奈米結構場效電晶體（奈米FET）的實例。 第2圖、第3圖、第4圖、第5A圖、第5B圖、第5C圖、第6圖、第7A圖、第7B圖、第9圖、第10圖、第11圖、第12圖、第13圖、第14圖、第15圖、第16A圖、第16B圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第21C圖、第22A圖、第22B圖、第22C圖、第22D圖、第23A圖、第23B圖、第23C圖、第24A圖、第24B圖、第25A圖、第25B圖、第26A圖、第26B圖、第27A圖、第27B圖、第28A圖、第28B圖、第28C圖、第29A圖、第29B圖、第29C圖、第30A圖、第30B圖、第30C圖、第31A圖、第31B圖、第32A圖、第32B圖、及第32C圖圖示根據一些實施例的製造奈米FET的各種中間階段。 第8A圖及第8B圖圖示展示摻雜濃度與距離之間關係的曲線。
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10:基板
16:深n井區
55:奈米結構
66:鰭片
68:隔離區
92:磊晶源極/汲極區
100:閘極介電層
102:閘電極
A-A':橫截面
B-B':橫截面
C-C':橫截面

Claims (20)

  1. 一種半導體裝置，包含： 一半導體基板，該半導體基板包含一或多個鰭片； 一隔離層，在該半導體基板上方並沿該一或多個鰭片的多個側壁； 一第一深井，在該半導體基板中並在該一或多個鰭片之下，該第一深井摻雜有一第一摻雜劑，該第一摻雜劑具有一第一導電型； 一第一井，在該半導體基板中，其中該一或多個鰭片在該第一井中，該第一井摻雜有一第二摻雜劑，該第二摻雜劑具有一第二導電型，其中該第二導電型與該第一導電型相反，其中該第一井在該第一深井之上； 一第二井，在該第一井的一第一側上的該半導體基板中；及 一第三井，在該半導體基板中該第一井的一第二側上，其中一第一側邊界與該一或多個鰭片的一第一側壁對準，其中一第二側邊界與該一或多個鰭片的一第二側壁對準，其中該第一側壁係該一或多個鰭片的最靠近該第二井的一側壁，其中該第二側壁係該一或多個鰭片的最靠近該第三井的一側壁，其中該一或多個鰭片之下及該第一側邊界與該第二側邊界之間的該半導體基板的一第一區中該第二摻雜劑的一平均濃度在5x10 17原子/cm 3至7x10 17原子/cm 3的一範圍內。
  2. 如請求項1所述的半導體裝置，其中該第一區在該一或多個鰭片的一底部之下50奈米至280奈米。
  3. 如請求項1所述的半導體裝置，其中該第二摻雜劑在沿一第一垂直線的一第一位置處具有一第一濃度，其中該第一垂直線定位於該第一井中該第二井與該第三井之間的中途，其中該第一位置在沿該第一垂直線的該第二摻雜劑的一摻雜濃度剖面的一峰值的一中心處，其中該第二摻雜劑在一第二位置具有一第二濃度，其中自該半導體基板的一頂表面的該第二位置的一深度為該第一位置的一深度的1.5倍，其中該第二濃度為該第一濃度的30%至40%。
  4. 如請求項1所述的半導體裝置，其中該第二摻雜劑在沿一第一垂直線的一第一位置處具有一第一濃度，其中該第一垂直線定位於該第一井中該第二井與該第三井之間的中途，其中該第一位置在沿該第一垂直線的該第二摻雜劑的一摻雜濃度剖面的一峰值的一中心處，其中該第二摻雜劑在一第三位置處具有一第三濃度，其中自該半導體基板的一頂表面的該第三位置的一深度為該第一位置的一深度的1.75倍，其中該第三濃度為該第一濃度的20%至30%。
  5. 如請求項1所述的半導體裝置，其中該第一井為一p型井，而該第二井及該第三井為n型井。
  6. 一種形成半導體裝置的方法，該方法包含： 在一基板上方形成一經圖案化遮罩，其中該經圖案化遮罩在該基板的一第一部分上方具有一開口； 用一第一離子束將一第一摻雜劑以一第一角度植入該基板中，其中該第一離子束在與一平面圖中該第一部分的一側平行的一第一平面中，其中該第一平面垂直於該基板的一頂表面，其中該第一離子束相對於垂直於該基板的該頂表面的一線以該第一角度撞擊該基板的該頂表面； 用一第二離子束將該第一摻雜劑以一第二角度植入該基板中，其中該第二離子束在與一平面圖中該第一部分的該側平行的一第二平面中，其中該第二平面垂直於該基板的該頂表面，其中該第二離子束相對於垂直於該基板的該頂表面的該線以該第二角度撞擊該基板的該頂表面，其中該第一離子束及該第二離子束在垂直於該基板的該頂表面的該線的相對側上，其中用該第一離子束植入及用該第二離子束植入形成一第一井；及 蝕刻該基板以在該第一井中形成一或多個鰭片，其中該第一摻雜劑的一最大濃度低於該一或多個鰭片的一底部。
  7. 如請求項6所述的方法，進一步包含：在用該第一離子束植入之後且在用該第二離子束植入之前，旋轉該基板。
  8. 如請求項6所述的方法，其中該第一角度之一量值大於0度且小於15度。
  9. 如請求項8所述的方法，其中該第二角度之一量值大於0度且小於15度。
  10. 如請求項6所述的方法，其中該第一角度之一量值等於該第二角度之一量值。
  11. 如請求項6所述的方法，其中在用該第二離子束植入之後，該第一摻雜劑沿延伸穿過該第一部分中途的一垂直線具有一第一濃度剖面，其中該第一濃度剖面具有一峰值，其中該峰值以該一或多個鰭片的一底部之下的一第一距離為中心，其中一區中該第一摻雜劑的一平均濃度在5x10 17原子/cm 3至7x10 17原子/cm 3的一範圍內，其中該區由該第一井中該一或多個鰭片的多個最外側壁側向界定，並由一上邊界及一下邊界垂直界定，其中該上邊界具有為該第一距離的0.5倍至0.6倍的一第一深度，其中該下邊界具有為該第一距離的1.5倍至1.75倍的一第二深度。
  12. 如請求項6所述的方法，其中該第一摻雜劑的一最大濃度在該一或多個鰭片的該底部之下130奈米至160奈米的一範圍內。
  13. 一種形成半導體裝置的方法，該方法包含： 在一基板上方形成一第一經圖案化遮罩，其中該第一經圖案化遮罩在該基板的一第一部分的一頂表面上方具有一第一開口； 用一第一摻雜劑對該基板的該第一部分執行一第一植入，其中該第一植入的一第一離子束相對於該基板的該第一部分的該頂表面呈一第一銳角，該第一離子束與垂直於該基板的該頂表面的一平面基本平行，該平面包括該基板的該第一部分的一縱向側； 在執行該第一植入之後，將該基板旋轉180度；及 用該第一摻雜劑對該基板的該第一部分執行一第二植入，其中該第二植入的一第二離子束相對於該基板的該第一部分的該頂表面呈一第二銳角，該第二離子束與垂直於該基板的該頂表面的該平面基本平行，該平面包括該基板的該第一部分的該縱向側。
  14. 如請求項13所述的方法，其中該第一摻雜劑係一p型摻雜劑，其中執行該第一植入及該第二植入形成一p型井。
  15. 如請求項14所述的方法，其中該第一摻雜劑為硼。
  16. 如請求項13所述的方法，其中該第一摻雜劑係一n型摻雜劑，其中執行該第一植入及該第二植入形成一n型井。
  17. 如請求項16所述的方法，其中該第一摻雜劑為砷或磷。
  18. 如請求項13所述的方法，其中該第一銳角及該第二銳角中之各者均在75°至小於90°的一範圍內。
  19. 如請求項13所述的方法，其中該第一銳角與該第二銳角係一相同角度。
  20. 如請求項13所述的方法，其中該基板在該第一植入及該第二植入期間係靜止的。
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