CN115295495A - 半导体装置及其形成方法 - Google Patents

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CN
China
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well
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dopant
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林育樟
王宝明
陈亮吟
张惠政
杨育佳
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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Abstract

本揭露提供一种半导体装置及其形成方法。掺杂井可利用平行植入技术及倾斜植入技术来形成具有较少侧向扩散及较少垂直掺杂的井。

Description

半导体装置及其形成方法
技术领域
本揭露关于一种半导体装置及其形成方法。
背景技术
半导体装置用于多种电子应用，诸如个人计算机、手机、数字相机、及其 他电子设备。半导体装置通常是通过在半导体基板上顺序沉积绝缘或介电层、 导电层、及半导体材料层、并使用微影术来图案化各种材料层以在其上形成电 路组件及元件来制造的。
半导体行业通过不断减小最小特征尺寸，不断提高各种电子组件(例如， 晶体管、二极管、电阻器、电容器等)的集成密度，从而允许更多组件整合至 给定面积中。然而，随着最小特征尺寸的减小，出现了需要解决的其他问题。
发明内容
根据本揭露的一些实施例，一种半导体装置包含一半导体基板、一隔离层、 一第一深井、一第一井、一第二井及一第三井。该半导体基板包含一或多个鳍 片。隔离层在该半导体基板上方并沿该一或多个鳍片的多个侧壁。第一深井在 该半导体基板中并在该一或多个鳍片之下，该第一深井掺杂有一第一掺杂剂， 该第一掺杂剂具有一第一导电型。第一井在该半导体基板中，其中该一或多个 鳍片在该第一井中，该第一井掺杂有一第二掺杂剂，该第二掺杂剂具有一第二 导电型，其中该第二导电型与该第一导电型相反，其中该第一井在该第一深井 之上。第二井在该第一井的一第一侧上的该半导体基板中。第三井在该半导体 基板中该第一井的一第二侧上，其中一第一侧边界与该一或多个鳍片的一第一 侧壁对准，其中一第二侧边界与该一或多个鳍片的一第二侧壁对准，其中该第 一侧壁是该一或多个鳍片的最靠近该第二井的一侧壁，其中该第二侧壁是该一 或多个鳍片的最靠近该第三井的一侧壁，其中该一或多个鳍片之下及该第一侧 边界与该第二侧边界之间的该半导体基板的一第一区中该第二掺杂剂的一平 均浓度在5x1017原子/cm3至7x1017原子/cm3的一范围内。
根据本揭露的一些实施例，一种形成半导体装置的方法包含：在一基板上 方形成一经图案化遮罩，其中该经图案化遮罩在该基板的一第一部分上方具有 一开口；用一第一离子束将一第一掺杂剂以一第一角度植入该基板中，其中该 第一离子束在与一平面图中该第一部分的一侧平行的一第一平面中，其中该第 一平面垂直于该基板的一顶表面，其中该第一离子束相对于垂直于该基板的该 顶表面的一线以该第一角度撞击该基板的该顶表面；用一第二离子束将该第一 掺杂剂以一第二角度植入该基板中，其中该第二离子束在与一平面图中该第一 部分的该侧平行的一第二平面中，其中该第二平面垂直于该基板的该顶表面， 其中该第二离子束相对于垂直于该基板的该顶表面的该线以该第二角度撞击 该基板的该顶表面，其中该第一离子束及该第二离子束在垂直于该基板的该顶 表面的该线的相对侧上，其中用该第一离子束植入及用该第二离子束植入形成 一第一井；及蚀刻该基板以在该第一井中形成一或多个鳍片，其中该第一掺杂 剂的一最大浓度低于该一或多个鳍片的一底部。
根据本揭露的一些实施例，一种形成半导体装置的方法包含：在一基板上 方形成一第一经图案化遮罩，其中该第一经图案化遮罩在该基板的一第一部分 的一顶表面上方具有一第一开口；用一第一掺杂剂对该基板的该第一部分执行 一第一植入，其中该第一植入的一第一离子束相对于该基板的该第一部分的该 顶表面呈一第一锐角，该第一离子束与垂直于该基板的该顶表面的一平面基本 平行，该平面包括该基板的该第一部分的一纵向侧；在执行该第一植入之后， 将该基板旋转180度；及用该第一掺杂剂对该基板的该第一部分执行一第二植 入，其中该第二植入的一第二离子束相对于该基板的该第一部分的该顶表面呈 一第二锐角，该第二离子束与垂直于该基板的该顶表面的该平面基本平行，该平面包括该基板的该第一部分的该纵向侧。
附图说明
本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理 解。应注意，根据行业中的标准规范，各种特征未按比例绘制。实际上，各种 特征的尺寸可为了论述清楚经任意地增大或减小。
图1图示根据一些实施例的三维视图中的纳米结构场效晶体管(纳米FET) 的实例；
图2、图3、图4、图5A、图5B、图5C、图6、图7A、图7B、图9、图 10、图11、图12、图13、图14、图15、图16A、图16B、图17A、图17B、 图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图21C、 图22A、图22B、图22C、图22D、图23A、图23B、图23C、图24A、图24B、 图25A、图25B、图26A、图26B、图27A、图27B、图28A、图28B、图28C、 图29A、图29B、图29C、图30A、图30B、图30C、图31A、图31B、图32A、 图32B、及图32C图示根据一些实施例的制造纳米FET的各种中间阶段；
图8A及图8B图示展示掺杂浓度与距离之间关系的曲线。
【符号说明】
10:基板
10N:n型区
10P:p型区
12:遮罩层
14:对准标记
16:深n井区
18:植入遮罩
20:开口
22:植入遮罩
24:p型井
26:开口
28:离子束
30:n型井
31:区
32:掺杂浓度剖面
33:区
34:植入遮罩
35:区
36:开口
37:区
38:通路
51A～51C:第一半导体层
52A～52C:第一纳米结构
53A～53C:第二半导体层
54A～54C:第二纳米结构
55:纳米结构
64:多层堆叠
66:鳍片
68:STI区
70:虚设介电层
71:虚设栅极介电层
72:虚设栅极层
74:遮罩层
76:虚设栅极
78:遮罩
80:第一间隔物层
81:第一间隔物
82:第二间隔物层
83:第二间隔物
86:第一凹槽
88:侧壁凹槽
90:第一内部间隔物
92:磊晶源极/漏极区
92A:第一半导体材料层
92B:第二半导体材料层
92C:第三半导体材料层
94:CESL
96:第一ILD
98:第二凹槽
100:栅极介电层
102:栅电极/栅极结构
104:栅极遮罩
106:第二ILD
108:第三凹槽
110:硅化物区
112:触点
114:触点
A-A':横截面
B-B':横截面
C-C':横截面
D-D':线
DB:距离
DC:距离
DT:距离
E-E':线
F-F':线
G-G':线
H-H':线
I-I':线
J-J':线
α:第一倾斜角
β:第二倾斜角
具体实施方式
以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施例、 或实例。下文描述组件及配置的特定实例以简化本揭露。当然，这些仅为实例 且非意欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上 的形成可包括第一特征与第二特征直接接触地形成的实施例，且亦可包括额外 特征可形成于第一特征与第二特征之间使得第一特征与第二特征可不直接接 触的实施例。此外，本揭露在各种实例中可重复参考数字及/或字母。此重复 是出于简单及清楚的目的，且本身且不指明所论述的各种实施例及/或组态之 间的关系。
此外，为了便于描述，在本文中可使用空间相对术语，诸如“在……下 方”、“在……之下”、“下部”、“在……之上”、“上部”及类似者，来 描述诸图中图示的一个元件或特征与另一(多个)元件或特征的关系。空间相 对术语意欲涵盖除了诸图中所描绘的定向以外的装置在使用或操作时的不同 定向。器件可另外定向(旋转90度或处于其他定向)，且本文中所使用的空 间相对描述符可类似地加以相应解释。
如下文更详细讨论的，本揭露的实施例描述在基板中形成p型井及/或n 型井的掺杂剂植入制程，其可用于形成晶体管(例如，纳米FET、鳍式场效晶 体管(fin field effecttransistor，FinFET)、平面晶体管、或类似者)。本文描述 的技术包括在植入制程期间倾斜及扭转或旋转基板以调变p型井及n型井中的 掺杂浓度剖面。诸如本文所述的这些实施例可产生掺杂浓度剖面，其特征在于， 诸如掺杂剂的较少的垂直及侧向分散，以及掺杂剂以较小深度堆积于基板表面 下方的小区域内。诸如此类的掺杂浓度剖面可提供p型井及n型井中减少的空 乏区夹止，导致沿接面泄漏通路的更大电阻，从而减少自源极区及漏极区至基 板(例如，相邻井)的接面泄漏，对于具有p型井及n型井的小临界尺寸的晶 体管而言，这可能是理想的。下文在特定上下文中描述实施例，即包含纳米 FET的晶粒。然而，各种实施例可适于包含其他类型的晶体管，诸如FinFET、 平面晶体管、或类似者，以代替纳米FET或与纳米FET组合的晶粒。
图1图示根据一些实施例的三维视图中的纳米FET(例如，纳米线FET、 纳米片FET、或类似者)的实例。纳米FET包含基板10(例如，半导体基板) 上鳍片66上方的纳米结构55(例如，纳米片、纳米线、或类似者)，其中纳 米结构55充当纳米FET的通道区。纳米结构55可包括p型纳米结构、n型纳 米结构、或其组合物。隔离区68设置于相邻鳍片66之间，鳍片66可突出于 相邻隔离区68之上及之间。深n井区16设置于基板10中。尽管隔离区68 描述/图示为与基板10分离，但如本文所用，术语“基板”可指单独半导体基 板或半导体基板与隔离区的组合。此外，尽管鳍片66的底部部分图示为如基 板10的单一连续材料，但鳍片66的底部部分及/或基板10可包含单一材料或 多个材料。在这种情况下，鳍片66是指在相邻隔离区68之间延伸的部分。
栅极介电层100在鳍片66的顶表面上方，并沿纳米结构55的顶表面、侧 壁、及底表面。栅电极102在栅极介电层100上方。磊晶源极/漏极区92设置 于鳍片66上，栅极介电层100及栅电极102的相对侧上。
图1进一步图示后续诸图中使用的参考横截面。横截面A-A'沿栅电极98 的纵轴，并在例如垂直于纳米FET的磊晶源极/漏极区92之间的电流流动方向 的方向上。横截面B-B'基本垂直于横截面A-A'，并基本平行于纳米FET的鳍 片66的纵轴，且在例如纳米FET的磊晶源极/漏极区92之间的电流流动方向 上，在制程变化范围内。横截面C-C'平行于横截面A-A'，并延伸穿过纳米FET 的磊晶源极/漏极区。为清楚起见，后续诸图参考这些参考截面。
本文讨论的一些实施例在使用后栅极制程形成的纳米FET的背景下讨论。 在其他实施例中，可使用先栅极制程。此外，一些实施例考虑在其他装置中使 用的态样，诸如平面FET或FinFET。
图2至图32C图示根据一些实施例的制造纳米FET的各种中间阶段。图 2、图3、图4、图7A、图7B、图9、图10、图12、图13、图14、图15、图 16A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A、 及图32A图示图1中所示的参考横截面A-A'。图16B、图17B、图18B、图19B、图20B、图21B、图21C、图22B、图22D、图23B、图24B、图25B、 图26B、图27B、图28B、图29B、图30B、及图32B图示图1中所示的参考 横截面B-B'。图17A、图18A、图19A、图20A、图21A、图22A、图22C、 图23C、图28C、图29C、图30C、图31A、图31B、及图32C图示图1中所 示的参考横截面C-C'。
首先参考图2，根据一些实施例，显示具有形成于其上的遮罩层12的基 板10。基板10可是半导体基板，诸如体半导体、绝缘体上半导体 (semiconductor-on-insulator，SOI)基板、或类似者。基板10可是晶圆，诸如硅 晶圆。图2及后续诸图图示晶圆的一部分，以更佳地说明一些实施例的特征。 类似的结构及制程可应用于晶圆的较大部分上方。通常，SOI基板是在绝缘层 上形成的半导体材料层。举例而言，绝缘层可是埋入式氧化物(BuriedOxide， BOX)层、氧化硅层、或类似者。绝缘层安置于基板上，通常为硅或玻璃基板。 亦可使用其他基板，诸如多层或梯度基板。在一些实施例中，基板10的半导 体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、 砷化铟、及/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化 铝镓、砷化镓铟、磷化镓铟、及/或磷砷化镓铟；或其组合物。
遮罩层12形成于基板10上方，并经图案化以形成对准标记14。对准标 记可用于在后续制程中对准晶圆。根据一些实施例，遮罩层12可由氧化硅形 成，其可通过氧化半导体基板10的表面层形成。在一些实施例中，遮罩层12 可经由沉积形成，举例而言，使用原子层沉积(Atomic Layer Deposition，ALD)、 电浆增强化学气相沉积(Plasma EnhancedChemical Vapor Deposition，PECVD)、 或类似者。对准标记14可透过使用光学微影术来蚀刻在基板10及遮罩层12 上形成。对准标记14的深度可在基板10的顶表面下方约100nm至约150nm (诸如约120nm)的范围内，且对准标记14的宽度可在约1μm至约1.5μm (诸如约1.5μm)的范围内。在一些实施例中，可移除遮罩层12。
根据一些实施例，执行p型离子植入制程以轻掺杂基板。p型掺杂剂可包 括例如硼、铟、类似物、或其组合物。p型离子植入制程可包括一或多个毯覆 植入制程，并可使用约180keV至约240keV范围内的能量来执行。p型植入 制程可在基板中提供p型区，其可充当深p型井(未单独显示)，与基板10 的顶表面间隔约0.8μm至约1.2μm的距离。p型掺杂浓度可等于或小于1x1017 cm-3，诸如在约1x1016 cm-3至约1x1017 cm-3的范围内。退火可用于修复植入损 伤及活化植入杂质。退火可在约1000℃至约1100℃(诸如约1050℃)范围内 的温度下执行约1秒至约20秒(诸如约10秒)的持续时间。
参考图3，根据一些实施例，形成植入遮罩18并执行n型离子植入以形 成深n井区16。植入遮罩18可由能够在后续植入制程期间基本阻挡离子的材 料形成。在一些实施例中，植入遮罩18由光阻剂形成，其经涂布且接着使用 光学微影术来图案化以形成开口20。根据一些实施例，可使用植入遮罩18执 行一或多个n型离子植入制程，以形成深n井区16。
图3及后续诸图图示用于形成深n井区16的基板10的一部分及植入遮罩 18的一部分，以便于说明。应理解，植入遮罩18可在基板10的其他部分上 方延伸，并可包括额外开口20，以在基板10的其他部分中形成额外深n井区 16。n型掺杂剂可包括磷、砷、锑、类似物、或其组合物。n型离子植入可使 用约600keV至约800keV范围内的能量来执行。深n井区16形成于基板10 的深处，深n井区16的顶部与基板10的顶表面间隔约0.9μm至约1.1μm的 距离。如图3中所示，由于植入制程，深n井区16可侧向延伸超过开口20 的侧向边缘。n型掺杂浓度可等于或小于1x1017 cm-3，诸如在约1x1016 cm-3至 约1x1017 cm-3的范围内。举例而言，在一些实施例中，可通过可接受的灰化制 程来移除植入遮罩18，且可使用退火来修复植入损伤并活化植入杂质。退火 可在约1000℃至约1100℃(诸如约1025℃)范围内的温度下执行约1秒至约 20秒(诸如约10秒)的持续时间。
参考图4，根据一些实施例，形成植入遮罩22并执行p型离子植入制程 以形成p型井24。p型井24在基板10中提供用于制造n型金属氧化物半导体 (n-type metal-oxide-semiconductor，NMOS)装置的活性区，如下文更详细地讨 论的。植入遮罩22可由能够在后续植入制程期间基本阻挡离子的材料形成。 在一些实施例中，植入遮罩22由光阻剂形成，其经涂布且接着使用光学微影 术图案化以形成开口26。根据一些实施例，可使用植入遮罩22来执行一或多 个p型离子植入制程，以形成p型井24。出于说明目的，图4及后续诸图图示基板10的一部分及植入遮罩22的一部分，其中包括一个p型井24。应理 解，植入遮罩22可在基板10的其他部分上方延伸，且可包括额外开口26， 以在基板10的其他部分中形成额外p型井24。p型掺杂剂可包括硼、铟、类 似物、或其组合物。p型离子植入可使用约2keV至约100keV范围内的能量 来执行。植入温度可在约-60℃至约450℃的范围内。p型井24可延伸至基 板10的顶表面，并可延伸至深n井区16。如图4中所示，由于植入制程期间 的扩散，p型井24可侧向延伸超过开口26的侧向边缘。p型井24中的p型掺 杂浓度可等于或小于1x1020cm-3，诸如在约1x1017 cm-3至约1x1020 cm-3的范围 内。在一些实施例中，可例如通过可接受的灰化制程移除植入遮罩22，并可 使用退火来修复植入损伤并活化植入杂质。退火可在约1000℃至约1100℃(诸 如约1050℃)范围内的温度下执行约1秒至约20秒(诸如约10秒)的持续 时间。
根据一些实施例，形成p型井24的植入制程可包括执行第一植入、将基 板10相对于离子束扭转或旋转180度，及执行第二植入，如图5A至图5C中 所示，其中基板10描绘为具有平坦边缘的晶圆形状，并出于说明目的省略遮 罩层12及对准标记14。如图5A中所示，植入制程的第一步包含执行第一植 入，同时保持基板10静止。如图5B中所示，植入制程的第二步包含将晶圆 扭转或旋转180度，且如图5C中所示，植入制程的第三步包含执行第二植入， 同时保持基板10静止。
根据一些实施例，第一植入及第二植入可利用平行植入技术，其将离子束 28配置成在平面图中基本平行于开口26的纵向侧壁，如图5A及图5C中所 示，在制程变化范围内。此外，图6提供利用平行植入技术形成p型井24的 植入步骤的透视图。出于说明目的，图6中省略植入遮罩22的一部分。当利 用平行植入技术时，离子束28在与垂直于基板10及遮罩层12的顶表面的平 面基本平行(在制程变化范围内)的平面中，包括植入遮罩22的纵向侧壁与 下层(例如，本实例中的遮罩层12)的顶表面之间的界面。
根据一些实施例，第一植入及第二植入可进一步利用倾斜植入技术。如图 6中所示，形成p型井24的植入可以离子束28相对于垂直于基板10及遮罩 层12的顶表面的线呈第一倾斜角α执行。第一倾斜角α可在大于0°至约15° 的范围内，诸如约7°。换言之，形成p型井24的植入可以离子束28相对于 基板10及遮罩层12的顶表面呈第二倾斜角β执行。第二倾斜角β可在约75° 至小于90°的范围内，诸如约83°。
诸如本文所述的实施例提供可减少图31A中所示的完整装置中的接面泄 漏的用于p型井24及n型井30(见图7A及图7B)的掺杂浓度剖面。在一些 实施例中，平行植入技术及倾斜植入技术可单独或组合应用，以在井形成期间 达成所需的掺杂浓度剖面。在如上所述形成p型井24的情况下，将离子束28 配置成基本平行于(在制程变化范围内)p型井24与投影n型井30之间界面 (例如，见图7A)可减少植入遮罩22下方的离子植入量，从而减少p型掺杂 剂朝向相邻区，诸如相邻的投影n型井30的侧向分散。这允许形成较窄的p 型井24。将离子束28配置成相对于基板10及遮罩层12的顶表面呈第二倾斜 角β可减少基板10的晶格中掺杂剂的通道化，并减少掺杂剂在基板10的顶表 面下方垂直分散至更大深度，从而在基板10的顶表面下方的较小深度处产生 掺杂剂堆积。
图7A图示根据一些实施例的图4中所示的p型井24的掺杂浓度剖面32。 掺杂浓度剖面32包含区域A、区域B、及区域C，其中区域A、区域B、及 区域C代表可使用上述技术达成的p型井24的相对掺杂浓度剖面32。区域C 代表掺杂浓度相对高的区，区域B代表掺杂浓度低于区域C的区，而区域A 代表掺杂浓度低于区域B的区。出于说明目的，图7A图示三个不同的区，以 展示掺杂区的相对浓度及一般形状或轮廓，以及使用本文讨论的技术的掺杂浓度剖面32的掺杂剂堆积及分散态样，且在一些实施例中，掺杂浓度剖面32 可图示为具有更多或更少的区域。区域A、区域B、及区域C图示掺杂浓度可 是自区域C向外梯度延伸。此外，图7A图示掺杂浓度剖面32在水平方向上 的斜率高于垂直方向上的斜率，如水平方向上区域A及区域B的宽度与垂直 方向上区域A及区域B的宽度相比所图示。在一些实施例中，区域A中p型 掺杂浓度可在约1.6x1017原子/cm3至约2.7x1017原子/cm3的范围内，诸如约2.2x1017原子/cm3，区域B中p型掺杂浓度可在约2.7x1017原子/cm3至约7.4x1017原子/cm3的范围内，诸如约4.5x1017原子/cm3，且区域C中p型掺杂浓度可在 约7.4x1017原子/cm3至约1.2x1018原子/cm3的范围内，诸如约1x1018原子/cm3。
图7A进一步图示垂直延伸穿过开口26、遮罩层12、及p型井24的线 D-D'、E-E'、及F-F'。线D-D'与开口26的两个侧壁之间的距离相等。线E-E' 及F-F'与开口26的相对侧壁对准，并与线D-D'平行。使用本文讨论的技术， 诸如平行植入技术，自线E-E'(表示开口26的边界)至植入区的外边界(由 掺杂浓度剖面32表示)的距离减少，从而限制植入或扩散至相邻区(诸如相 邻n型井30)中的p型掺杂剂的量。举例而言，在一些实施例中，将离子植 入束基本平行于植入遮罩22的侧壁配置可将掺杂浓度剖面的侧向尺寸限制于 自线E-E'至50nm以下。
图7A亦图示涵盖区域C的区31。区31是高掺杂浓度的区域。如下文更 详细讨论的，可蚀刻基板10以形成鳍片66，且在一些实施例中，调整区31 及区域C的深度，使得区31及区域C保留在基板中随后形成的鳍片66之下。 在一些实施例中，区31可具有约5x1017原子/cm3至约7x1017原子/cm3范围内 的平均p型掺杂浓度。图7A亦图示，本文讨论的平行植入技术及倾斜植入技 术减少p型掺杂剂的垂直及侧向分散，从而在区31内产生p型掺杂剂的堆积。下文将参考图31B更详细地讨论区31的位置。
图7A亦图示定位于区31之下的区33。在一些实施例中，区33定位于区 31之下，区31底部之下约400nm至约600nm范围内，并可具有约0.5x1017原子/cm3至约1x1017原子/cm3范围内的平均p型掺杂浓度，这表示区33内p 型掺杂剂的较少垂直分散。
图7A进一步图示掺杂浓度剖面32表现出较少的侧向扩散及分散。举例 而言，区35沿基板10的顶表面定位，在掺杂浓度剖面32的侧向突出物之上， 并侧向相邻于掺杂浓度剖面32的顶部区。图7A亦图示定位于区33之上、掺 杂浓度剖面32的侧向突出物之下、及侧向相邻于掺杂浓度剖面32的底部区的 区37。区35及区37低于植入遮罩22，且由于使用诸如本文所述的植入技术， 故具有较少的掺杂剂。在一些实施例中，区35中的p型掺杂浓度可小于2.7x1017原子/cm3，这指示p型掺杂剂在较小深度处朝向投影n型井30的侧向分散较 少。在一些实施例中，区域37中的p型掺杂浓度可小于1.6x1017原子/cm3， 这指示p型掺杂剂在较大深度处朝向投影n型井30的侧向分散较少。
图7B图示与图7A中所示相同的p型井24的掺杂浓度剖面32，并添加 参考线D-D'、G-G'、H-H'、I-I'、及J-J'，而图8A及图8B提供沿所示参考线 的掺杂浓度剖面。线D-D'垂直延伸穿过开口26的中心，而线G-G'、H-H'、I-I'、 及J-J'在不同深度处垂直于线D-D'。线H-H'水平延伸穿过掺杂浓度剖面32的 区域A、区域B、及区域C的水平中心，而线G-G'以一深度水平延伸穿过p 型井24，该深度约为线H-H'与基板10的顶表面之间的中途。线I-I'自基板10 的顶表面水平延伸一深度，该深度为线H-H'深度的1.5倍。线J-J'自基板10 的顶表面水平延伸一深度，该深度为线H-H'深度的1.75倍。举例而言，在一 些实施例中，线H-H'在基板10的顶表面下方约150nm至约250nm(诸如约 200nm)的深度处；线G-G'在距基板10的顶表面约75nm至约125nm(诸如 约100nm)的深度处；线I-I'在距基板10的顶表面约275nm至约325nm(诸 如约300nm)的深度处；而线J-J'在距基板10的顶表面约330nm至约370nm (诸如约350nm)的深度处。
图8A显示掺杂浓度作为沿图7B中所示的线D-D'在基板10的顶表面下 方的深度的函数的曲线。在一些实施例中，自线G-G'至线H-H'的浓度剖面的 斜率(浓度随深度改变而改变)的量值可大于自基板10的顶表面至线G-G' 的斜率的量值。换言之，自G-G'线至H-H'线的曲线的第一斜率比自曲线起点 至G-G'线的曲线的第二斜率更陡峭。在一些实施例中，自线H-H'至线I-I'的斜 率的量值可大于自线I-I'至线J-J'的斜率的量值。换言之，自线H-H'至线I-I'的 曲线的第三斜率比自线I-I'至线J-J'的曲线的第四斜率更陡峭。在一些实施例中， 曲线的峰值在线G-G'与I-I'之间，且自峰值的斜率相对陡峭，这指示掺杂剂堆 积于线G-G'与I-I'之间。在一些实施例中，曲线在J-J'线之外有相对急剧的下 降，这亦指示掺杂剂堆积于J-J'线之上。
图8B显示曲线A、曲线B、及曲线C，表示掺杂浓度作为分别沿如图7B 中所示的线G-G'、线H-H'、及线J-J'自p型井24与投影n型井30之间的左界 面至p型井24与投影n型井30之间的右界面的距离的函数。在一些实施例中， 曲线A亦可表示掺杂浓度作为沿线I-I'自p型井24与投影n型井30之间的左 界面至p型井24与投影n型井30之间的右界面的距离的函数。如图8B中所 示，延伸穿过区域C的高浓度区域的水平中心的曲线B显示掺杂浓度剖面增 加至以线D-D'为中心的高平坦峰值。
曲线A及曲线C分别延伸至区35及区37(见图7A及图7B)，图示侧 边界处具有相对较少掺杂剂的掺杂剖面以及急剧增加至相对低且平坦的峰值 的陡峭斜率。作为参考，图8B中增加线E-E'及F-F'，指示区35及区37的内 部位置。线E-E'与F-F'之间相对低且平坦的峰值是在p型井24的掺杂期间利 用倾斜植入技术的结果，指示较少垂直分散至这些个别区域中。自线E-E'与 F-F'之间附近相对低且平坦的峰值延伸出的陡峭斜率是在p型井24掺杂期间 利用平行植入技术的结果，指示较少侧向分散至这些个别区域中。
在一些实施例中，在线E-E'与线D-D'之间，曲线B的斜率的量值大于曲 线A的斜率的量值及曲线C的斜率的量值，且在线D-D'与线F-F'之间，曲线 B的斜率的量值大于曲线A的斜率的量值及曲线C的斜率的量值。在一些实 施例中，曲线B的最高点高于曲线A及曲线C的最高点，而曲线A的最高点 高于曲线C的最高点。举例而言，曲线A的最高点为曲线B的最高点的约30％ 至约40％，而曲线C的最高点为曲线B最高点的约20％至约30％。在一些实施例中，曲线B的最低点高于曲线A及曲线B的最低点，而曲线A的最低点 与曲线C的最低点大致相同。在一些实施例中，曲线B的最低点与曲线C的 最高点大致相同或更大。换言之，在线E-E'与线F-F'之间，曲线B具有高且急 剧的峰值，而曲线A及曲线C具有低且平坦的峰值。这是p型井24掺杂期间 利用倾斜植入技术的结果，指示在线E-E'与线F-F'之间以及约在线H-H'深度处 的掺杂剂堆积。
参考图9，根据一些实施例，移除植入遮罩22，且形成植入遮罩34，并 执行n型离子植入制程以形成n型井30。n型井30在基板10中提供用于制造p型金属氧化物半导体(p-typemetal-oxide-semiconductor，PMOS)装置的活性区， 如下文更详细地讨论的。植入遮罩34可由能够在后续植入制程期间基本阻挡 离子的材料形成。在一些实施例中，植入遮罩34由光阻剂形成，其经涂布且 接着使用光学微影术图案化以形成开口36。可使用植入遮罩34执行一或多个 n型离子植入制程以形成n型井30。在一些实施例中，n型井30可与上文参 考形成p型井24所述的类似方式形成，以在n型井30中达成与上文参考p 型井24所述相同或类似的掺杂浓度剖面。举例而言，n型井30可通过用一离 子束(该离子束基本平行于p型井24与投影n型井30之间的界面并相对于基 板10及遮罩层12的顶表面呈第二倾斜角β)执行第一植入、将晶圆相对于离 子束扭转或旋转180度、及执行类似于第一植入的第二植入来形成。图9及后 续诸图图示包括两个n型井30的基板10的一部分。可在基板10的其他部分 中形成更多的n型井30，但未显示。n型掺杂剂可包括磷、砷、锑、类似物、 或其组合物。n型离子植入可使用低于形成深n井区16的能量的能量来执行， 诸如在约5kev至约400kev的范围内。植入温度可在约-60℃至约450℃的 范围内。n型井30延伸至基板10的顶表面，并可延伸至深n井区16。如图9 中所示，由于植入制程，n型井30可侧向延伸超过开口36的侧向边缘。n型 井30中的n型掺杂浓度可等于或小于1x1020 cm-3，诸如在约1x1017 cm-3至约 1x1020 cm-3的范围内。接着可移除植入遮罩34，诸如在一些实施例中通过可接 受的灰化制程。之后，可使用退火来修复植入损伤并活化植入杂质。退火可在 约1000℃至约1100℃(诸如约1050℃)范围内的温度下执行约1秒至约20 秒(诸如约10秒)的持续时间。出于说明目的，图4至图9显示在形成n型 井30之前形成p型井24。在一些实施例中，n型井30可在p型井24之前形 成。
参考图10，根据一些实施例，诸如通过可接受的蚀刻制程移除遮罩层12。 图11图示根据一些实施例的图10中所示结构的一部分的透视图。在图11中 所示的结构中，p型井24及n型井30的顶表面可成型为矩形，且各个p型井 24及n型井30可交替地相邻配置。在一些实施例中，p型井24的较短侧的宽 度在约90nm至约120nm的范围内。在一些实施例中，n型井30的较短侧的 宽度在约80nm至约110nm的范围内。
如图12中所示，基板10具有n型区10N及p型区10P。n型区10N包括p型井24，并可用于形成n型装置，诸如NMOS晶体管，例如，n型纳米FET。 p型区10P包括n型井30，并可用于形成p型装置，诸如PMOS晶体管，例 如，p型纳米FET。出于说明目的，图12图示一个p型井24及一个相邻n型 井，且基板10可包括任意数目的此类界面。此外，尽管图示一个n型区10N 及一个p型区10P，但可提供任意数目的n型区10N及p型区10P。
进一步地在图12中，多层堆叠64形成于基板10上方。多层堆叠64包括 第一半导体层51A～C(统称为第一半导体层51)与第二半导体层53A～C(统 称为第二半导体层53)的交替层。出于说明目的，且如下文更详细地讨论的， 第二半导体层53将经移除且第一半导体层51将经图案化以在p型区10P中形 成纳米FET的通道区。此外，第一半导体层51将经移除且第二半导体层53 将经图案化以在n型区10N中形成纳米FET的通道区。然而，在一些实施例 中，第一半导体层51可经移除且第二半导体层53可经图案化以形成n型区 10N中的纳米FET的通道区，而第二半导体层53可经移除且第一半导体层51 可经图案化以形成p型区10P中的纳米FET的通道区。
在一些实施例中，第一半导体层51可经移除且第二半导体层53可经图案 化以在n型区10N及p型区10P中形成纳米FET的通道区。在其他实施例中， 第二半导体层53可经移除且第一半导体层51可经图案化以在n型区10N及p 型区10P中形成非FET的通道区。在此类实施例中，n型区10N及p型区10P 中的通道区可具有相同的材料组成(例如，硅、或另一半导体材料)，并可同 时形成。图32A至图32C图示由此类实施例产生的结构，其中p型区10P及 n型区10N中的通道区均包含硅，举例而言。
出于说明目的，多层堆叠64图示为包括第一半导体层51及第二半导体层 53中的各者的三个层。在一些实施例中，多层堆叠64可包括任意数目的第一 半导体层51及第二半导体层53。多层堆叠64中的各者可使用诸如化学气相 沉积(chemical vapor deposition，CVD)、原子层沉积(Atomic Layer Deposition， ALD)、气相磊晶(vapor phase epitaxy，VPE)、分子束磊晶(molecular beam epitaxy， MBE)、或类似者的制程来执行磊晶生长。在各种实施例中，第一半导体层51 可由适于p型纳米FET的第一半导体材料(诸如硅锗、或类似物)形成，而 第二半导体层53可由适于n型纳米FET的第二半导体材料(诸如硅、硅碳、 或类似物)形成。出于说明目的，多层堆叠64图示为具有适于p型纳米FET 的最底半导体层。在一些实施例中，可形成多层堆叠64，使得最底层是适于n 型纳米FET的半导体层。第一半导体层51及第二半导体层53可原位掺杂， 或使用一或多个植入制程掺杂。
第一半导体材料及第二半导体材料可是彼此具有高蚀刻选择性的材料。因 此，可移除n型区10N中的第一半导体材料的第一半导体层51而不显著移除 第二半导体材料的第二半导体层53，从而允许图案化第二半导体层53以形成 n型纳米FET的通道区。类似地，可移除p型区10P中的第二半导体材料的第 二半导体层53而不显著移除第一半导体材料的第一半导体层51，从而允许图 案化第一半导体层51以形成p型纳米FET的通道区。
现在参考图13，根据一些实施例，在基板10中形成鳍片66，并在多层堆 叠64中形成纳米结构55。鳍片66突出于基板10的顶表面，且鳍片66的高 度在约50nm至约70nm的范围内。在一些实施例中，可通过在多层堆叠64 及基板10中蚀刻沟槽，分别在多层堆叠64及基板10中形成纳米结构55及鳍 片66。如上所述，区31及/或区域C(例如，高掺杂浓度区域)仍保留在鳍片 66之下的基板中，这可导致自随后形成的源极/漏极区92沿泄漏通路38产生高电阻，如图31A中所示。举例而言，p型井24中的区31及/或区域C包括 p型掺杂剂的高浓度区域，且p型掺杂剂的高浓度沿泄漏通路38为随后形成 的n型源极/漏极区92产生高电阻。类似地，n型井30中的区域31及/或区域 C包括n型掺杂剂的高浓度区域，且高浓度的n型掺杂剂沿着泄漏通路38为 随后形成的p型源极/漏极区92产生高电阻。
形成鳍片66及纳米结构55的蚀刻制程可是任何可接受的蚀刻制程，诸如 反应离子蚀刻(reactive ion etch，RIE)、中性束蚀刻(neutral beam etch，NBE)、 类似者、或其组合。蚀刻可是各向异性的。通过蚀刻多层堆叠64形成纳米结 构55可进一步自第一半导体层51界定第一纳米结构52A～C(统称为第一纳 米结构52)，并自第二半导体层53界定第二纳米结构54A～C(统称为第二纳 米结构54)。第一纳米结构52及第二纳米结构54可进一步统称为纳米结构 55。图13图示在n型区10N及p型区10P中的各者中形成两个鳍片，在其他实施例中，可在各个区中形成不同数目的鳍片。
鳍片66及纳米结构55可通过任何适合的方法图案化。举例而言，鳍片 66及纳米结构55可使用一或多个光学微影术制程来图案化，包括双重图案化 或多重图案化制程。通常，双重图案化或多重图案化制程结合光学微影术与自 对准制程，允许产生的图案具有例如比使用单一直接光学微影术制程获得的节 距小的节距。举例而言，在一个实施例中，在基板上形成牺牲层，并使用光学 微影术制程图案化。使用自对准制程沿着经图案化牺牲层形成间隔物。接着移 除牺牲层，剩余的间隔物接着可用于图案化鳍片66。
图13图示n型区10N及p型区10P中的鳍片66，出于说明目的，其宽度 基本相等。在一些实施例中，n型区10N中的鳍片66的宽度可大于或小于p 型区10P中的鳍片66。此外，尽管鳍片66及/或纳米结构55中的各者均图示 为具有一致的宽度，但在其他实施例中，鳍片66及/或纳米结构55可具有渐 缩侧壁，使得鳍片66及/或纳米结构55中的各者的宽度在朝向基板10的方向 上连续增加。在此类实施例中，纳米结构55中的各者可具有不同的宽度且是 梯形形状。
在图14中，浅沟槽隔离(shallow trench isolation，STI)区68形成为临近鳍 片66。STI区68可通过在基板10、鳍片66、及纳米结构55上方、以及相邻 鳍片66之间沉积绝缘材料来形成。绝缘材料可是氧化物，诸如氧化硅、氮化 物、类似物、或其组合物，且可通过高密度电浆CVD(high-density plasma CVD， HDP-CVD)、可流动CVD(flowable CVD，FCVD)、类似者、或其组合形成。 可使用任何可接受制程形成的其他绝缘材料。在所示实施例中，绝缘材料是通 过FCVD制程形成的氧化硅。一旦形成绝缘材料，则可执行退火制程。在实 施例中，绝缘材料的形成使得多余的绝缘材料覆盖纳米结构55。尽管绝缘材 料图示为单层，但一些实施例可利用多层。举例而言，在一些实施例中，可首 先沿基板10、鳍片66、及纳米结构55的顶表面形成衬里(未单独图示)。此 后，可在衬里上方形成如上文所述的填充材料。
接着将移除制程施加于绝缘材料，以移除纳米结构55上方的多余绝缘材 料。在一些实施例中，可利用诸如化学机械研磨(chemical mechanical polish， CMP)、回蚀制程、其组合、或类似者的平坦化制程。平坦化制程曝光纳米结 构55，使得在平坦化制程完成之后，纳米结构55与绝缘材料的顶表面平齐。
接着使绝缘材料凹陷以形成STI区68。绝缘材料凹陷，使得n型区10N 及p型区10P中的鳍片66的上部部分自相邻STI区68之间突出。此外，STI 区68的顶表面可具有如图中所示的平面、凸面、凹面(诸如碟形)、或其组 合。STI区68的顶表面可通过适当的蚀刻形成为平的、凸的、及/或凹的。STI 区68可使用可接受的蚀刻制程凹陷，诸如对绝缘材料的材料具有选择性的蚀 刻制程(例如，以比蚀刻鳍片66及纳米结构55的材料更快的速度蚀刻绝缘材料的材料)。举例而言，可使用例如稀氢氟酸(dHF)移除氧化物。
以上关于图12至图14所述的制程仅是鳍片66及纳米结构55如何形成的 一个实例。在一些实施例中，可使用遮罩及磊晶生长制程形成鳍片66及/或纳 米结构55。举例而言，介电层可形成于基板10的顶表面上方，且沟槽可蚀刻 穿过介电层以曝光下层基板10。磊晶结构可在沟槽中磊晶生长，且介电层可 凹陷，使得磊晶结构自介电层突出以形成鳍片66及/或纳米结构55。磊晶结构 可包括上文讨论的交替半导体材料，诸如第一半导体材料及第二半导体材料。 在磊晶生长磊晶结构的一些实施例中，磊晶生长材料可在生长期间原位掺杂， 或通过一或多个植入制程掺杂。
此外，仅出于说明目的，第一半导体层51(及所得纳米结构52)及第二 半导体层53(及所得纳米结构54)在本文中图示及论述为在p型区10P及n 型区10N中包含相同的材料。因此，在一些实施例中，第一半导体层51及第 二半导体层53中的一者或两者可是不同的材料或在p型区10P及n型区10N 中以不同的次序形成。
进一步地在图14中，可在纳米结构55中形成适当的井(未单独图示)。 在具有不同井类型的实施例中，可使用光阻剂或其他遮罩(未单独图示)达成 n型区10N及p型区10P的不同植入步骤。举例而言，可在n型区10N及p 型区10P中的鳍片66、纳米结构55、及STI区68上方形成光阻剂。将光阻剂 图案化以曝光p型区10P。光阻剂可通过使用旋转涂布技术形成，并可使用可 接受的光学微影术来图案化。一旦光阻剂经图案化，则在p型区10P中执行n型杂质植入，且光阻剂可充当遮罩以基本防止n型杂质植入n型区10N中。n 型杂质可是植入该区域中的磷、砷、锑、或类似物，其浓度范围为约1x1013原子/cm3至约1x1014原子/cm3。在植入之后，光阻剂经移除，诸如通过可接受 的灰化制程。
在植入p型区10P之后或之前，在p型区10P及n型区10N中的鳍片66、 纳米结构55、及STI区68上方形成光阻剂或其他遮罩(未单独图示)。图案 化光阻剂以曝光n型区10N。光阻剂可通过使用旋转涂布技术形成，且可使用 可接受的光学微影术来图案化。一旦光阻剂经图案化，则可在n型区10N中 执行p型杂质植入，且光阻剂可充当遮罩以基本防止p型杂质植入p型区10P 中。p型杂质可是植入该区域的硼、氟化硼、铟、或类似物，其浓度范围为约1x1013原子/cm3至约1x1014原子/cm3。在植入之后，可移除光阻剂，诸如通过 可接受的灰化制程。
在植入n型区10N及p型区10P之后，可执行退火以修复植入损伤并活 化植入的p型及/或n型杂质。在一些实施例中，磊晶鳍片的生长材料可在生 长期间原位掺杂，这可避免植入，尽管原位掺杂与植入掺杂可一起使用。
在图15中，在鳍片66及/或纳米结构55上形成虚设介电层70。虚设介电 层70可是例如氧化硅、氮化硅、其组合物、或类似物，并可根据可接受的技 术沉积或热生长。在虚设介电层70上方形成虚设栅极层72，并在虚设栅极层 72上方形成遮罩层74。虚设栅极层72可沉积于虚设介电层70上方，接着经 平坦化，诸如通过CMP。遮罩层74可沉积于虚设栅极层72上方。虚设栅极 层72可是导电或非导电材料，并可选自包括非晶硅、多晶硅(聚硅)、多晶硅锗(聚SiGe)、金属氮化物、金属硅化物、金属氧化物、及金属的群组。 虚设栅极层72可通过用于沉积所选材料的物理气相沉积(physical vapor deposition，PVD)、CVD、溅射沉积、或其他技术来沉积。虚设栅极层72可由 其他材料制成，这些材料对隔离区的蚀刻具有高蚀刻选择性。遮罩层74可包 括例如氮化硅、氧氮化硅、或类似物。在这一实例中，跨n型区10N及p型 区10P形成单个虚设栅极层72及单个遮罩层74。应注意，仅出于说明目的， 虚设介电层70显示为仅覆盖鳍片66及纳米结构55。在一些实施例中，可沉 积虚设介电层70，使得虚设介电层70覆盖STI区68，使得虚设介电层70在 虚设栅极层72与STI区68之间延伸。
图16A至图28C图示制造实施例装置的各种额外步骤。在图16A及图16B 中，可使用可接受的光学微影术及蚀刻技术来图案化遮罩层74(见图15)， 以形成遮罩78。接着，可将遮罩78的图案转移至虚设栅极层72及虚设介电 层70，以分别形成虚设栅极76及虚设栅极介电层71。虚设栅极76覆盖鳍片 66的各个通道区。遮罩78的图案可用于将虚设栅极76中的各者与相邻虚设 栅极76实体分离。虚设栅极76亦可具有基本垂直于个别鳍片66的纵向方向 的纵向方向。
在图17A及图17B中，第一间隔物层80及第二间隔物层82分别形成于 图16A及图16B中所示的结构上方。第一间隔物层80及第二间隔物层82随 后经图案化以充当用于形成自对准源极/漏极区的间隔物层。在图17A及图17B 中，第一间隔物层80形成于STI区68的顶表面上；鳍片66、纳米结构55、 及遮罩78的顶表面及侧壁上；以及虚设栅极76及虚设栅极介电层71的侧壁 上。第二间隔物层82沉积于第一间隔物层80上方。第一间隔物层80可由氧化硅、氮化硅、氧氮化硅、或类似物形成，使用诸如热氧化的技术或通过CVD、 ALD、或类似者沉积。第二间隔物层82可由具有与第一间隔物层80的材料不 同蚀刻速度的材料形成，诸如氧化硅、氮化硅、氧氮化硅、或类似物，并可通 过CVD、ALD、或类似者沉积。
在形成第一间隔物层80之后且在形成第二间隔物层82之前，可执行轻掺 杂源极/漏极(lightly doped source/drain，LDD)区(未单独图示)的植入。在具 有不同装置类型的实施例中，类似于上文图4中讨论的植入，可在n型区10N 上方形成遮罩，诸如光阻剂，同时曝光p型区10P，并可将适当类型(例如， p型)的杂质植入p型区10P中经曝光鳍片66及纳米结构55中。接着可移除 遮罩。随后，可在p型区10P上方形成遮罩，诸如光阻剂，同时曝光n型区 10N，并可将适当类型(例如，n型)的杂质植入n型区10N中经曝光鳍片66 及纳米结构55中。接着可移除遮罩。n型杂质可是前述n型杂质中的任意者， 且p型杂质可是前述p型杂质中的任意者。轻掺杂源极/漏极区的杂质浓度可 在约1x1015原子/cm3至约1x1019原子/cm3的范围内。退火可用于修复植入损伤 并活化植入杂质。
在图18A及图18B中，第一间隔物层80及第二间隔物层82经蚀刻以形 成第一间隔物81及第二间隔物83。如下文将更详细讨论的，第一间隔物81 及第二间隔物83用以自对准随后形成的源极漏极区，以及在后续处理期间保 护鳍片66及/或纳米结构55的侧壁。第一间隔物层80及第二间隔物层82可 使用适合的蚀刻制程来蚀刻，诸如各向同性蚀刻制程(例如，湿式蚀刻制程)、 各向异性蚀刻制程(例如，干式蚀刻制程)、或类似者。在一些实施例中，第 二间隔物层82的材料具有与第一间隔物层80的材料不同的蚀刻速度，使得第 一间隔物层80可在图案化第二间隔物层82时充当蚀刻终止层，并使得第二间 隔物层82可在图案化第一间隔物层80时充当遮罩。举例而言，可使用各向异 性蚀刻制程蚀刻第二间隔物层82，其中第一间隔物层80用作蚀刻终止层，其 中第二间隔物层82的剩余部分形成第二间隔物83，如图18A中所示。此后， 在蚀刻第一间隔物层80的经曝光部分时，第二间隔物83充当遮罩，从而形成 如图18A中所示的第一间隔物81。
如图18A中所示，第一间隔物81及第二间隔物83设置于鳍片66及/或纳 米结构55的侧壁上。如图18B中所示，在一些实施例中，第二间隔物层82 可自临近遮罩78、虚设栅极76、及虚设栅极介电层71的第一间隔物层80上 方移除，且第一间隔物81设置于遮罩78、虚设栅极76、及虚设栅极介电层 71的侧壁上。在其他实施例中，第二间隔物层82的一部分可保留在邻近遮罩 78、虚设栅极76、及虚设栅极介电层71的第一间隔物层80上方。
应注意，上述揭示内容通常描述形成间隔物及LDD区的制程。可使用其 他制程及顺序。举例而言，可利用更少或额外的间隔物、可利用不同的步骤顺 序(例如，可在沉积第二间隔物层82之前图案化第一间隔物81)、可形成及 移除额外间隔物、及/或类似者。此外，可使用不同的结构及步骤来形成n型 及p型装置。
在图19A及图19B中，根据一些实施例，第一凹槽86形成于鳍片66、 纳米结构55、及基板10中。随后将在第一凹槽86中形成磊晶源极/漏极区。 第一凹槽86可延伸穿过第一纳米结构52及第二纳米结构54，并进入基板10 中。如图19A中所示，STI区68的顶表面可与第一凹槽86的底表面平齐。在 各种实施例中，可蚀刻鳍片66，使得第一凹槽86的底表面设置于STI区68 的顶表面之下；或类似者。第一凹槽86可通过使用各向异性蚀刻制程(诸如RIE、NBE、或类似者)蚀刻鳍片66、纳米结构55、及基板10而形成。在用 于形成第一凹槽86的蚀刻制程期间，第一间隔物81、第二间隔物83、及遮罩 78遮蔽鳍片66、纳米结构55、及基板10的部分。单个蚀刻制程或多个蚀刻 制程可用于蚀刻纳米结构55及/或鳍片66的各个层。定时蚀刻制程可用于在 第一凹槽86达到所需深度之后终止第一凹槽86的蚀刻。
在图20A及图20B中，多层堆叠64的由第一半导体材料(例如，第一纳 米结构52)形成的层的侧壁的由第一凹槽86曝光的部分经蚀刻以在n型区10N 中形成侧壁凹槽88，而多层堆叠64的由第二半导体材料(例如，第二纳米结 构54)形成的层的侧壁的由第一凹槽86曝光的部分经蚀刻以在p型区10P中 形成侧壁凹槽88。尽管侧壁凹槽88中第一纳米结构52及第二纳米结构54的 侧壁在图20B中图示为直的，但这些侧壁可是凹的或凸的。可使用各向同性 蚀刻制程(诸如湿式蚀刻或类似者)蚀刻侧壁。可使用遮罩(未显示)来保护 p型区10P，同时使用对第一半导体材料具有选择性的蚀刻剂来蚀刻第一纳米 结构52，使得与n型区10N中第一纳米结构52相比，第二纳米结构54及基 板10保持相对未蚀刻。类似地，可使用遮罩(未显示)来保护n型区10N， 同时使用对第二半导体材料具有选择性的蚀刻剂来蚀刻第二纳米结构54，使 得与p型区10P中第二纳米结构54相比，第一纳米结构52及基板10保持相 对未蚀刻。在第一纳米结构52包括例如SiGe、且第二纳米结构54包括例如 Si或SiC的实施例中，可使用用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)、 或类似物的干式蚀刻制程来蚀刻n型区10N中第一纳米结构52的侧壁，且可 使用用氟化氢、另一基于氟的蚀刻剂、或类似物的湿式或干式蚀刻制程来蚀刻 p型区10P中第二纳米结构54的侧壁。
在图21A至图21C中，第一内部间隔物90形成于侧壁凹槽88中。可通 过在图20A及图20B中所示的结构上方沉积内部间隔物层(未单独图示)来 形成第一内部间隔物90。第一内部间隔物90可充当随后形成的源极/漏极区与 栅极结构之间的隔离特征。如下文将更详细地讨论的，源极/漏极区将形成于 凹槽86中，而n型区10N中第一纳米结构52及p型区10P中第二纳米结构 54将由相应的栅极结构替换。
内部间隔物层可通过共形沉积制程来沉积，诸如CVD、ALD、或类似者。 内部间隔物层可包含诸如氮化硅或氧氮化硅的材料，尽管可利用任何适合材料， 诸如具有小于约3.5的k值的低介电常数(低k)材料。接着可各向异性地蚀 刻内部间隔物层以形成第一内部间隔物90。尽管第一内部间隔物90的外侧壁 图示为在n型区10N中与第二纳米结构54的侧壁平齐且在p型区10P中与第 一纳米结构52的侧壁平齐，第一内部间隔物90的外侧壁可分别延伸至第二纳 米结构54及/或第一纳米结构52的侧壁之外或自其凹陷。
此外，尽管第一内部间隔物90的外侧壁在图21B中图示为直的，但第一 内部间隔物90的外侧壁可是凹的或凸的。作为实例，图21C图示一个实施例， 在n型区10N中第一纳米结构52的侧壁是凹的，第一内部间隔物90的外侧 壁是凹的，且第一内部间隔物90自第二纳米结构54的侧壁凹陷。亦图示一个 实施例，在p型区10P中第二纳米结构54的侧壁是凹的，第一内部间隔物90 的外侧壁是凹的，且第一内部间隔物90自第一纳米结构52的侧壁凹陷。内部 间隔物层可通过各向异性蚀刻制程(诸如RIE、NBE、或类似者)来蚀刻。第 一内部间隔物90可用于防止后续形成的源极/漏极区(诸如磊晶源极/漏极区 92，如下文参考图22A至图22C所述)通过后续蚀刻制程(诸如用于形成栅 极结构的蚀刻制程)造成损坏。
在图22A至图22C中，磊晶源极/漏极区92形成于第一凹槽86中。在一 些实施例中，源极/漏极区92可在n型区10N中第二纳米结构54及p型区10P 中第一纳米结构52上施加应力，从而提高性能。如图22B中所示，磊晶源极 /漏极区92形成于第一凹槽86中，使得各个虚设栅极76设置于磊晶源极/漏极 区92的个别相邻对之间。在一些实施例中，第一间隔物81用于将磊晶源极/ 漏极区92与虚设栅极76分离，而第一内部间隔物90用于将磊晶源极/漏极区 92与纳米结构55分离适当的侧向距离，使得磊晶源极/漏极区92不会与所得 纳米FET的后续形成的栅极短路。
n型区10N(例如，NMOS区)中的磊晶源极/漏极区92可通过遮蔽p型 区10P(例如，PMOS区)来形成。接着，在n型区10N中第一凹槽86中磊 晶生长磊晶源极/漏极区92。磊晶源极/漏极区92可包括适合于n型纳米FET 的任何可接受材料。举例而言，若第二纳米结构54是硅，则磊晶源极/漏极区 92可包括在第二纳米结构54上施加拉伸应变的材料，诸如硅、碳化硅、磷掺 杂碳化硅、磷化硅、或类似物。磊晶源极/漏极区92可具有自纳米结构55的 个别上表面升起的表面，并可具有小平面。
p型区10P(例如，PMOS区)中的磊晶源极/漏极区92可通过遮蔽n型 区10N(例如，NMOS区)形成。接着，在p型区10P中第一凹槽86中磊晶 生长磊晶源极/漏极区92。磊晶源极/漏极区92可包括适合于p型纳米FET的 任何可接受材料。举例而言，若第一纳米结构52是硅锗，则磊晶源极/漏极区 92可包含在第一纳米结构52上施加压缩应变的材料，诸如硅锗、硼掺杂硅锗、 锗、锗锡、或类似物。磊晶源极/漏极区92亦可具有自多层堆叠64的个别表 面升起的表面，并可具有小平面。
磊晶源极/漏极区92、第一纳米结构52、第二纳米结构54、及/或基板10 可植入掺杂剂以形成源极/漏极区，类似于先前讨论的形成轻掺杂源极/漏极区 的制程，接着执行退火。源极/漏极区可具有在约1x1019原子/cm3与约1x1021原子/cm3之间的杂质浓度。源极/漏极区的n型及/或p型杂质可是先前讨论的 杂质中的任意者。在一些实施例中，磊晶源极/漏极区92可在生长期间原位掺 杂。
由于用于在n型区10N及p型区10P中形成磊晶源极/漏极区92的磊晶制 程，磊晶源极/漏极区92的上表面具有侧向向外延伸超过纳米结构55侧壁的 小平面。在一些实施例中，如图22A中所示，这些小平面使同一纳米FET的 相邻磊晶源极/漏极区92合并。在其他实施例中，如图22C中所示，在磊晶制 程完成之后，相邻磊晶源极/漏极区92保持分离。在图22A及图22C中所示 的实施例中，第一间隔物81可形成至STI区68的顶表面，从而阻挡磊晶生长。 在一些其他实施例中，第一间隔物81可覆盖纳米结构55的侧壁的部分，进一 步阻挡磊晶生长。在一些其他实施例中，用于形成第一间隔物81的间隔物蚀 刻可经调整以移除间隔物材料，以允许磊晶生长区延伸至STI区68的表面。
磊晶源极/漏极区92可包含一或多个半导体材料层。举例而言，磊晶源极 /漏极区92可包含第一半导体材料层92A、第二半导体材料层92B、及第三半 导体材料层92C。任意数目的半导体材料层可用于磊晶源极/漏极区92。第一 半导体材料层92A、第二半导体材料层92B、及第三半导体材料层92C中的各 者可由不同的半导体材料形成，并可掺杂至不同的掺杂浓度。在一些实施例中， 第一半导体材料层92A可具有小于第二半导体材料层92B且大于第三半导体 材料层92C的掺杂浓度。在磊晶源极/漏极区92包含三个半导体材料层的实施例中，第一半导体材料层92A可经沉积，第二半导体材料层92B可沉积于第 一半导体材料层92A上方，且第三半导体材料层92C可沉积于第二半导体材 料层92B上方。
图22D图示一个实施例，其中n型区10N中第一纳米结构52的侧壁及p 型区10P中第二纳米结构54的侧壁是凹的，第一内部间隔物90的外侧壁是凹 的，且第一内部间隔物90分别自第二纳米结构54及第一纳米结构52的侧壁 凹陷。如图22D中所示，磊晶源极/漏极区92可与第一内部间隔物90接触地 形成，并可延伸超过n型区10N中第二纳米结构54的侧壁及p型区10P中第 一纳米结构52的侧壁。
在图23A至图23C中，第一层间介电层(interlayer dielectric，ILD)96分别 沉积于图16A、图22B、及图22A中所示的结构上方(图17A至图22D的制 程不会改变图16A中所示的横截面)。第一ILD 96可由介电材料形成，并可 通过任何适合的方法沉积，诸如CVD、或电浆增强CVD(Plasma Enhanced Chemical Vapor Deposition，PECVD)、或FCVD。介电材料可包括磷硅玻璃 (PSG)、硼硅玻璃(BSG)、硼磷硅玻璃(BPSG)、无掺杂硅玻璃(USG)、或类似者。可使用通过任何可接受制程形成的其他绝缘材料。在一些实施例中，接触蚀刻 终止层(contact etch stop layer，CESL)94设置于第一ILD 96与磊晶源极/漏极 区92、遮罩78、及第一间隔物81之间。CESL 94可包含介电材料，诸如氮化 硅、氧化硅、氧氮化硅、或类似物，其具有不同于上覆第一ILD 96的材料的 蚀刻速度。
在图24A至图24B中，可执行平坦化制程，诸如CMP，以使第一ILD 96 的顶表面与虚设栅极76或遮罩78的顶表面平齐。平坦化制程亦可移除虚设栅 极76上的遮罩78、及第一间隔物81的沿遮罩78的侧壁的部分。在平坦化制 程之后，虚设栅极76、第一间隔物81、及第一ILD 96的顶表面在制程变化范 围内平齐。因此，虚设栅极72的顶表面经由第一ILD 96曝光。在一些实施例 中，遮罩78可保留，这这种情况下，平坦化制程将第一ILD 96的顶表面与遮 罩78及第一间隔物81的顶表面平齐。
在图25A及图25B中，在一或多个蚀刻步骤中移除虚设栅极76、及遮罩 78(若存在)，从而形成第二凹槽98。第二凹槽98中的虚设栅极介电层71 的部分亦经移除。在一些实施例中，通过各向异性干式蚀刻制程移除虚设栅极 76及虚设栅极介电层71。举例而言，蚀刻制程可包括使用反应气体(多个) 的干式蚀刻制程，反应气体以比蚀刻第一ILD 96或第一间隔物81更快的速度 选择性地蚀刻虚设栅极76。各个第二凹槽98曝光及/或上覆纳米结构55的部 分，其在随后完成的纳米FET中充当通道区。充当通道区的纳米结构55的部 分设置于相邻对的磊晶源极/漏极区92之间。在移除期间，虚设栅极介电层71 可用作蚀刻虚设栅极76时的蚀刻终止层。接着可在移除虚设栅极76之后移除 虚设栅极介电层71。
在图26A及图26B中，n型区10N中第一纳米结构52及p型区10P中第 二纳米结构54经移除，延伸第二凹槽98。第一纳米结构52可通过在p型区 10P上方形成遮罩(未显示)并使用对第一纳米结构52的材料具有选择性的 蚀刻剂执行各向同性蚀刻制程(诸如湿式蚀刻、或类似者)来移除，而第二纳 米结构54、基板10、STI区68与第一纳米结构52相比保持相对未蚀刻。在 第一纳米结构52包括例如SiGe、而第二纳米结构54A～54C包括例如Si或SiC 的实施例中，可用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)、或类似物来 移除n型区10N中的第一纳米结构52。
p型区10P中第二纳米结构54可通过在n型区10N上方形成遮罩(未显 示)并使用对第二纳米结构54的材料具有选择性的蚀刻剂执行各向同性蚀刻 制程(诸如湿式蚀刻、或类似者)来移除，而第一纳米结构52、基板10、STI 区68与第二纳米结构54相比保持相对未蚀刻。在第二纳米结构54包括例如 SiGe、而第一纳米结构52包括例如Si或SiC的实施例中，可用氟化氢、另一 基于氟的蚀刻剂、或类似物移除p型区10P中的第二纳米结构54。
在其他实施例中，可同时形成n型区10N及p型区10P中的通道区，举 例而言，通过移除n型区10N及p型区10P两者中的第一纳米结构52，或移 除n型区10N及p型区10P两者中的第二纳米结构54。在此类实施例中，n 型纳米FET及p型纳米FET的通道区可具有相同的材料组成，诸如硅、硅锗、 或类似物。图32A、图32B、及图32C图示由此类实施例产生的结构，其中p 型区10P及n型区10N两者中的通道区通过第二纳米结构54提供，且包含硅， 举例而言。
在图27A及图27B中，形成栅极介电层100及栅电极102用于替换栅极。 栅极介电层100共形地沉积于第二凹槽98中。在n型区10N中，栅极介电层 100可形成于基板10的顶表面及侧壁上、以及第二纳米结构54的顶表面、侧 壁、及底表面上，而在p型区10P中，栅极介电层100可形成于基板10的顶 表面及侧壁上、以及第一纳米结构52的顶表面、侧壁、及底表面上。栅极介 电层100亦可沉积于第一ILD 96、CESL 94、第一间隔物81、及STI区68的 顶表面上。
根据一些实施例，栅极介电层100包含一或多个介电层，诸如氧化物、金 属氧化物、类似物、或其组合物。举例而言，在一些实施例中，栅极介电层可 包含氧化硅层及氧化硅层上方的金属氧化物层。在一些实施例中，栅极介电层 100包括高k介电材料，且在这些实施例中，栅极介电层100可具有大于约7.0 的k值，并可包括金属氧化物或铪、铝、锆、镧、锰、钡、钛、铅、及其组合 的硅酸盐。栅极介电层100的结构在n型区10N及p型区10P中可相同或不 同。栅极介电层100的形成方法可包括分子束沉积(molecular-beam deposition，MBD)、ALD、PECVD、或类似者。
栅电极102分别沉积于栅极介电层100上方，并填充第二凹槽98的剩余 部分。栅电极102可包括含金属材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、 钴、钌、铝、钨、其组合物、或其多层。举例而言，尽管在图27A及图27B 中图示单层栅电极102，但栅电极102可包含任意数目的衬里层、任意数目的 功函数调谐层、及填充材料。构成栅电极102的层的任意组合在n型区10N 中可沉积于第二纳米结构54的相邻层之间以及第二纳米结构54A与基板10 之间，且在p型区10P中可沉积于第一纳米结构52的相邻层之间。
n型区10N及p型区10P中的栅极介电层100的形成可同时执行，使得各 个区中栅极介电层100由相同的材料形成，且栅电极102的形成可同时发生， 使得各个区中栅电极102由相同的材料形成。在一些实施例中，各个区中栅极 介电层100可由不同的制程形成，使得栅极介电层100可是不同的材料及/或 具有不同数目的层，及/或各个区中栅电极102可通过不同的制程形成，使得 栅电极102可是不同的材料及/或具有不同数目的层。当使用不同的制程时， 可使用各种遮蔽步骤来遮蔽及曝光适当的区。
在填充第二凹槽98之后，可执行平坦化制程，诸如CMP，以移除栅极介 电层100的多余部分及栅电极102的材料，这些多余部分在第一ILD 96的顶 表面上方。因此，栅电极102及栅极介电层100的材料的剩余部分形成所得纳 米FET的替换栅极结构。栅电极102及栅极介电层100可统称为“栅极结构”。
在图28A至图28C中，栅极结构(包括栅极介电层100及相应上覆栅电 极102)是凹陷的，以便在栅极结构直接上方及第一间隔物81的相对部分之 间形成凹槽。将包含一或多个介电材料(诸如氮化硅、氧氮化硅、或类似物) 层的栅极遮罩104填充于凹槽中，接着执行平坦化制程，以移除在第一ILD 96 上方延伸的介电材料的多余部分。随后形成的栅极触点(诸如栅极触点114， 下文将结合图30A及图30B讨论)穿透栅极遮罩104以接触凹陷栅电极102 的顶表面。
如图28A至图28C中进一步所示，第二ILD 106沉积于第一ILD 96及栅 极遮罩104上方。在一些实施例中，第二ILD 106是通过FCVD形成的可流动 薄膜。在一些实施例中，第二ILD 106由诸如PSG、BSG、BPSG、USG、或 类似物的介电材料形成，并可通过诸如CVD、PECVD、或类似者的任何适合 方法沉积。
在图29A至图29C中，第二ILD 106、第一ILD 96、CESL 94、及栅极遮 罩104经蚀刻以形成第三凹槽108，曝光磊晶源极/漏极区92及/或栅极结构的 表面。第三凹槽108可通过使用各向异性蚀刻制程(诸如RIE、NBE、或类似 者)的蚀刻形成。在一些实施例中，第三凹槽108可使用第一蚀刻制程蚀刻穿 过第二ILD 106及第一ILD 96；可使用第二蚀刻制程蚀刻穿过栅极遮罩104； 接着可使用第三蚀刻制程蚀刻穿过CESL 94。可在第二ILD 106上方形成诸如 光阻剂的遮罩并图案化，以自第一蚀刻制程及第二蚀刻制程遮蔽第二ILD 106 的部分。在一些实施例中，蚀刻制程可经过度蚀刻，因此，第三凹槽108延伸 至磊晶源极/漏极区92及/或栅极结构中，且第三凹槽108的底部部分可与磊晶 源极/漏极区92及/或栅极结构平齐(例如，在同一位置上，或距基板具有相同 的距离)、或比磊晶源极/漏极区92及/或栅极结构低(例如，更接近基板)。 尽管图29B将第三凹槽108图示为在同一横截面中曝光磊晶源极/漏极区92及 栅极结构，但在各种实施例中，磊晶源极/漏极区92及栅极结构可曝光于不同 横截面中，从而降低后续形成的触点的短路风险。在形成第三凹槽108之后， 在磊晶源极/漏极区92上方形成硅化物区110。在一些实施例中，硅化物区110 是通过首先在磊晶源极/漏极区92的经曝光部分上方沉积能够与下层磊晶源极 /漏极区92的半导体材料(例如，硅、硅锗、锗)反应的金属(未显示)(诸 如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或其合金) 来形成硅化物或锗化物区，接着执行热退火制程来形成硅化物区110。接着移 除经沉积金属的未反应部分，例如，通过蚀刻制程。尽管硅化物区110称为硅 化物区，但硅化物区110亦可是锗化物区或锗化硅区(例如，包含硅化物及锗 化物的区)。在实施例中，硅化物区110包含TiSi，并具有约2nm至约10nm 之间的厚度。
接下来，在图30A至图30C中，触点112及114(亦可称为触点插座) 形成于第三凹槽108中。触点112及114可各个包含一或多个层，诸如阻障层、 扩散层、及填充材料。举例而言，在一些实施例中，触点112及114各个包括 阻障层及导电材料，且电耦合至下层导电特征(例如，所示实施例中的栅极结 构102及/或硅化物区110)。触点114电耦合至栅极结构102且可称为栅极触 点，而触点112电耦合至硅化物区110且可称为源极/漏极触点。阻障层可包 括钛、氮化钛、钽、氮化钽、或类似物。导电材料可是铜、铜合金、银、金、 钨、钴、铝、镍、或类似物。可执行平坦化处理，诸如CMP，以自第二ILD 106 的表面移除多余材料。
图31A图示图30C中所示的相同结构，另一p型区10P在n型区10N的 左侧，因此，根据一些实施例，p型井24的各个侧上具有一n型井30。根据 一些实施例，通路38代表根据一些实施例，可透过p型井24自n型区10N 中n型源极/漏极区92至p型区10P中n型井30发生接面泄漏的通路中的两 者。如图31A中所示，区31经定位使得通路38延伸穿过区31的高掺杂浓度 部分。在p型井24与n型井30之间的界面中的各者处，均有一空乏区(未显 示)。当装置处于偏置状态时，两个空乏区可在p型井24中重叠，并可导致 p型井24中的空乏区夹止。空乏区夹止在n型源极/漏极区92与n型井30之 间产生较低电阻的路径。如下文更详细地讨论的，诸如下文讨论的实施例减少 空乏区夹止，从而增加沿通路38的电阻并减少接面泄漏。
图31B图示图31A中所示的p型井24。图7A中所示的掺杂浓度剖面32 及区31亦显示于图31B的p型井24上，尽管由于根据一些实施例形成鳍片 66，掺杂浓度剖面32的部分不存在。掺杂浓度剖面32可经调变，使得区31 (包括区域C的至少部分)保留在鳍片下方。在一些实施例中，如图31B中 所示，区31在p型井24中含有的鳍片66的外侧壁之间侧向延伸，并具有与 鳍片66的底部间隔距离DT的顶边界、及与鳍片66的底部间隔距离DB的底边 界。DC代表区域C的中心(例如，如图7B中所示的线H-H')，DT与DC之 比可在约0.5至约0.6的范围内，且DB与DC之比可在约1.5至约1.75的范围 内。在一些实施例中，DT可为约50nm至约70nm，DC可为约130nm至约 160nm，且DB可为约200nm至约280nm。举例而言，区31可自鳍片66的 底部之下约50nm延伸至鳍片66的底部之下约280nm。区31中掺杂剂的平 均浓度在约5x1017原子/cm3至约7x1017原子/cm3的范围内。这可减少上述两个 空乏区之间的重叠，从而减少p型井24中的空乏区夹止，这可进一步导致沿 通路38的电阻增加，从而减少透过p型井24自n型区10N中n型源极/漏极 区92至n型井30的接面泄漏，如图31A中所示。在一些实施例中，n型井30亦具有掺杂浓度剖面32，其可导致透过n型井30自p型区10P中p型源极 /漏极区92至p型井24的接面泄漏减少。
图32A至图32C图示根据一些替代实施例的装置的横截面图。图32A图 示图1中所示的参考横截面A-A'。图32B图示图1中所示的参考横截面B-B'。 图32C图示图1中所示的参考横截面C-C'。在图32A至图32C中，类似的参 考号指示由与图30A至图30C的结构类似的制程形成的类似元件。然而，在 图32A至图32C中，n型区10N及p型区10P中的通道区包含相同的材料。 举例而言，包含硅的第二纳米结构54为p型区10P中的p型纳米FET及n型 区10N中的n型纳米FET提供通道区。图32A至图32C的结构可例如通过同 时自p型区10P及n型区10N移除第一纳米结构52；在p型区10P中第二纳 米结构54周围沉积栅极介电层100及栅电极102P(例如，适用于p型纳米FET 的栅电极)；及在n型区10N中第二纳米结构54周围沉积栅极介电层100及 栅电极102N(例如，适用于n型纳米FET的栅电极)来形成。在此类实施例 中，磊晶源极/漏极区92的材料在n型区10N中与p型区10P相比可不同，如 上文所述。
实施例可达成优点。举例而言，在植入制程期间利用上述技术，诸如平行 植入技术及倾斜植入技术，能够调变p型井24及n型井30中的掺杂浓度剖面 32。掺杂浓度剖面32导致p型井24及n型井30中空乏区夹止的减少。这导 致纳米FET装置中自源极/漏极区92至基板10的接面泄漏减少。
在实施例中，半导体装置包括半导体基板，半导体基板包括一或多个鳍片； 在半导体基板上方并沿一或多个鳍片的侧壁的隔离层；一或多个鳍片之下的半 导体基板中的第一深井，第一深井掺杂有第一掺杂剂，第一掺杂剂具有第一导 电型；半导体基板中的第一井，其中一或多个鳍片在第一井中，第一井掺杂有 第二掺杂剂，第二掺杂剂具有第二导电型，其中第二导电型与第一导电型相反， 其中第一井在第一深井之上；半导体基板中第一井的第一侧上的第二井；以及 半导体基板中第一井的第二侧上的第三井，其中第一侧边界与一或多个鳍片的 第一侧壁对准，其中第二侧边界与一或多个鳍片的第二侧壁对准，其中第一侧 壁是一或多个鳍片的最靠近第二井的侧壁，其中第二侧壁是一或多个鳍片的最靠近第三井的侧壁，其中一或多个鳍片之下以及第一侧边界与第二侧边界之间 的半导体基板的第一区中第二掺杂剂的平均浓度在5x1017原子/cm3至7x1017原子/cm3的范围内。在实施例中，第一区在一或多个鳍片的底部之下50nm至 280nm。在实施例中，第二掺杂剂在沿第一垂直线的第一位置处具有第一浓度， 其中第一垂直线定位于第一井中第二井与第三井之间中途，其中第一位置在沿 第一垂直线的第二掺杂浓度剖面的峰值的中心处，其中第二掺杂剂在第二位置 处具有第二浓度，其中自半导体基板的顶表面的第二位置的深度为第一位置深 度的1.5倍，其中第二浓度为第一浓度的30％至40％。在实施例中，第二掺杂 剂在沿第一垂直线的第一位置处具有第一浓度，其中第一垂直线定位于第一井 中第二井与第三井之间的中途，其中第一位置在沿第一垂直线的第二掺杂浓度 剖面的峰值的中心处，其中第二掺杂剂在第三位置处具有第三浓度，其中自半 导体基板顶表面的第三位置的深度为第一位置深度的1.75倍，其中第三浓度 为第一浓度的20％至30％。在实施例中，第一井为p型井，且其中第二井及 第三井为n型井。
在实施例中，一种形成半导体装置的方法包括：在基板上方形成经图案化 遮罩，其中经图案化遮罩在基板的第一部分上方具有开口；用第一离子束以第 一角度将第一掺杂剂植入基板中，其中第一离子束在平行于平面图中第一部分 的一侧的第一平面中，其中第一平面垂直于基板的顶表面，其中第一离子束相 对于垂直于基板的顶表面的线以第一角度撞击基板的顶表面；用第二离子束以 第二角度将第一掺杂剂植入基板中，其中第二离子束在平行于平面图中第一部 分的一侧的第二平面中，其中第二平面垂直于基板的顶表面，其中第二离子束 相对于垂直于基板的顶表面的线以第二角度撞击基板的顶表面，其中第一离子 束及第二离子束在垂直于基板的顶表面的线的相对侧上，其中用第一离子束植入及用第二离子束植入形成第一井；以及蚀刻基板以在第一井中形成一或多个 鳍片，其中第一掺杂剂的最大浓度低于一或多个鳍片的底部。在实施例中，方 法进一步包括在用第一离子束植入之后且在用第二离子束植入的前旋转基板。 在实施例中，第一角度的量值大于0度且小于15度。在实施例中，第二角度 的量值大于0度且小于15度。在实施例中，第一角度的量值等于第二角度的 量值。在实施例中，在用第二离子束植入之后，第一掺杂剂沿延伸穿过第一部 分中途的垂直线具有第一浓度剖面，其中第一浓度剖面具有一峰值，其中峰值以一或多个鳍片的底部之下第一距离为中心，其中区中第一掺杂剂的平均浓度 在5x1017原子/cm3至7x1017原子/cm3的范围内，其中区由第一井中一或多个鳍 片的最外侧壁侧向界定，并由上边界及下边界垂直界定，其中上边界具有为第 一距离的0.5倍至0.6倍的第一深度，其中下边界具有为第一距离的1.5倍至 1.75倍的第二深度。在实施例中，其中第一掺杂剂的最大浓度在一或多个鳍片 的底部之下130nm至160nm的范围内。
在实施例中，一种形成半导体装置的方法包括：在基板上方形成第一经图 案化遮罩，其中第一经图案化遮罩在基板的第一部分的顶表面上方具有第一开 口；用第一掺杂剂对基板的第一部分执行第一植入，其中第一植入的第一离子 束相对于基板的第一部分的顶表面呈第一锐角，第一离子束与垂直于基板的顶 表面的一平面基本平行，该平面包括基板第一部分的纵向侧；在执行第一植入 之后，将基板旋转180度；以及用第一掺杂剂对基板的第一部分执行第二植入， 其中第二植入的第二离子束相对于基板的第一部分的顶表面呈第二锐角，第二 离子束与垂直于基板的顶表面的一平面基本平行，该平面包括基板的第一部分 的纵向侧。在实施例中，第一掺杂剂是p型掺杂剂，其中执行第一植入及第二 植入形成p型井。在实施例中，第一掺杂剂为硼。在实施例中，第一掺杂剂是 n型掺杂剂，其中执行第一植入及第二植入形成n型井。在实施例中，其中第 一掺杂剂为砷或磷。在实施例中，其中第一锐角及第二锐角中的各者均在75° 至小于90°的范围内。在实施例中，其中第一锐角与第二锐角相同。在实施例 中，其中基板在第一植入及第二植入期间是静止的。
前述内容概述若干实施例的特征，使得熟悉此项技术者可更佳地理解本揭 露的态样。熟悉此项技术者应了解，其可易于使用本揭露作为用于设计或修改 用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他制程及结 构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭露的精神 及范畴，且此类等效构造可在本文中进行各种改变、取代、及替代而不偏离本 揭露的精神及范畴。

Claims (10)

1.一种半导体装置，其特征在于，包含：
一半导体基板，该半导体基板包含一或多个鳍片；
一隔离层，在该半导体基板上方并沿该一或多个鳍片的多个侧壁；
一第一深井，在该半导体基板中并在该一或多个鳍片之下，该第一深井掺杂有一第一掺杂剂，该第一掺杂剂具有一第一导电型；
一第一井，在该半导体基板中，其中该一或多个鳍片在该第一井中，该第一井掺杂有一第二掺杂剂，该第二掺杂剂具有一第二导电型，其中该第二导电型与该第一导电型相反，其中该第一井在该第一深井之上；
一第二井，在该第一井的一第一侧上的该半导体基板中；及
一第三井，在该半导体基板中该第一井的一第二侧上，其中一第一侧边界与该一或多个鳍片的一第一侧壁对准，其中一第二侧边界与该一或多个鳍片的一第二侧壁对准，其中该第一侧壁是该一或多个鳍片的最靠近该第二井的一侧壁，其中该第二侧壁是该一或多个鳍片的最靠近该第三井的一侧壁，其中该一或多个鳍片之下及该第一侧边界与该第二侧边界之间的该半导体基板的一第一区中该第二掺杂剂的一平均浓度在5x1017原子/cm3至7x1017原子/cm3的一范围内。
2.如权利要求1所述的半导体装置，其特征在于，该第一区在该一或多个鳍片的一底部之下50纳米至280纳米。
3.如权利要求1所述的半导体装置，其特征在于，该第二掺杂剂在沿一第一垂直线的一第一位置处具有一第一浓度，其中该第一垂直线定位于该第一井中该第二井与该第三井之间的中途，其中该第一位置在沿该第一垂直线的该第二掺杂剂的一掺杂浓度剖面的一峰值的一中心处，其中该第二掺杂剂在一第二位置具有一第二浓度，其中自该半导体基板的一顶表面的该第二位置的一深度为该第一位置的一深度的1.5倍，其中该第二浓度为该第一浓度的30％至40％。
4.如权利要求1所述的半导体装置，其特征在于，该第二掺杂剂在沿一第一垂直线的一第一位置处具有一第一浓度，其中该第一垂直线定位于该第一井中该第二井与该第三井之间的中途，其中该第一位置在沿该第一垂直线的该第二掺杂剂的一掺杂浓度剖面的一峰值的一中心处，其中该第二掺杂剂在一第三位置处具有一第三浓度，其中自该半导体基板的一顶表面的该第三位置的一深度为该第一位置的一深度的1.75倍，其中该第三浓度为该第一浓度的20％至30％。
5.如权利要求1所述的半导体装置，其特征在于，该第一井为一p型井，而该第二井及该第三井为n型井。
6.一种形成半导体装置的方法，其特征在于，该方法包含：
在一基板上方形成一经图案化遮罩，其中该经图案化遮罩在该基板的一第一部分上方具有一开口；
用一第一离子束将一第一掺杂剂以一第一角度植入该基板中，其中该第一离子束在与一平面图中该第一部分的一侧平行的一第一平面中，其中该第一平面垂直于该基板的一顶表面，其中该第一离子束相对于垂直于该基板的该顶表面的一线以该第一角度撞击该基板的该顶表面；
用一第二离子束将该第一掺杂剂以一第二角度植入该基板中，其中该第二离子束在与一平面图中该第一部分的该侧平行的一第二平面中，其中该第二平面垂直于该基板的该顶表面，其中该第二离子束相对于垂直于该基板的该顶表面的该线以该第二角度撞击该基板的该顶表面，其中该第一离子束及该第二离子束在垂直于该基板的该顶表面的该线的相对侧上，其中用该第一离子束植入及用该第二离子束植入形成一第一井；及
蚀刻该基板以在该第一井中形成一或多个鳍片，其中该第一掺杂剂的一最大浓度低于该一或多个鳍片的一底部。
7.如权利要求6所述的方法，其特征在于，进一步包含：在用该第一离子束植入之后且在用该第二离子束植入之前，旋转该基板。
8.如权利要求6所述的方法，其特征在于，在用该第二离子束植入之后，该第一掺杂剂沿延伸穿过该第一部分中途的一垂直线具有一第一浓度剖面，其中该第一浓度剖面具有一峰值，其中该峰值以该一或多个鳍片的一底部之下的一第一距离为中心，其中一区中该第一掺杂剂的一平均浓度在5x1017原子/cm3至7x1017原子/cm3的一范围内，其中该区由该第一井中该一或多个鳍片的多个最外侧壁侧向界定，并由一上边界及一下边界垂直界定，其中该上边界具有为该第一距离的0.5倍至0.6倍的一第一深度，其中该下边界具有为该第一距离的1.5倍至1.75倍的一第二深度。
9.如权利要求6所述的方法，其特征在于，该第一掺杂剂的一最大浓度在该一或多个鳍片的该底部之下130纳米至160纳米的一范围内。
10.一种形成半导体装置的方法，其特征在于，该方法包含：
在一基板上方形成一第一经图案化遮罩，其中该第一经图案化遮罩在该基板的一第一部分的一顶表面上方具有一第一开口；
用一第一掺杂剂对该基板的该第一部分执行一第一植入，其中该第一植入的一第一离子束相对于该基板的该第一部分的该顶表面呈一第一锐角，该第一离子束与垂直于该基板的该顶表面的一平面基本平行，该平面包括该基板的该第一部分的一纵向侧；
在执行该第一植入之后，将该基板旋转180度；及
用该第一掺杂剂对该基板的该第一部分执行一第二植入，其中该第二植入的一第二离子束相对于该基板的该第一部分的该顶表面呈一第二锐角，该第二离子束与垂直于该基板的该顶表面的该平面基本平行，该平面包括该基板的该第一部分的该纵向侧。
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