TWI838669B

TWI838669B - 半導體裝置及其形成方法

Info

Publication number: TWI838669B
Application number: TW110147630A
Authority: TW
Inventors: 程德恩; 盧永誠; 志安徐; 李威養
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2021-08-27
Filing date: 2021-12-20
Publication date: 2024-04-11

Abstract

一種形成半導體裝置的方法包含在第一奈米結構堆疊體和隔離區域上形成犧牲層。虛擬閘極結構形成於第一奈米結構堆疊體和犧牲層的第一部分之上。犧牲層的第二部分被移除，以曝露與虛擬閘極結構相鄰的第一奈米結構堆疊體的側壁。在虛擬閘極結構上形成間隙壁層。間隙壁層的第一部分直接接觸第一奈米結構堆疊體。

Description

半導體裝置及其形成方法

本揭示案係關於一種半導體裝置，及形成半導體裝置的方法。

半導體裝置應用於多種電子設備，例如：個人電腦、手機、數位相機，和其他電子裝備。典型的半導體裝置製程為在半導體基板上依序沈積絕緣或介電層、導電層和半導體層，並使用光刻技術圖案化各種材料層，以生成其上之電路元件。

半導體產業為了讓更多元件可以整合至一特定區域，持續減少最小特徵尺寸，以繼續改善各種電子元件(例如：電晶體、二極體、電阻器和電容器等)的集成密度。然而，當最小特徵尺寸被減少，隨之而來的問題就需要被解決。

本揭示案的一種形成半導體裝置的方法包括：在第一奈米結構堆疊體和隔離區域上形成犧牲層，其中第一奈米結構堆疊體包含交替的複數個第一奈米結構和複數個第二奈米結構，第一奈米結構是第一半導體材料，第二奈米結構則是第二半導體材料；在第一奈米結構堆疊體和犧牲層的第一部分上形成虛擬閘極結構；移除犧牲層的第二部分以曝露鄰近虛擬閘極結構的第一奈米結構堆疊體的側壁；在虛擬閘極結構上形成與第一奈米結構堆疊體的側壁實體接觸的間隙壁層；通過第一奈米結構堆疊體形成第一源極/汲極凹陷，其中第一奈米結構和第二奈米結構的複數個側壁在第一源極/汲極凹陷中曝露；以及在第一源極/汲極凹陷中形成與間隙壁層的第一部分實體接觸的第一源極/汲極區域。

本揭示案的一種形成半導體裝置的方法包括：在半導體基板上形成多層堆疊體；圖案化多層堆疊體以形成奈米結構堆疊體，其中奈米結構堆疊體包含交替的複數個第一奈米結構和複數個第二奈米結構，第一奈米結構是第一半導體材料，第二奈米結構則是第二半導體材料；沿著奈米結構堆疊體的複數個側壁形成犧牲層；在奈米結構堆疊體和犧牲層上形成虛擬閘極結構；移除犧牲層的部分以形成與奈米結構堆疊體相鄰的第一凹陷，犧牲層的剩餘部分則包覆於虛擬閘極結構中；在虛擬閘極結構上形成間隙壁層，其中間隙壁層的第一部分填充於第一凹陷中；在多層堆疊體中形成與虛擬閘極結構相鄰的第二凹陷；在第二凹陷中形成與間隙壁層的第一部分實體接觸的源極/汲極區域；移除虛擬閘極結構以形成第三凹陷；移除第一奈米結構和第二奈米結構其中一者和至少犧牲層的剩餘部分的部分；以及在第三凹陷中形成閘極結構。

本揭示案的一種半導體裝置包括：半導體基板；在半導體基板上的第一通道區域，其中第一通道區域包含第一奈米結構堆疊體；在第一通道區域上的第一閘極堆疊體，其中第一閘極堆疊體包含第一閘極電極和第一閘極介電質；與第一通道區域相鄰的第一源極/汲極區域；介於第一源極/汲極區域的第一側壁和第一閘極介電質之間的第一內間隙壁，；以及與第一源極/汲極區域的第二側壁實體接觸的第一間隙壁，其中第一間隙壁包覆第一內間隙壁的側壁。

20:分隔物

50:基板

50N:n型區域

50P:p型區域

51A:第一半導體層

51B:第一半導體層

51C:第一半導體層

52A:第一奈米結構

52B:第一奈米結構

52C:第一奈米結構

53A:第二半導體層

53B:第二半導體層

53C:第二半導體層

54A:第二奈米結構

54B:第二奈米結構

54C:第二奈米結構

55:奈米結構

58:光罩

58A:第一光罩層

58B:第二光罩層

64:多層堆疊體

66:鰭

68:淺溝槽隔離區域

70:虛擬介電層

71:虛擬閘極介電質

72:虛擬閘極層

74:光罩層

76:虛擬閘極

78:光罩

80:第一間隙壁層

81:第一間隙壁

82:第二間隙壁層

83:第二間隙壁

86:第二凹陷

88:側壁凹陷

89:內間隙壁層

90:第一內間隙壁

91:磊晶區域

92:磊晶源極/汲極區域

92A:第一半導體材料層

92B:第二半導體材料層

92C:第三半導體材料層

94:接觸蝕刻停止層

96:第一層間介電質

98:第三凹陷

100:閘極介電層

102:閘極電極

102N:閘極電極

102P:閘極電極

104:閘極光罩

106:第二層間介電質

108:第三凹陷

112:源極/汲極接觸

114:閘極接觸

120:犧牲層

121:第一凹陷

124:襯墊

126:填充材料

128:上部介電層

130:絕緣鰭

A-A’:截面A-A’

B-B’:截面B-B’

C-C’:截面C-C’

D-D’:截面D-D’

H₁:高度

H₂:高度

T₁:厚度

W₁:寬度

以接下來的詳細解說，輔以搭配的圖示，可以最佳地了解目前揭露的部分。需注意的是，根據產業中的標準作法，各種特徵並未依比例繪製。事實上，為了討論清晰，各種特徵的維度可能被任意地放大或縮小。第1圖根據一些實施例，以三維視角闡明一個奈米結構場效電晶體(nano-FET)。第2A圖至第31E圖根據一些實施例，以截面和平面圖闡明製成奈米結構場效電晶體的中間過程。第32A圖、第32B圖、第32C圖、第32D圖和第32E圖根據一些實施例，以截面和平面圖闡明一個奈米結構場效電晶體。

接下來的揭露提供許多不同的實施例或例子，以實現本揭示案的不同特徵。具體的部件及組合例子於下面描述，以簡化目前的揭露。當然，這些僅是例子，並不意欲限制。例如當下面描述到一個第一特徵在一個第二特徵上方或上時，它可能包含第一特徵和第二特徵有直接接觸，也可能包含有另一特徵在第一特徵和第二特徵之間形成，使得第一特徵和第二特徵可不直接接觸的實施例。除此之外，目前的揭露可能在各種例子中重複參照數字和(或)字母，這種重複是為了簡化清晰，本身並不指定討論到的各實施例和(或)組態之間有關係。

更進一步地說，空間相關的詞彙如下面和上面等，他們可能在此為了簡化描述而如圖中所示，用以描述一個元件或特徵和另一元件(們)或特徵(們)之間的關係。這種空間相關的詞彙不僅包含圖中所指示的方位，也意欲包含裝置在使用和操作時的不同方位，設備可能被不同樣地定位(轉九十度或其他方位)，在此空間相關的描述同樣可相應被解釋。

根據一些實施例，犧牲層(sacrificial layer)於其中使用。例如在一些實施例中，犧牲層沿著奈米結構堆疊體的數個側壁形成，接著絕緣結構可在相鄰的奈米結構堆疊體之間形成。犧牲層材料的選擇可如一種半導體材料，使得在形成閘極間隙壁(gate spacer)時，犧牲層可以被移除或是以介電材料取代掉。閘極間隙壁的材料提供源極/汲極區域和閘極電極之間較好的絕緣，因此提升效能。

關於一個包含數個奈米結構場效電晶體的晶片，本文在下方以特定的內文描述於實施例中，然而各實施例可應用於含不同種類的電晶體(例如：鰭式場效電晶體(fin field effect transistor,FinFET)，或平面電晶體(planar transistor)等)，以取代奈米結構場效電晶體或與奈米結構場效電晶體組合的晶片中。

第1圖為根據一些實施例以三維視角闡明數個奈米結構場效電晶體(例如：奈米線場效電晶體(nanowire FET)，或奈米片場效電晶體(nanosheet FET)等)的例子。這些奈米結構場效電晶體包含數個奈米結構55(例如：奈米片，或奈米線等)，且奈米結構55的位置位於坐落於基板50(例如：一種半導體基板)的數個鰭66之上，其中的奈米結構55作為奈米結構場效電晶體的通道區域(channel region)，且奈米結構55可包含p型奈米結構、n型奈米結構或其組合。數個淺溝槽隔離(shallow trench isolation,STI)區域68置於相鄰的鰭66之間，且可從相鄰的淺溝槽隔離區域68的上方和之間突出，儘管淺溝槽隔離區域68在描述或圖示中與基板50有所區隔，但在本文的使用中，「基板」這個詞可以單單指半導體基板，或是半導體基板與這些淺溝槽隔離區域的組合。除此之外，雖然鰭66的底部部分在圖示中與基板50被視為單一且連續的材料，但鰭66的底部部分和(或) 基板50可包含單一或多個材料。在本文中，鰭66被指為延伸於相鄰淺溝槽隔離區域68之間的部分。

數個閘極介電層100在鰭66的表面上方，且沿著奈米結構55的表面上方、側壁和表面下方。數個閘極電極102在閘極介電層100的上方。而磊晶源極/汲極區域92則置於與閘極介電層100和閘極電極102相對側的鰭66上。

第1圖更進一步地在之後的圖中闡明可參照的截面。截面A-A’是沿著閘極電極102縱軸的方向，也是此例中奈米結構場效電晶體裡磊晶源極/汲極區域92之間電流的垂直方向。截面B-B’是垂直於截面A-A’且平行於奈米結構場效電晶體中鰭66的方向，也是此例中奈米結構場效電晶體裡磊晶源極/汲極區域92之間電流的方向。截面C-C’是平行於截面A-A’且延伸穿越奈米結構場效電晶體裡磊晶源極/汲極區域的方向。截面D-D’是平行於截面B-B’且延伸穿越奈米結構場效電晶體的間隙壁(spacer)和閘極介電質(gate dielectric)的方向。接下來的圖將闡明這些參照的截面。

在此討論的一些實施例使用後閘極技術(gate-last process)形成奈米結構場效電晶體，在其他實施例中，前閘極技術(gate-first process)也可被使用。此外，一些實施例考慮應用於平面裝置如平面場效電晶體或於鰭式場效電晶體(FinFETs)的方向。

第2A圖至第32D圖為根據一些實施例，製成奈米場效電晶體中間過程的截面和平面圖。第2A圖、第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、第24A圖、第25A圖、第26A圖、第27A圖、第28A圖、第29A圖、第30A圖、第31A圖和第32A圖闡明參照第1圖的截面A-A’。第2B圖、第3B圖、第4C圖、第5C圖、第6C圖、第7C圖、第8C圖、第9C圖、第10C圖、第11C圖、第12C圖、第13C圖、第14E圖、第15E圖、第16E圖、第17E圖、第18E圖、第19E圖、第20E圖、第21F圖、第22F圖、第23G圖、第24E圖、第25D圖、第26D圖、第27D圖、第28D圖、第29E圖、第30E圖、第31E圖和第32E圖闡明如第2A圖所示在n型區域50N中與第一半導體層51A同一層的平面圖。第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、第21C圖、第22B圖、第22C圖、第23B圖、第23E圖、第24B圖、第24C圖、第25B圖、第26B圖、第27B圖、第28B圖、第29B圖、第30B圖、第31B圖和第32B圖闡明參照第1圖的截面B-B’。第14C圖、第15C圖、第16C圖、第17C圖、第18C圖、第19C圖、第20C圖、第21D圖、第22D圖、第23C圖、第23D圖、第24C圖、第25C圖、第29C圖、第30C圖、第31C圖和第32C圖闡明參照第1圖的截面C-C’。第4B圖、第5B圖、第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第15D圖、第16D圖、第17D圖、第18D圖、第19D圖、第20D圖、第21E圖、第22E圖、第23F圖、第24D圖、第25C圖、第26C圖、第27C圖、第28C圖、第30D圖、第31D圖和第32D圖闡明參照第1圖的截面D-D’。

基板50於第2A圖中可為半導體基板，例如可摻雜(如p型摻雜劑或n型摻雜劑)或不摻雜的體半導體或絕緣層上覆半導體(semiconductor-on-insulator,SOI)等。基板50可是晶圓，例如矽晶圓。通常來說，半導體在絕緣層上覆半導體基板(SOI substrate)是一層在絕緣層上形成的半導體材料。絕緣層可是如一個埋入氧化物(buried oxide,BOX)層或一個氧化矽層等，且絕緣層會配置在一個基板上，典型上是一個矽或玻璃基板，其他基板像是多層或梯度基板也可被使用。在一些實施例中，基板50的半導體材料可包含矽；鍺；半導體化合物含有碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和(或)銻化銦；半導體合金含有矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦和(或)磷化砷化鎵銦或上述之組合。

基板50有一個n型區域50N和一個p型區域50P。n型區域50N可以形成n型裝置，像是n型金屬氧化物半導體場效電晶體(NMOS transistor)，又如n型奈米結構場效電晶體；而p型區域50P可以形成p型裝置，像是p型金屬氧化物半導體場效電晶體(PMOS transistor)，又如p型奈米結構場效電晶體。n型區域50N可實際上與p型區域50P區隔開(如圖示中以分隔物20做區隔)，也可有任一數目的裝置特徵(例如其他主動裝置、摻雜區域，和隔離結構等)配置於n型區域50N和p型區域50P之間。雖然圖示為一個n型區域50N和一個p型區域50P，但任何數目的n型區域50N和p型區域50P都可以被配置。

進一步於第2A圖中，基板50上形成一個多層堆疊體64，此多層堆疊體64包含交替的第一半導體層51A至51C(統稱第一半導體層51)和第二半導體層53A至53C(統稱第二半導體層53)。為了解說及如下方較詳盡之討論所示，第二半導體層53將會被移除，而第一半導體層51將會被圖案化以形成p型區域50P中奈米結構場效電晶體的通道區域。另外，第一半導體層51將會被移除，而第二半導體層53將會被圖案化以形成n型區域50N中奈米結構場效電晶體的通道區域。儘管如此，在一些實施例中，第一半導體層51可被移除，而第二半導體層53可被圖案化以形成p型區域50P中奈米結構場效電晶體的通道區域，以及第二半導體層53可被移除，而第一半導體層51可被圖案化以形成n型區域50N中奈米結構場效電晶體的通道區域。

甚至在其他實施例中，第一半導體層51可被移除，而第二半導體層53可被圖案化以同時形成n型區域50N和p型區域50P中奈米結構場效電晶體的通道區域。而在其他實施例中，第二半導體層53可被移除，而第一半導體層51可被圖案化以同時形成n型區域50N和p型區域50P中奈米結構場效電晶體的通道區域。在這些實施例中，同時在n型區域50N和p型區域50P中形成的通道區域可由一種相同的材料組成(例如：矽或其他半導體材料)，且這些區域通道是同步形成。第32A圖、第32B圖、第32C圖、第32D圖和第33E圖即為例子，闡述一種由這種實施例所形成的結構，其中p型區域50P和n型區域50N中的通道區域包含矽。

為達闡明的目的，多層堆疊體64如圖所示包含各有三層的第一半導體層51和第二半導體層53。在一些實施例中，多層堆疊體64可包含有各自任意層數的第一半導體層51和第二半導體層53。多層堆疊體64的每一層可由一種製程如化學氣相沈積(chemical vapor deposition,CVD)、原子層沉積(atomic layer deposition,ALD)、氣相磊晶(vapor phase epitaxy,VPE)或分子束磊晶(molecular beam epitaxy,MBE)等磊晶生成。在各種實施例中，第一半導體層51可由適合p型奈米結構場效電晶體的第一半導體材料形成，例如矽鍺等；而第二半導體層53可由適合n型奈米結構場效電晶體的第二半導體材料形成，例如矽或碳化矽等。為達闡述的目的，多層堆疊體64在圖示中擁有一個置於最底且適合p型奈米結構場效電晶體的半導體層，而在一些實施例中，多層堆疊體64可被製成最底層為一個適合n型奈米結構場效電晶體的半導體層。

第一半導體材料和第二半導體材料可能是對彼此有高蝕刻選擇性的材料，由此在不顯著移除n型區域50N中具第二半導體材料的第二半導體層53的情況下，具第一半導體材料的第一半導體層51可被移除，從而讓第二半導體層53可以被圖案化以形成n型奈米片場效電晶體(NSFET)的通道區域。同樣地，在不顯著移除p型區域50P中具第一半導體材料的第一半導體層51的情況下，具第二半導體材料的第二半導體層53可被移除，從而讓第一半導體層51可以被圖案化以形成p型奈米片場效電晶體(NSFET)的通道區域。

第2B圖闡明的一個平面圖為n型區域50N中與第一半導體層51A同層的結構，接續第2B圖的圖則將闡明同層中這個結構的各平面圖。

在接續第2A圖的第3A圖所闡明的實施例中，擁有所需高度和(或)層數的多層堆疊體64受到光罩58的沉積。接續第2B圖的第3B圖則闡明在n型區域50N中與第一半導體層51A同層的結構的一個平面圖。光罩58可被用於後續多層堆疊體64的圖案化(參照下面第4A圖至第4B圖)，其可被沈積在多層堆疊體64的最上方表層，如第3A圖。光罩58可能是單層光罩或是多層光罩，如第 3A圖中所示的第一光罩層58A，以及在第一光罩層58A之上有第二光罩層58B。第一光罩層58A和第二光罩層58B可各自由介電材料如氧化矽、氮化矽或其組合等所組成，而且藉由可行的技術被沉積或熱生成。第一光罩層58A的材料比起第二光罩層58B的材料可能有高的蝕刻選擇性，此例中第一光罩層58A就可能會是由氧化矽形成，而第二光罩層58B就可能是由氮化矽所形成。

現在參照第4A圖、第4B圖和第4C圖，根據一些實施例，鰭66在基板50中形成，而奈米結構55在多層堆疊體64中形成，部分光罩58可留在奈米結構55的上方表面。在一些實施例中，奈米結構55和鰭66可藉由在多層堆疊體64和基板50中蝕刻溝槽而分別在多層堆疊體64和基板50中所形成，這種蝕刻可是任何可行的蝕刻技術，例如反應性離子蝕刻(reactive ion etch,RIE)或中性離子束蝕刻(neutral beam etch,NBE)等，或其組合。蝕刻可能是非均質的。藉由蝕刻多層堆疊體64以形成的奈米結構55可更進一步的由第一半導體層51中定義出第一奈米結構52A至52C(統稱成第一奈米結構52)，以及由第二半導體層53中定義出第二奈米結構54A至54C(統稱成第二奈米結構54)。第4C圖闡明的一個平面圖為穿過第一奈米結構52A且於n型區域50N之中的結構。第一奈米結構52和第二奈米結構54可更進一步的統稱為奈米結構55。

任何適合的方法，使用光罩58作為一個蝕刻光罩者，都可用來圖案化鰭66和奈米結構55，例如可能使用一個或更多個的微影(photolithography)製程含雙重圖形(double-patterning)或多重圖形(multi-patterning)的製程來圖案化光罩58、鰭66和奈米結構55。通常來說，雙重圖形或多重圖形的製程結合了微影和自對準的製程，使得生成的圖案具有例如比起使用單一且直接的微影製程有更小的間距。例如在一個實施例中，一個犧牲層在基板上形成且使用一個微影製程圖案化，間隙壁則使用自對準製程來沿著圖案化過的犧牲層形成，接者移除犧牲層，而剩下的間隙壁就可被用來圖案化鰭66。圖案化可包含一個或更多個的蝕刻製程，例如反應性離子蝕刻或中性離子束蝕刻等，或其組合。蝕刻可能為非均質的。在一些實施例中，光罩58(或其他層)可保留於鰭66和奈米結構55上。

為達闡明的目的，第4A圖圖示在n型區域50N和p型區域50P中的鰭66擁有大體相同的寬度。在一些實施例中，在n型區域50N中的鰭66可能比在p型區域50P中的鰭66有著更大或更薄的寬度。更甚者，儘管每個鰭66和奈米結構55都被圖示為擁有一個一致性的寬度，在其他實施例中鰭66和(或)奈米結構55可能擁有錐形的側壁，使得鰭66和(或)奈米結構55的每個寬度逐漸沿著基板50的方向增加，在這樣的實施例中每個奈米結構55可擁有一個不同的寬度且形狀上為梯形。

在第5A圖、第5B圖和第5C圖中，淺溝槽隔離區域68與鰭66相鄰形成。淺溝槽隔離區域68可藉由在基板50、鰭66和奈米結構55之上及鰭66之間沈積一絕緣材料而形成。絕緣材料可是一種氧化物如氧化矽或一種氮化物等，或其組合，且其可由高密度電漿化學氣相沈積(high-density plasma CVD,HDP-CVD)或可流動化學氣相沈積(flowable CVD,FCVD)等或其組合所形成，藉由任何可行的製程來形成的其他絕緣材料也可被使用。在闡明的實施例中，絕緣材料是由氧化矽藉由一個可流動化學氣相沈積製程所形成。一旦絕緣材料形成，可實施退火(anneal)製程。在一個實施例中，絕緣材料的形成使得過多的絕緣材料包覆在奈米結構55。雖然絕緣材料被圖示為單一層，但在一些實施例中可使用多層。舉例來說，在一些實施例中一個襯墊(未另外圖示)可先沿著基板50、鰭66和奈米結構55的表面形成，接著一個如上述討論的填充材料就可在襯墊上形成。

一個移除製程接著被用來移除在奈米結構55上過多的絕緣材料，在一些實施例裡一種平面化製程如化學機械研磨(chemical mechanical polish,CMP)、回蝕(etch-back)製程或其組合等可被使用，這種平面化製程會曝露出奈米結構55使奈米結構55的上表面和絕緣材料在平面化製程完成後被整平。

接著絕緣材料凹陷以形成淺溝槽隔離區域68，絕緣材料凹陷使得在n型區域50N和p型區域50P中的鰭66上部突出於相鄰的淺溝槽隔離區域68之間。再來，淺溝槽隔離區域68的上表面可如圖中的為平坦表面，或是為凸面、凹面(如碟狀)或其組合。淺溝槽隔離區域68的上表面可藉由一個適當的蝕刻以製成平面、凸面和(或)凹面。淺溝槽隔離區域68可以一個可行的蝕刻製程達到凹陷，如一個對絕緣材料的材料有選擇性者(像是比起蝕刻鰭66和奈米結構55的材料，蝕刻絕緣材料的材料有更快的速率)，舉例來說，可使用一個氧化劑如稀釋的氫氟酸(dilute hydrofluoric,dHF)來移除。

上述描述的關於第2A圖至第5C圖只是一個鰭66和奈米結構55可能如何形成的例子。在一些實施例中，鰭66和(或)奈米結構55可使用光罩和磊晶生長製程來形成，例如一個介電層可以在基板50的上方表面形成，經由在介電層蝕刻出溝槽以曝露下方的基板50，磊晶結構則可以在溝槽中磊晶生成，然後介電層凹陷使磊晶結構突出於介電層以形成鰭66和(或)奈米結構55。磊晶結構可如上述討論過的包含交替的半導體材料，例如第一半導體材料和第二半導體材料。在一些磊晶結構為由磊晶生長的實施例中，磊晶生長材料可能是在生長時原位摻雜以避免在之前和(或)之後來注入，儘管原位和以注入來摻雜是可被同時使用的。

除此之外，僅為了闡明的目的，第一半導體層51(及所致的第一奈米結構52)和第二半導體層53(及所致的第二奈米結構54)在此被圖示和討論為在p型區域50P及n型區域50N中含相同的材料。因此在一些實施例中，第一半導體層51和第二半導體層53可能同時或其一有不同的材料或是以不同的順序於p型區域50P和n型區域50N中形成。

更進一步在第5A圖、第5B圖和第5C圖中，適當的壁(未另外圖示)可在鰭66、奈米結構55和(或)淺溝槽隔離區域68中形成。在一些有不同種類壁的實施例中，n型區域50N和p型區域50P的不同注入步驟可以一種光阻劑(photoresist)或其他光罩(未另外圖示)來實現，例如光阻劑可在n型區域50N和p型區域50P中於鰭66和淺溝槽隔離區域68的上方形成，光阻劑被圖案化就曝露出p型區域50P。光阻劑由使用旋塗技術(spin-on technique)來形成，且可使用可行的光蝕刻技術來圖案化。一旦光阻劑被圖案化，n型雜質的注入就會在p型區域50P中被實行，而且光阻劑可作為一個光罩以接著預防n型雜質於n型區域50N中注入。n型雜質可是磷、砷或銻等，注入區域的濃度範圍大約每立方公分1013原子至大約每立方公分1014原子。注入之後光阻劑會被移除，例如藉由可行的灰化製程(ashing process)以移除。

在p型區域50P的注入之後或之前，光阻劑或光罩(未另外圖示)會在p型區域50P和n型區域50N中的鰭66、奈米結構55和淺溝槽隔離區域68之上形成，光阻劑被圖案化就曝露出n型區域50N。光阻劑由使用旋塗技術來形成，且可使用可行的光蝕刻技術來圖案化。一旦光阻劑被圖案化，p型雜質的注入就會在n型區域50N中被實行，而且光阻劑可作為一個光罩以接著預防p型雜質於p型區域50P中注入。p型雜質可是硼、氟化硼、銦等，注入區域的濃度範圍大約每立方公分1013原子至大約每立方公分1014原子。注入之後光阻劑會被移除，例如藉由可行的灰化製程(ashing process)以移除。

在n型區域50N和p型區域50P的注入之後，一種退火可被實行以修復注入的缺陷和活化已注入的p型和(或)n型雜質。在一些實施例中，磊晶片的生長材料可能是在生長時原地摻雜以避免注入，但原位和以注入來摻雜是可同時使用的。

在第6A圖、第6B圖和第6C圖中，犧牲層120在鰭66和奈米結構55的上方和周圍形成，如果有光罩58的話犧牲層120也可能在其上部形成。在一些實施例中，犧牲層120藉由磊晶生長而成，包含在鰭66和奈米結構55上生長一個薄的種層，然後從第二層生長犧牲層120的材料。種層可在鰭66和奈米結構55形成之後才生長(參照上面第4A圖)。部分種層可接著被淺溝槽隔離區域68給掩蓋(參照上面第5A圖)，而剩下曝露的種層部分可被用來磊晶生長成犧牲層120，使得淺溝槽隔離區域68的上部表面保持曝露。犧牲層120可由一種半導體材料(像是如矽鍺或其他半導體材料)所形成，由一種製程如氣相磊晶(VPE)或分子束磊晶(MBE)所生長，以及由一種製程如化學氣相沈積(CVD)或原子層沉積(ALD)等來沈積。犧牲層120將會在製程中被用來作為暫時的間隙壁，且將接著被移除而曝露出部分的奈米結構55以作為奈米結構場效電晶體的通道區域。具體來說，在闡明的實施例中，於n型區域50N中的犧牲層120和第一奈米結構52將於後續被移除且被形成於第二奈米結構54周圍的閘極結構所取代；於p型區域50P中的犧牲層120和第二奈米結構54將於後續被移除且被形成於第一奈米結構52周圍的閘極結構所取代(參照下面的第27A圖至第28C圖)。形成犧牲層120的半導體材料可與第一奈米結構52或第二奈米結構54的一樣，或以不同的材料形成。在一些實施例中，犧牲層120的材料比起蝕刻第二奈米結構54的材料有著高的蝕刻選擇性、比起蝕刻第一奈米結構52的材料有著高的蝕刻選擇性，或是比起蝕刻第一奈米結構52和第二奈米結構54的材料有著高的蝕刻選擇性。

在第7A圖至第11C圖中，絕緣鰭130(也稱為介電鰭130或混合鰭130)在鰭66和奈米結構55上之犧牲層120的剩餘部分之間形成。絕緣鰭130可以使之後形成的源極/汲極區域彼此絕緣(參照下面的第24B圖至第24E圖)。在第7A圖、第7B圖和第7C圖中，一個襯墊124以一個可行的沉積製程如原子層沉積(ALD)、化學氣相沈積(CVD)、分子束沈積(molecular-beam deposition,MBD)和物理氣相沈積(physical vapor deposition,PVD)等共形地沈積在結構上。襯墊124可由氮化物如氮化矽、碳氮化矽或碳氮氧化矽等形成。襯墊124可在後續形成填充材料126(參照下面的第9A圖和第9B圖)時減少犧牲層120的氧化，而可有效的在之後去除犧牲層120。

在第8A圖、第8B圖和第8C圖中，填充材料126在襯墊124上形成，並填充於相鄰的鰭66和奈米結構55間的剩餘空間。填充材料126可形成絕緣鰭130的大半下部(參照第9A圖)，且使之後形成的源極和(或)汲極區域(參照下面第24B圖至第24E圖)彼此絕緣。填充材料126可由可行的沉積製程形成，例如原子層沉積(ALD)、化學氣相沉積(CVD)、分子束沉積(MBD)、物理氣相沉積(PVD)等。填充材料126可能是一個適合的介電材料如同一種氧化物像氧化矽或碳氮氧化矽等；或一個具有高k值的介電材料(例如k值大於約7的那種)，像是氧化鉿、氧化鋯、氧化鋁鋯、氧化鉿、氧化鉿矽或氧化鋁等，或其組合。

在第9A圖、第9B圖和第9C圖中，襯墊124的上部分以及於光罩58上表面之上的填充材料126可使用一種或多種可行的蝕刻製程來移除，例如一種對絕緣鰭130有選擇性者(如選擇性地用比對犧牲層120材料還快的速率蝕刻襯墊124的材料和填充材料126)。過多的襯墊124部分和填充材料126可使用平面化製程來移除，例如化學機械研磨。襯墊124和填充材料126可更進一步的藉由一個或多個蝕刻製程達到凹陷。襯墊124的上部分和填充材料126可被移除以使接續的光罩58被移除(參照下面第12A圖、第12B圖和第12C圖)，且襯墊124和填充材料126進一步凹陷可使鰭66的上部分和奈米結構55之間形成介電層(參照下面第10A圖至第10C圖)。

在第10A圖、第10B圖和第10C圖中，用於絕緣鰭130的一個或多個上部介電層128可以在襯墊124和填充材料126上形成。上部介電層128可由有具高k值的介電材料(例如那些k值大於約7者)形成，像是氧化鉿、氧化鋯、氧化鋯、氧化鋁鉿、氧化鉿矽、氧化鋁等；或其組合，且可藉由共形的沉積製程(例如選用形成填充材料126之候選方式的其一)來沈積。在一些實施例中，形成襯墊124和填充材料126的材料與第一光罩層58A和第二光罩層58B的一樣，因此上部介電層128的材料以對襯墊124和填充材料126有蝕刻選擇性的材料來做選擇，這可於接下來移除光罩58的製程中保護襯墊124和填充材料126(參照第12A圖)。

在第11A圖、第11B圖和第11C圖中，移除製程被使用來移除光罩58(如果有)或奈米結構55上過多的上部介電層128和犧牲層120的材料。在一些實施例中使用平面化製程如化學機械研磨(CMP)、回蝕製程或其組合等，平面化製程會曝露光罩58或奈米結構55，使得在平面化製程完成後光罩58或奈米結構55、犧牲層120和上部介電層128的上表面分別為共平面(製程變化範圍內)。在闡明的實施例中，光罩58在平面化製程後保留。在其他實施例中，部分或全部的光罩58會在平面化製程中被移除。

在第12A圖、第12B圖和第12C圖中，光罩58被移除且犧牲層120凹陷，使得絕緣鰭130突出到犧牲層120的相鄰部分之上。在光罩58不存在的實施例中，奈米結構55其一的部分可凹陷。凹陷可藉由一種或多種蝕刻製程實現。例子像是光罩58可使用一種可行的蝕刻製程來移除，例如對光罩58有選擇性者(如選擇性地以比對犧牲層120和絕緣鰭130的上部介電層128的材料還快的速率蝕刻光罩58的材料)。犧牲層120可選擇性地使用可行的蝕刻製程達到凹陷，例如選擇性蝕刻犧牲層120者(像是以比對奈米結構55和絕緣鰭130的材料還快的速率選擇性地蝕刻犧牲層120的材料)。凹陷可能會去移除一些奈米結構55。為達闡明的目的，上部介電層128的底部被圖示為與奈米結構55的上部表面齊平，而上部介電層128的底部可在奈米結構55的上部表面之上或之下。

在闡明的實施例中，絕緣鰭130的下部由具低k值的介電材料形成(包含襯墊124和填充材料126)，而其上部(包含上部介電層128)則由具高k值的介電材料形成。應有所認知，其他種類的絕緣鰭130可形成，如具較多或較少層的絕緣鰭130。在各種實施例中，絕緣鰭130可以包含具低k值介電材料的下部和上部；具高k值介質材料的下部和上部；具高k值介電材料的下部和具低k值介電材料的上部；單層的下部和(或)上部；多層的下部和(或)上部等。絕緣鰭130的上部(包含上部介電層128) 可以有一個範圍為約20奈米至約30奈米的高度H1，絕緣鰭130的下部(包含襯墊124和填充材料126)可以有一個範圍為約55奈米至約60奈米的高度H2，而絕緣鰭130的整體高度為範圍約75奈米至約90奈米。

在第13A圖、第13B圖和第13C圖中，在鰭66和(或)奈米結構55、犧牲層120和絕緣鰭130上形成虛擬介電層70。虛擬介電層70可是如氧化矽、氮化矽或其組合等，且可根據可行的技術沉積或熱生長。虛擬閘極層72在虛擬介電層70上形成，而光罩層74在虛擬閘極層72上形成。虛擬閘極層72可沉積在虛擬介電層70上，然後藉由化學機械研磨平面化。光罩層74則可沉積在虛擬閘極層72之上。虛擬閘極層72可是導電或非導電材料，且可從非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物和金屬等種類中選擇。虛擬閘極層72可通過物理氣相沉積(PVD)、化學氣相沈積、濺射沉積或其他技術以沈積所選材料。虛擬閘極層72可由其他材料製成，這些材料對蝕刻淺溝槽隔離區域68有高度的蝕刻選擇性。光罩層74可包含如氮化矽或氮氧化矽等。在這個例子中，一個虛擬閘極層72和一個光罩層74在n型區域50N和p型區域50P中形成。

在第14A圖至第14E圖中，光罩層74(參照第13A圖)可使用可行的光蝕刻和蝕刻技術圖案化以形成光罩78。接著光罩78的圖案化可分別轉移至虛擬閘極層72 和虛擬介電層70，以形成虛擬閘極76和虛擬閘極介電質71。虛擬閘極76包覆鰭66的各通道區域。光罩78的圖案化可物理上用來將每個虛擬閘極76與相鄰的虛擬閘極76分開。虛擬閘極76也可具有與各鰭66的縱向方向基本垂直的縱向方向。

在第15A圖至第15E圖中，未以虛擬閘極介電質71包覆的犧牲層120的部分被移除，以在奈米結構55和絕緣鰭130之間形成第一凹陷121。在隨後的步驟中，第一凹陷121以間隙壁層(參照下面第16A圖至第16D圖)填充，這可減少隨後形成的源極/汲極區域與閘極電極之間的電路短路生成，以致改善裝置功能。第一凹陷121可由一個非均質的蝕刻形成。在一些實施例中，犧牲層120包含矽鍺和一個以非均質乾蝕刻實行的蝕刻劑如使用三氟化氮、四氟化碳、三氟甲烷、六氟化硫、氧氣、溴化氫、氟甲烷、氦氣、甲烷、氨或氟化氫等或其組合。蝕刻時間可持續約300秒至約400秒的範圍。蝕刻電源可提供約400瓦特至約500瓦特的功率範圍，蝕刻的偏壓功率則可在約200瓦特至約300瓦特的範圍。在一些實施例中，於虛擬閘極及虛擬閘極介電層71之下的犧牲層120可能水平過度蝕刻，使得虛擬閘極介電層71以寬度W1約1奈米至約2奈米的範圍延伸超過第一凹陷121，如第15D圖所示。這在隨後形成間隙壁層時可能有用，以便在於後形成的源極/汲極區域和閘極電極之間形成較厚的屏障，從而減少電路短路。

在第16A圖至第16E圖中，一個或多個間隙壁層如第一間隙壁層80和第二間隙壁層82分別於第15A圖至第15D圖中闡明的結構上形成。第一間隙壁層80和第二間係壁層82隨後將被圖案化以作為間隙壁，用來形成自對準的源極/汲極區域，並在隨後的處理製程中保護鰭66和(或)奈米結構55的側壁，並且也在隨後形成的源極/汲極區域和閘極電極之間形成較厚的屏障，從而可減少電路短路。在第16A圖至第16D圖中，第一間隙壁層80的形成在淺溝槽隔離區域68的上部表面；鰭66、奈米結構55、絕緣鰭130和光罩78的上部表面和側壁；以及虛擬閘極76和虛擬閘極介電質71的側壁。第二間隙壁層82則沉積在第一間隙壁層80上。第一間隙壁層80可由氧化矽、氮化矽、氮氧化矽等組成，使用的技術為如熱氧化以及以化學氣相沈積或原子層沉積等來沉積。第二間隙壁層82則可由與第一間隙壁層80不同蝕刻速率的材料如氧化矽、氮化矽或氮氧化矽等來形成，並且可由化學氣相沈積或原子層沉積等來沉積。

根據一些實施例，第一間隙壁層80和第二間隙壁層82填充了奈米結構55和絕緣鰭130之間的第一凹陷121，如第16C圖和第16D圖所示，這可為隨後形成的源極/汲極區域和閘極電極之間提供更強的絕緣屏障，並減少它們之間的電路短路的形成，從而改善裝置功能。

在第一間隙壁層80形成之後及第二間隙壁層82形成之前，可實行輕微摻雜源極/汲極(lightly doped source/drain,LDD)區域(未另外圖示)的注入。在具有不同裝置種類的實施例中，類似於上述第5A圖、第5B圖和第5C圖中所討論的注入，一種光罩如光阻劑可在n型區域50N上形成，且同時曝露出p型區域50P，而適當種類(例如p型)的雜質可在p型區域50P中注入至曝露出的鰭66和奈米結構55中，光罩就可接著移除。隨後一種光罩如光阻劑可在p型區域50P上形成，且同時曝露出n型區域50N，而適當種類(例如n型)的雜質可在n型區域50N中注入至曝露出的鰭66和奈米結構55中，光罩就可接著移除。n型雜質可是之前討論過的任何n型雜質，而p型雜質可是之前討論的任何p型雜質。輕微摻雜的源極/汲極區域可具有雜質為每立方平方約1x1015原子至約1x1019原子的濃度範圍。退火可用於修補注入的損傷並活化注入的雜質。

在第17A圖至第17E圖中，第一間隙壁層80和第二間隙壁層82被蝕刻以形成第一間隙壁81和第二間隙壁83。如下文將詳細討論，第一間隙壁81和第二間隙壁83用來自準隨後形成的源極/汲極區域。第一間隙壁層80和第二間隙壁層82的蝕刻可使用適合的蝕刻製程蝕刻，例如一個均質的蝕刻製程(如濕蝕刻製程)或一個非均質的蝕刻製程(如乾蝕刻製程)等。在一些實施例中，第二間隙壁層82的材料的蝕刻速率與第一間隙壁層80的材料不同，因此第一間隙壁層80在圖案化第二間隙壁層82時可充當蝕刻停止層，使得第二間隙壁層82可作為圖案化第一間隙壁層80時的一種光罩。例如第二間隙壁層82可使用非均質蝕刻製程蝕刻，其中第一間隙壁層80作為蝕刻停止層，而其中的第二間隙壁層82的剩餘部分形成第二間隙壁83，如第17B圖所示。在此之後，第二間隙壁83作為蝕刻第一間隙壁層80的暴露部分的光罩，從而形成第17B圖中所示的第一間隙壁81。第一間隙壁81和第二間隙壁83在第17B圖、第17D圖及之後的圖中以單個元件顯示，以達闡明的目的。

如第17C圖至第17E圖所示，第一間隙壁層80和第二間隙壁層82的剩餘部分沈積在鰭66和(或)奈米結構55的側壁以及絕緣鰭130的側壁上。如第17C和17D圖所示，部分的第一間隙壁層80和第二間隙壁層82沈積在絕緣鰭130、奈米結構55(如第17D中闡明的第一奈米結構52A)和位於虛擬閘極76下的犧牲層120的剩餘部分之間。

需要注意的是，上述的揭露描述通常形成間隙壁和輕微摻雜源極/汲極區域的一個製程。其他製程和順序也可被使用，例如可使用更少或額外的間隙壁、不同的順序步驟(像是第一間隙壁81可能在第二間隙壁層82沈積之前圖案化)、形成和移除額外的間隙壁，和(或)其他類似等。此外n型和p型裝置可使用不同的結構和步驟形成。

在第18A圖至第18E圖中，據一些實施例，第二凹陷86在鰭66、奈米結構55和基板50中形成。磊晶源極/汲極區域92隨後將在第二凹陷86中形成。第二凹陷 86可延伸至第一奈米結構52和第二奈米結構54，並至基板50內。如第18C圖所示，淺溝槽隔離區域68的上部表面可與第二凹陷86的下部表面齊平。在各種實施例中，鰭66可被蝕刻，使第二凹陷86的下部表面沈積在淺溝槽隔離區域68的上部表面之下；或類似者。第二凹陷86可通過使用非均質的蝕刻製程如反應性離子蝕刻或中性離子束蝕刻等來蝕刻鰭66、奈米結構55和基板50以形成。第一間隙壁81、第二間隙壁83和光罩78可在用以形成第二凹陷86的蝕刻製程中罩住部分鰭66、奈米結構55和基板50。一個或多個蝕刻製程可用來蝕刻奈米結構55的每一層和(或)鰭66。定時的蝕刻製程可用於在第二凹陷86達到預期深度後停止第二凹陷86的蝕刻。

在第19A圖至第19E圖中，被第二凹陷86曝露且由第一半導體材料(例如第一奈米結構52)形成的多層堆疊體64的層的側壁部分被蝕刻，以形成在n型區域50N中的側壁凹陷88，而被第二凹陷86曝露且由第二半導體材料(例如第二奈米結構54)形成的多層堆疊體64的層的側壁部分被蝕刻，以形成在p型區域50P中的側壁凹陷88。雖然在側壁凹陷88中的第一奈米結構52和第二奈米結構54的側壁於第19B圖中被闡明為直的，但側壁可為凹面或凸面。側壁可使用均質的蝕刻製程蝕刻，如濕蝕刻等。p型區域50P可被光罩(未圖示)保護，然而對第一半導體材料有選擇性的蝕刻劑被使用來蝕刻第一奈米結構52，使得相比於在n型區域50N中的第一奈米結構52，第二奈米結構54和基板50相對來說保持未蝕刻。同樣的，n型區域50N可被光罩(未圖示)保護，然而對第二半導體材料有選擇性的蝕刻劑被使用來蝕刻第二奈米結構54，使得相比於在p型區域50P中的第二奈米結構54，第一奈米結構52和基板50相對來說保持未蝕刻。在第一奈米結構52含如矽鍺及第二奈米結構54含如矽或碳化矽的一個實施例中，一個有四甲基氫氧化氫(tetramethylammonium hydroxide,TMAH)、氫氧化銨(ammonium hydroxide,NH4OH)或類似者的乾蝕刻製程可用於在n型區域50N中蝕刻第一奈米結構52的側壁，而一個有氟化氫、其他基於氟的蝕刻劑或類似者的乾蝕刻製程可用於在p型區域50P中蝕刻第二奈米結構54的側壁。

在第20A圖至第20E圖中，內間隙壁層89在第19A圖至第19E圖中所示的結構上形成，且隨後將被用於形成第一內間隙壁90(參照第21A圖至第21E圖)，以用作之後形成的源極/汲極區域與閘極結構之間的隔離用。內間隙壁層89可沉積在多個奈米結構或奈米片上，例如第一奈米結構52和第二奈米結構54中成對的多層堆疊體64。如下文將詳細討論細節，源極/汲極區域將在第二凹陷86中形成，而n型區域50N中的第一奈米結構52和p型區域50P中的第二奈米結構54將被對應的閘極結構所取代。

內間隙壁層89可由共形的沉積製程沉積，如化學氣相沈積或原子層沉積等。內間隙壁層89可包含氮化矽、矽氧三丁二氮、矽碳氮化物(SiCN)或矽氧碳酸酯(SiOCN)等的材料，雖然任何適合的材料，像是有k值小於約3.5的低介質常數(低k值)的材料就可被使用。

接下來在第21A至21E圖中，內間隙壁層89被蝕刻以形成第一內間隙壁90。在一些實施例中，蝕刻由濕蝕刻製程來實行，例如氟化氫、過氧化氫加水加鹽酸、過氧化氫加水加氟化氫、過氧化氫加氨、高溫過氧化硫混合物(硫酸加過氧化氫)或硫酸加過氧化氫加水等，或其組合。在一些實施例中，蝕刻由乾蝕刻製程來實行，例如四氟化碳、氧氣、氬氣、三氟化氮、氟甲烷或三氟甲烷等，或其組合。乾蝕刻製程可隨後進行濕清潔。然後任何適合的蝕刻製程或蝕刻劑都可使用。在其他實施例中，內間隙壁層可由非均質的蝕刻製程蝕刻，例如反應性離子蝕刻或中性離子束蝕刻等。雖然第一內間隙壁90的外側壁被圖示為被第二奈米結構54的側壁給淹沒，但第一內間隙壁90的外側壁可延伸至第二奈米結構54的側壁之外或凹陷，且外側壁可是平的、凹的、凸的或其他非線性的。

蝕刻之後第一內間隙壁90可具有沿截面B-B'測量之第一厚度T1，範圍為約3.5奈米至約5.5奈米，這可有利於從隨後形成的閘極電極(參照下面第29A圖至第29C圖)中絕緣隨後形成的源極/汲極區域(參照下面第24B圖至第24E圖)。小於約3.5奈米的第一厚度T1可能是不利的，因為它可導致隨後形成的源極/汲極區域與隨後形成的閘極電極之間形成電路短路。大於約5.5奈米的第一厚度T1可能是不利的，因為它可減少隨後形成之源極/汲極區域與隨後形成之閘極電極的臨界尺寸，而降低裝置性能。具第一厚度T1的第一內間隙壁90的側壁可被第一間隙壁層80和第二間隙壁層82包覆，而可有助於減少隨後形成的源極/汲極區域(參照下面第23B圖至第23G圖)與隨後形成的閘極電極之間的電路短路。

此外，雖然第一內間隙壁90的外側壁在第21B圖中被圖示為直的，但第一內間隙壁90的外側壁可是凹的或凸的。例如在第21C圖中的一個實施例，其闡明第一奈米結構52的側壁是凹的、第一內間隙壁90的外側壁是凹的，以及第一內間隙壁在n型區域50N中從第二奈米結構54的側壁凹陷。也被闡明的實施例中，第二奈米結構54的側壁是凹的、第一內間隙壁90的外側壁是凹的，以及第一內間隙壁在p型區域50P中從第一奈米結構52的側壁凹陷。第一內間隙壁90可用於防止後續形成的源極/汲極區域(例如下面第23A圖至第23F圖討論的磊晶源極/汲極區域92)在後續的蝕刻製程如用於閘極結構的蝕刻製程中受到損傷。

在第24A圖至第24E圖中，磊晶區域91可在第二凹陷86的下部表面形成。在一些實施例中，內間隙壁層89形成第一內間隙壁90(參照上面第21A圖至第21F圖)的蝕刻可導致第二凹陷86過度蝕刻至小於預期的深度。磊晶區域91可用於在形成磊晶源極/汲極區域92(參照下面第23A圖至第23F圖)之前填充第二凹陷86過度蝕刻的底部區域。在一些實施例中，磊晶區域91含矽，且可由在第二凹陷86中經溫度範圍約攝氏630度至攝氏約700度間磊晶生長的矽所形成。這可能導致沿著第二凹陷86下部表面的100晶面比第二凹陷86側壁的110晶面更快得生長，也可能導致在第二凹陷86的底部表面形成比第二凹陷86的側壁更厚的矽層。在第二凹陷86的側壁上形成的矽可通過適當的蝕刻製程去除，使在第二凹陷86底部表面剩餘且未摻雜的矽作為磊晶區域91。

在第23A圖至第23F圖中，磊晶源極/汲極區域92在第二凹陷86中形成，例如在磊晶區域91之上。在一些實施例中，磊晶源極/汲極區域92可能會對n型區域50N中的第二奈米結構54和p型區域50P中的第一奈米結構52施加壓力，從而提高表現。如第23B圖所示，磊晶源極/汲極區域92形成於第二凹陷86中，使得每個虛擬閘極76在各自相鄰的成對磊晶源極/汲極區域92之間沈積。在一些實施例中，第一間隙壁81和第二間隙壁83用於從虛擬閘極76中分離磊晶源極/汲極區域92，而第一內間隙壁90用於藉適當的橫向距離從奈米結構55中分離磊晶源極/汲極區域92，使磊晶源極/汲極區域92不與隨後形成之奈米結構場效電晶體的閘極短路。

在n型區域50N如n型金屬氧化物半導體區域裡的磊晶源極/汲極區域92可通過罩住p型區域50P如p型金屬氧化物半導體區域來形成。接著，在n型區域50N中的磊晶源極/汲極區域92於第二凹陷86中磊晶生長成。磊晶源極/汲極區域92可包含任何適用於n型奈米結構場效電晶體的可行材料，例如假設第二奈米結構54是矽，磊晶源極/汲極區域92就可包含對第二奈米結構54施加拉伸應變的材料，如矽、碳化矽、磷摻雜的碳化矽或矽磷等。磊晶源極/汲極區域92可有表面是從相應的奈米結構55的表面提升，且可能有面。

在p型區域50P如p型金屬氧化物半導體區域裡的磊晶源極/汲極區域92可通過罩住n型區域50N如n型金屬氧化物半導體區域來形成。接著，在p型區域50P中的磊晶源極/汲極區域92於第二凹陷86中在磊晶生長成。磊晶源極/汲極區域92可包含任何適用於p型奈米結構場效電晶體的可行材料，例如假設第一奈米結構52是矽鍺，磊晶源極/汲極區域92就可包含對第一奈米結構52施加壓縮應變的材料，如矽鍺、硼摻雜的矽鍺、鍺或鍺錫等。磊晶源極/汲極區域92可有表面是從相應的多層堆積形成之奈米結構55的表面提升，且可能有面。

磊晶源極/汲極區域92、第一奈米結構52、第二奈米結構54和(或)基板50可被注入摻雜劑以形成源極/汲極區域，類似於先前討論的退火前形成輕微摻雜源極/汲極區域的製程。源極/汲極區域的雜質濃度可在每立方公分約1x1019原子至約1x1021原子之間。源極/汲極區域的n型和(或)p型雜質可是之前討論過的任何雜質。在一些實施例中，磊晶源極/汲極區域92在生長時可原位摻雜。

由於在n型區域50N和p型區域50P中形成磊晶源極/汲極區域92之磊晶製程所致，磊晶源極/汲極區域92的上表面有面橫向向外擴展至超越奈米結構55的側壁。在一些實施例中，如第23C圖所示，在磊晶製程完成之後，相鄰的磊晶源極/汲極區域92藉由如絕緣鰭130保持分離。在其他實施例中，磊晶製程可能會繼續，且這些面可造成相鄰的磊晶源極/汲極區域92合併，如第23D圖所示。

磊晶源極/汲極區域92可包含一個或多個半導體材料層。例如磊晶源極/汲極區域92可包含第一半導體材料層92A、第二半導體材料層92B和第三半導體材料層92C。任意數量的半導體材料層可用於磊晶源極/汲極區域92。第一半導體材料層92A、第二半導體材料層92B和第三層半導體材料層92C的每一個都可由不同的半導體材料形成，並可被不同的摻雜劑濃度摻雜。在一些實施例中，第一半導體材料層92A的摻雜劑濃度可小於第二半導體材料層92B且大於第三半導體材料層92C。在磊晶源極/汲極區域92含三個半導體材料層的實施例中，第一半導體材料層92A可被沈積、第二半導體材料層92B可沉積在第一半導體材料層92A上，而第三半導體材料層92C可沉積在第二半導體材料層92B上。

第23E圖的實施例闡明在n型區域50N中的第一奈米結構52的側壁以及在p型區域50P中的第二奈米結構54的側壁為凹的、第一內間隙壁90的外側壁為凹的，以及第一內間隙壁90是分別從第二奈米結構54和第一奈米結構52的側壁凹陷的。如第23E圖所示，磊晶源極/汲極區域92可與第一內間隙壁90接觸形成，並可延伸過n型區域50N中的第二奈米結構54的側壁及p型區域50P中的第一奈米結構52的側壁。

在第24A圖至第24D圖中，第一層間介電質(interlayer dielectric,ILD)96分別沈積在第23A圖至第23C圖和第23F圖中所示的結構上。第一層間介電質96可由介電材料形成，且可通過任何合適的方法沉積，如化學氣相沈積、電漿化學氣相沈積(PECVD)或可流動化學氣相沈積。介電材料可含磷矽酸鹽玻璃(phospho-silicate glass,PSG)、硼矽酸鹽玻璃(boro-silicate glass,BSG)、硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass,BPSG)或無摻雜矽酸鹽玻璃(undoped silicate glass,USG)等，使用任何可行的製程形成的其他絕緣材料都可被使用。在一些實施例中，接觸蝕刻停止層(contact etch stop layer,CESL)94在第一層間介電質96與磊晶源極/汲極區域92之間、光罩層74以及第一間隙壁81與第二間隙壁83之間沈積。接觸蝕刻停止層94可包含介電材料如氮化矽、氧化矽或氮氧化矽等，擁有與其上第一層間介電質96的材料不同的蝕刻速率。

在第25A圖至第25C圖中，一個平面化製程如化學機械研磨可將第一層間介電質96與虛擬閘極76或光罩 78的頂部表面弄平。平面化製程也可移除虛擬閘極76上的光罩78，以及沿著光罩78側壁部分的第一間隙壁81與第二間隙壁83。平面化製程後，虛擬閘極76、第一間隙壁81、第二間隙壁83和第一層間介電質96的頂部表面在製程變化中被齊平。相呼應的，虛擬閘極76的頂部表面從第一層間介電質96曝露出。在一些實施例中，於平面化製程中將第一層間介電質96頂部表面與光罩78、第一間隙壁81和第二間隙壁83頂部表面弄平的情況下，光罩78可保留。

在第26A圖至第26C圖中，虛擬閘極76和光罩層74(如果存在)在一個或多個的蝕刻步驟中被移除，使得第三凹陷98形成，而在第三凹陷98中部分的虛擬閘極介電質71也被移除。在一些實施例中，虛擬閘極76和虛擬閘極介電質71通過非均質的乾蝕刻製程移除，例如蝕刻製程可包含使用反應氣體(們)的一個乾蝕刻製程，其選擇性的以比第一層間介電質96、絕緣鰭130、第一間隙壁81或第二間隙壁83還快的速度蝕刻虛擬閘極76。每個第三凹陷98曝露和(或)覆蓋奈米結構55的部分，以在隨後完成之奈米結構場效電晶體中作為通道區域。作為通道區域用之奈米結構55的部分在相鄰成對的磊晶源極/汲極區域92之間沈積。而在移除時，當虛擬閘極76被蝕刻時，虛擬閘極介電質71可作為蝕刻停止層，虛擬閘極介電質71則可在移除虛擬閘極76後移除。

在第27A圖至第27C圖中，在n型區域50N中的第一奈米結構52和在p型區域50P中的第二奈米結構54被移除以延長第三凹陷98。犧牲層120的剩餘部分也可被移除。第一奈米結構52可通過在p型區域50P上形成光罩(未顯示)並實行一個均質的蝕刻製程如濕蝕刻等來移除，其使用的蝕刻劑對第一奈米結構52和犧牲層120的材料有選擇性，然而第二奈米結構54、基板50、淺溝槽隔離區域68相對來說比起第一奈米結構52保持未被蝕刻。在第一奈米結構52含矽鍺和第二奈米結構54A至54C含矽或碳化矽的實施例中，四甲基氫氧化銨(tetramethylammonium hydroxide,TMAH)或氨水(ammonium hydroxide,NH4OH)等可在n型區域50N中移除第一奈米結構52。

p型區域50P中的第二奈米結構54可通過在n型區域50N上形成之光罩(未顯示)以及均質的蝕刻製程如濕蝕刻等的實行來去除，其使用的蝕刻劑對第二奈米結構54和犧牲層120的材料有選擇性，然而第一奈米結構52、基板50、淺溝槽隔離區域68相對來說比起第二奈米結構54保持未被蝕刻。在第二奈米結構54含矽鍺和第一奈米結構52含矽或碳化矽的實施例中，氟化氫或其他基於氟的蝕刻劑等可在p型區域50P中移除第二奈米結構54。

在其他實施中，在n型區域50N和p型區域50P中的通道區域可同時形成，例如藉由同時在n型區域50N和p型區域50P中移除第一奈米結構52和犧牲層120的剩餘部分，或是藉由同時在n型區域50N和p型區域50P中移除第二奈米結構54和犧牲層120的剩餘部分。在這種實施中，n型奈米片場效電晶體和p型奈米片場效電晶體的通道區域可具有相同的材料組成，如矽或矽鍺等。第32A、32B和32C圖闡明由這種實施例所生之一個結構，即如p型區域50P和n型區域50N的通道區域由第二奈米結構54所提供，且包含矽。

在第28A圖至第28C圖中，為更換閘極，閘極介電層100和閘極電極102形成。閘極介電層100共形地沉積在第三凹陷98。在n型區域50N中，閘極介電層100可在絕緣鰭130的頂部表面和側壁、基板50的頂部表面和側壁，以及第二奈米結構54的頂部表面、側壁和底部表面上形成。而在p型區域50P中，閘極介電層100可在絕緣鰭130的頂部表面和側壁、基板50的頂部表面和側壁，以及第一奈米結構52的頂部表面、側壁和底部表面上形成。閘極介電層100也可在第一層間介電質96、接觸蝕刻停止層94、第一間隙壁81、第二間隙壁83和淺溝槽隔離區域68的頂部表面沈積。

根據一些實施例，閘極介電層100由一個或多個介電層形成，如氧化物或金屬氧化物等，或其組合，例如在一些實施例中，閘極介電質可包含一個氧化矽層和在氧化矽層上的金屬氧化物層。在一些實施例中，閘極介電層100包含具高k值的介電材料，實施例裡的閘極介電層100的k值可大於約7.0，並且可包含金屬氧化物或含鉿、鋁、鋯、鑭、錳、鋇、鈦和鉛的矽酸鹽，及其組合。閘極介電層100的結構在n型區域50N和p型區域50P中可能相同或不同。閘極介電層100的形成方法可包含分子束沉積(MBD)、原子層沉積和電漿化學氣相沈積等。

閘極電極102分別在閘極介電層100上沈積和在第三凹陷98的剩餘部分填充。閘極電極102可包含含金屬材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合或具多層。例如雖然單層閘極電極102在第28A圖至第28C圖中被闡明，閘極電極102可包含任意數量的襯墊層、任意數量的工作功能調節層和填充材料。構成閘極電極102的任何層的組合可在n型區域50N中於相鄰的第二奈米結構54之間和第二奈米結構54A與基板50之間沈積，且可在p型區域50P中於相鄰的第一奈米結構52之間沈積。

在n型區域50N和p型區域50P中，閘極介電層100的形成可同時發生，使每個區域的閘極介電層100由相同的材料形成，而且閘極電極102的形成可同時發生，使每個區域的閘極電極102由相同的材料形成。在一些實施例中，每個區域的閘極介電層100可由不同的製程形成，使得閘極介電層100可能是不同的材料和(或)具有不同數量的層，且(或)每個區域的閘極電極102可由不同的製程形成，使得閘極電極102可能是不同的材料和(或)具有不同數量的層。使用不同製程時，可使用各種的光罩步驟以掩蔽和曝露適當的區域。

填充第三凹陷98後，可實行平面化製程如化學機械研磨以移除閘極介電層100的多餘部分以及閘極電極102的材料，其中多餘的部分位於第一層間介電質96的頂部表面。然後，一個凹陷製程(如回蝕)可用來實行以從絕緣鰭130的頂部表面凹陷閘極電極102的頂部表面。閘極電極102的材料和閘極介電層100的剩餘部分因此形成接下來的奈米場效電晶體的替換閘極結構。閘極電極102和閘極介電層100可統稱為「閘極結構」。

在第29A圖至第29D圖中，閘極結構(包含閘極介電層100和相應的其上的閘極電極102)被凹陷，使得凹陷直接在閘極結構上和第一間隙壁81和第二間隙壁83的對立部分之間形成。閘極光罩104包含一層或多層填充在凹陷中的介電材料，如氮化矽或氧化矽等，接續的平面化製程移除延伸至第一層間介電質96的介電材料的過多部分。隨後形成的閘極接觸114(如下面討論參照的第31A圖和第31B圖)穿過閘極光罩104以接觸凹陷的閘極電極102的頂部表面。

如進一步闡明的第29A圖至第29D圖，第二層間介電質106沉積在第一層間介電質96和閘極光罩104之上。在一些實施例中，第二層間介電質106是一個可流動的薄片，由可流動化學氣相沈積形成。在一些實施例中，第二層間介電質106由介電材料如磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃或無摻雜矽酸鹽玻璃等組成，並且可通過任何合適的方法如化學氣相沈積或電漿化學氣相沈積等沉積。

在第30A圖至第30D圖中，第二層間介電質106、第一層間介電質96、接觸蝕刻停止層94和閘極光罩104被蝕刻以形成曝露出磊晶源極/汲極區域92和(或)閘極結構表面的第三凹陷108。第三凹陷108可通過使用非均質的蝕刻製程如反應性離子蝕刻或中性離子束蝕刻等蝕刻形成。在一些實施例中，第三凹陷108可使用第一蝕刻製程通過第二層間介電質106和第一層間介電質96被蝕刻；可使用第二蝕刻製程通過閘極光罩104被蝕刻；而且可使用第三蝕刻製程通過接觸蝕刻停止層94被蝕刻。一個光罩如光阻劑可在第二層間介電質106上形成和圖案化，以從第一蝕刻製程和第二蝕刻製程罩住第二層間介電質106的部分。在一些實施例中，蝕刻製程可能會過度蝕刻，因而第三凹陷108伸展至磊晶源極/汲極區域92和(或)閘極結構，且第三凹陷108的底部可與磊晶源極/汲極區域92和(或)閘極結構齊平(如在同一水平，或有相同從基板的距離)或較低(如更接近基板)。雖然第30B圖闡明第三凹陷108曝露了在同一截面的磊晶源極/汲極區域92和閘極結構，但在各種實施例中，磊晶源極/汲極區域92和閘極結構可能會在不同的截面中被曝露，從而減少隨後形成的接觸的短路風險。第三凹陷108形成之後，矽化物區域110在磊晶源極/汲極區92上形成。在一些實施例中，矽化物區域110首先通過沉積一個能與其下磊晶源極/汲極區域92(如矽、矽鍺、鍺)的半導體材料反應生成矽化物或鍺區域的金屬(未顯示)來形成，例如在磊晶源極/汲極區域92的曝露部分上的鎳、鈷、鈦、鉭、鉑、鎢、其他貴重金屬、其他耐火金屬、稀土金屬或其合金，然後實行退火製程以形成矽化物區域110。未反應的沉積金屬部分接著被移除，例如藉由蝕刻製程。雖然矽化物區域110被稱為矽化物區域，但矽化物區域110也可能是鍺區域或矽鍺區域(例如含矽和鍺的區域)。在一個實施例中，矽化物區域110由鈦矽形成，厚度在約2奈米至約10奈米之間。

接著在第31A圖至第31D圖中，接觸112和114(也可稱為接觸插塞)在第三凹陷108中形成。接觸112和114可各自包含一個或多個層，如屏障層、擴散層和填充材料。例如在一些實施例中，接觸112和114各自包含一個屏障層和導電材料，並電耦合到底層的導電特徵(例如闡明的實施例中的閘極電極102和(或)矽化物區110)。接觸114電耦合至閘極電極102，可稱為閘極接觸，而接觸112電耦合至矽化物區域110，可稱為源極/汲極接觸。屏障層可包含鈦、氮化鈦、鉭或氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁或鎳等。一個平面化製程如化學機械研磨可實行以從第二層間介電質106的表面移除多餘的材料。

根據一些替代的實施例，在第32A圖至第32D圖闡明裝置的截面和平面圖。第32A圖闡明了在第1圖中所示的參考截面A-A'。第32B圖闡明了在第1圖中所示的參考截面B-B'。第32C圖闡明了在第1圖中所示的參考截面C-C'。第32D圖闡明了在第31D圖中所示的一個平面圖。在第32A圖至第32D圖中，以相似製程形成的相似元件被用與第31A圖至第31D圖中的結構相似的編號指稱。然而在第32A圖至第32D圖中，n型區域50N和p型區域50P的通道區域包含相同的材料。例如含矽的第二奈米結構54在p型區域50P中為p型奈米片場效電晶體提供通道區域，以及在n型區域50N中為n型奈米片場效電晶體提供通道區域。第32A圖至第32D圖中的結構可由例如同時從p型區域50P和n型區域50N中移除第一奈米結構52來形成；在p型區域50P中第二奈米結構54的周圍沉積閘極介電層100和閘極電極102P(如適用於p型奈米片場效電晶體的閘極電極)；以及在n型區域50N中第二奈米結構54的周圍沉積閘極介電層100和閘極電極102N(如適用於n型奈米片場效電晶體的閘極電極)。在此類實施例中，磊晶源極/汲極區域92的材料可如上述解釋的在n型區域50N中與在p型區域50P中可能不同。

實施例可實現優勢。例如在形成間隙壁層之前，通過去除與一奈米結構堆疊體相鄰的犧牲層之部分，可減少源極/汲極區域和閘極電極之間的電路短路形成。間隙壁層的一部分被填充到凹陷中，因而可在隨後形成的源極/汲極區域和閘極電極之間提供更強的屏障以減少電路短路，從而改善裝置功能。

根據一個實施例，一種形成半導體裝置的方法，包括：形成犧牲層於第一奈米結構堆疊體和隔離區域之上，第一奈米結構堆疊體包含交替的複數個第一奈米結構和複數個第二奈米結構，第一奈米結構是第一半導體材料，第二奈米結構是第二半導體材料；形成虛擬閘極結構於第一奈米結構堆疊體和犧牲層的第一部分之上；移除犧牲層的第二部分以曝露鄰近於虛擬閘極結構的第一奈米結構堆疊體的側壁；形成間隙壁層於虛擬閘極結構之上，間隙壁層的第一部分實體接觸第一奈米結構堆疊體的側壁；通過第一奈米結構堆疊體形成第一源極/汲極凹陷，第一奈米結構和第二奈米結構的複數個側壁在第一源極/汲極凹陷中曝露；以及形成第一源極/汲極區域於第一源極/汲極凹陷中，第一源極/汲極區域實體接觸間隙壁層的第一部分。在實施例中，進一步包括：形成第一源極/汲極凹陷之後，橫向凹陷第一奈米結構和第二奈米結構其中一者的複數個側壁，以形成複數個凹陷奈米結構；以及形成複數個內間隙壁，每個內間隙壁實體接觸各自的凹陷奈米結構的各自第一側壁。在實施例中，其中間隙壁層的第一部分包覆內間隙壁的內間隙壁。在實施例中，進一步包括：形成層間介電質於虛擬閘極結構、第一源極/汲極區域和間隙壁層的第一部分之上；以及移除虛擬閘極結構。在實施例中，進一步包括：移除凹陷奈米結構和犧牲層的剩餘部分；以及形成替換閘極結構於第一奈米結構堆疊體之上，替換閘極結構介於第一奈米結構堆疊體的複數個剩餘奈米結構之間，替換閘極結構包覆間隙壁層的第一部分的側壁。在實施例中，其中替換閘極結構包含閘極電極和閘極介電質，閘極介電質實體接觸間隙壁層的第一部分。

根據另一個實施例，一種形成半導體裝置的方法，包括：形成多層堆疊體於半導體基板之上；圖案化多層堆疊體以形成奈米結構堆疊體，奈米結構堆疊體包含交替的複數個第一奈米結構和複數個第二奈米結構，第一奈米結構是第一半導體材料，第二奈米結構是第二半導體材料；形成犧牲層，沿著奈米結構堆疊體的複數個側壁；形成虛擬閘極結構於奈米結構堆疊體和犧牲層之上；移除犧牲層的部分以形成與奈米結構堆疊體相鄰的第一凹陷，犧牲層的剩餘部分則包覆於虛擬閘極結構中；形成間隙壁層於虛擬閘極結構之上，間隙壁層的第一部分填充於第一凹陷；形成第二凹陷於多層堆疊體中，第二凹陷與虛擬閘極結構相鄰；形成源極/汲極區域於第二凹陷中，源極/汲極區域實體接觸間隙壁層的第一部分；移除虛擬閘極結構以形成第三凹陷；移除第一奈米結構和第二奈米結構其中一者和至少犧牲層的剩餘部分的部分；以及形成閘極結構於第三凹陷中。在實施例中，其中犧牲層包含矽鍺。在實施例中，進一步包括：橫向凹陷第一奈米結構和第二奈米結構其中一者的複數個側壁以形成複數個凹陷奈米結構，側壁與第二凹陷相鄰；以及形成各自與凹陷奈米結構相鄰的複數個內間隙壁，各自的內間隙壁的各自複數個第一側壁被間隙壁層的第一部分所包覆。在實施例中，其中間隙壁層包含氧化矽、氮化矽或氮氧化矽。在實施例中，其中間隙壁層的第一部分包含第一間隙壁層和第二間隙壁層，在俯視下第一間隙壁層圍繞第二間隙壁層。在實施例中，其中第一間隙壁層是第一材料，第二間隙壁層是第二材料，第二材料的蝕刻速率與第一材料的蝕刻速率不同。在實施例中，其中第一間隙壁層介於第二間隙壁層和半導體基板之間。在實施例中，其中第二間隙壁層在第一間隙壁層下方延伸。在實施例中，其中移除犧牲層的部分以形成第一凹陷包含過度蝕刻犧牲層，其中在過度蝕刻之後第一凹陷在虛擬閘極結構下方延伸。在實施例中，其中形成閘極結構包含在複數個剩餘奈米結構的複數個曝露表面上形成閘極介電質，其中閘極介電質包覆各自複數個內間隙壁的各自複數個第二側壁和間隙壁層的第一部分的各自複數個第三側壁，每個各自的第二側壁與各自的第三側壁相鄰。

根據又另一個實施例，一種半導體裝置，包括：半導體基板；第一通道區域於半導體基板上，第一通道區域包含第一奈米結構堆疊體；第一閘極堆疊體於第一通道區域上，第一閘極堆疊體包含第一閘極電極和第一閘極介電質；第一源極/汲極區域，第一源極/汲極區域與第一通道區域相鄰；第一內間隙壁，第一內間隙壁介於第一源極/汲極區域的第一側壁和第一閘極介電質之間；以及第一間隙壁，第一間隙壁與第一源極/汲極區域的第二側壁實體接觸，且第一間隙壁包覆第一內間隙壁的側壁。在實施例中，其中第一間隙壁包含第一材料與第二材料，在俯視下第二材料圍繞第一材料，第二材料的蝕刻速率與第一材料的蝕刻速率不同。在實施例中，進一步包括：第一絕緣鰭，第一絕緣鰭與第一通道區域和第一源極/汲極區域相鄰，第一間隙壁介於第一源極/汲極區域和第一絕緣鰭之間。在實施例中，其中第一間隙壁在第一內間隙壁和第一絕緣鰭之間進一步延伸。

前述概述了幾個實施例的特點，以便那些熟練此技藝者可更好地了解目前揭露的部分。熟悉此技藝的人應意識到，他們可隨時利用目前的揭露作為設計或修改其他製程和結構的基礎，以實現相同的目的和(或)實現此處介紹之實施例的相同優勢。精通此技藝的人還應理解到，這種相同的建構不會偏離本揭露的精神和範圍，在不偏離本揭露的精神和範圍下，他們可在此進行各種修改、取代和替換。