KR20220134407A - 트랜지스터 게이트 컨택트 및 이를 형성하는 방법 - Google Patents

트랜지스터 게이트 컨택트 및 이를 형성하는 방법 Download PDF

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KR20220134407A
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gate
source
drain
gate structure
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카이-수안 리
사이-후이 영
치 온 추이
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

일 실시예에서, 디바이스는: 기판의 채널 영역에 인접한 소스/드레인 영역; 소스/드레인 영역 상의 컨택트 에칭 정지 층; 컨택트 에칭 정지 층을 관통하게 연장되고, 소스/드레인 영역에 접속되는 제1 소스/드레인 컨택트; 채널 영역 상의 게이트 구조물; 게이트 구조물에 접속되는 게이트 컨택트; 및 게이트 컨택트 주위의 컨택트 스페이서를 포함하되, 컨택트 스페이서, 게이트 구조물, 컨택트 에칭 정지 층, 및 기판은 집단적으로 게이트 구조물과 제1 소스/드레인 컨택트 사이의 보이드를 정의한다.

Description

트랜지스터 게이트 컨택트 및 이를 형성하는 방법{TRANSISTOR GATE CONTACTS AND METHODS OF FORMING THE SAME}
본 출원은 2021년 3월 26일 출원된 미국 가출원 번호 제63/166,348호에 대한 우선권을 주장하며, 이 미국 가출원은 본원에 참고로 포함된다.
반도체 디바이스는, 예를 들어, 퍼스널 컴퓨터, 셀폰, 디지털 카메라, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션에서 사용된다. 반도체 디바이스는 전형적으로, 반도체 기판 위에 절연 층 또는 유전체 층, 전도성 층, 및 반도체 재료 층을 순차적으로 퇴적하고, 그 위에 회로 컴포넌트 및 요소를 형성하기 위해 리소그래피를 사용하여 다양한 재료 층을 패터닝함으로써 제조된다.
반도체 산업은 최소 피처 사이즈(minimum feature size)를 지속적으로 축소함으로써 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도를 지속적으로 향상시켜, 더 많은 컴포넌트가 주어진 구역에 집적될 수 있도록 한다. 그러나, 최소 피처 사이즈가 축소됨에 따라, 해결해야 할 추가 문제들이 발생한다.
본 개시 내용의 양태는 첨부된 도면과 함께 읽게 되면 다음의 상세한 설명으로부터 최상으로 이해된다. 주목할 것은 본 산업의 표준 관행에 따라 다양한 피처들(features)이 축척대로 도시되는 것은 아니라는 것이다. 실제로, 다양한 피처들의 치수는 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따라 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor)(FinFET)의 일 예를 3 차원 도면(three-dimensional view)으로 도시한 것이다.
도 2 내지 도 31c는 일부 실시예에 따른 FinFET의 중간 제조 스테이지의 도면이다.
도 32는 일부 다른 실시예에 따른 FinFET의 단면도이다.
도 33은 일부 다른 실시예에 따른 FinFET의 평면도이다.
도 34는 일부 다른 실시예에 따른 FinFET의 단면도이다.
도 35는 일부 다른 실시예에 따른 FinFET의 단면도이다.
도 36은 일부 다른 실시예에 따른 FinFET의 평면도이다.
이하의 개시 내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 이하에서는 본 개시 내용을 단순화하기 위해 특정 예의 컴포넌트 및 배열체가 기술된다. 이들은 물론 예시에 불과할 뿐이며 제한하려는 것이 아니다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시 내용은 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이며, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내는 것은 아니다.
또한, "바로 아래", "아래", "하측", "위", "상측" 등과 같은 공간 관련 용어는 본원에서 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 도면에 도시한 바와 같이 기술하기 위한 설명의 편의를 위해 사용될 수 있다. 이들 공간 관련 용어는 도면에 도시된 방향 외에도 사용 중인 또는 동작 중인 디바이스의 다양한 방향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 방향으로 회전될 수 있고), 그에 따라 본원에서 사용되는 공간 관련 서술자가 마찬가지로 해석될 수 있다.
다양한 실시예에 따르면, 트랜지스터용 게이트 스페이서는 트랜지스터의 게이트 구조물에 대한 컨택트를 형성하기 위한 공정 동안 제거된다. 따라서 트랜지스터의 게이트 구조물과 소스/드레인 영역에 대한 컨택트 사이에 에어 갭 또는 보이드가 형성된다. 에어 갭 또는 보이드는 낮은 비유전율을 가지므로, 트랜지스터의 기생 캐패시턴스를 감소시켜 결과적인 FinFET의 성능을 향상시킨다.
도 1은 일부 실시예에 따른 핀 전계 효과 트랜지스터(FinFET)의 일 예를 도시한 것이다. 도 1은 설명을 명확하게 하기 위해 FinFET의 일부 피처를 생략한 3 차원 도면이다. FinFET은 기판(50)(예컨대, 반도체 기판)으로부터 연장되는 핀(52)을 포함하고, 핀(52)은 FinFET에 대한 채널 영역(58)으로서 작용한다. 얕은 트렌치 격리(shallow trench isolation)(STI) 영역과 같은 격리 영역(56)이 인접한 핀(52) 사이에 배치되고, 이 인접한 핀(52)은 인접한 격리 영역(56) 사이에서 상방으로 돌출될 수 있다. 격리 영역(56)이 기판(50)으로부터 분리된 것으로 기술/도시되어 있지만, 본원에서 사용되는 바와 같이, 용어 "기판"은 반도체 기판 단독을 또는 반도체 기판과 격리 영역의 조합을 지칭할 수 있다. 추가적으로, 핀(52)의 하단 부분이 기판(50)과 함께 단일의 연속적인 재료인 것으로 도시되어 있지만, 핀(52)의 하단 부분 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수 있다. 이러한 맥락에서, 핀(52)은 인접한 격리 영역(56) 사이에서 상방으로 연장되는 부분을 지칭한다.
핀(52)의 측벽을 따라 그리고 핀(52)의 상단 표면 위에는 게이트 유전체(112)가 있다. 게이트 유전체(112) 위에는 게이트 전극(114)이 있다. 게이트 유전체(112) 및 게이트 전극(114)에 대해 핀(52)의 양측에는 에피택셜 소스/드레인 영역(88)이 배치된다. 에피택셜 소스/드레인 영역(88)은 다양한 핀(52) 사이에서 공유될 수 있다. 예를 들어, 인접한 에피택셜 소스/드레인 영역(88)은, 예를 들어, 에피택셜 성장에 의해 에피택셜 소스/드레인 영역(88)을 병합하는 것을 통해, 또는 동일한 소스/드레인 컨택트를 사용하여 에피택셜 소스/드레인 영역(88)을 연결하는 것을 통해, 전기적으로 접속될 수 있다.
도 1은 이후의 도면에서 사용되는 기준 단면을 추가로 도시하고 있다. 단면 A-A'는 핀(52)의 종축을 따라 있고, 그리고, 예를 들어, FinFET의 에피택셜 소스/드레인 영역(88) 사이의 전류 흐름 방향으로 있다. 단면 B-B'는 단면 A-A'에 수직이고, 게이트 전극(114)의 종축을 따라 있다. 단면 C-C'는 단면 B-B'와 평행하며, FinFET의 에피택셜 소스/드레인 영역(88)을 통해 연장된다. 후속 도면은 명확성을 위해 이들 기준 단면을 참조한다.
본원에서 논의되는 일부 실시예는 게이트-라스트 공정(gate-last process)을 사용하여 형성된 FinFET의 맥락에서 논의된다. 다른 실시예에서, 게이트 퍼스트 공정(gate-first process)이 사용될 수 있다. 또한, 일부 실시예는 평면 디바이스, 예를 들어, 평면 FET에서 사용되는 양태를 고려하고 있다.
도 2 내지 도 31c는 일부 실시예에 따른 FinFET의 중간 제조 스테이지의 도면이다. 도 2, 도 3, 및 도 4는 도 1과 유사한 3 차원 도면을 나타내는 3 차원 도면이다. 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a, 도 29a, 도 30a, 및 도 31a는 도 1의 기준 단면 A-A'와 유사한 단면을 따라 도시된 단면도이다. 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b, 도 24b, 도 25b, 도 26b, 도 27b, 도 28b, 도 29b, 도 30b, 및 도 31b는 도 1의 기준 단면 B-B'와 유사한 단면을 따라 도시된 단면도이다. 도 5c, 도 6c, 도 7c, 도 8c, 도 9c, 도 10c, 도 11c, 도 12c, 도 13c, 도 14c, 도 15c, 도 16c, 도 17c, 도 18c, 도 19c, 도 20c, 도 21c, 도 22c, 도 23c, 도 24c, 도 25c, 도 26c, 도 27c, 도 28c, 도 29c, 도 30c, 및 도 31c는 도 1의 기준 단면 C-C'와 유사한 단면을 따라 도시된 단면도이다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예컨대, p 타입 또는 n 타입 불순물로) 도핑될 수 있거나 도핑되지 않을 수 있는, 벌크 반도체와 같은 반도체 기판, 또는 반도체 온 절연체(semiconductor-on-insulator)(SOI) 기판 등일 수 있다. 기판(50)은 웨이퍼, 예를 들어, 실리콘 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 반도체 재료의 층이다. 절연체 층은, 예를 들어, 매립 산화물(buried oxide)(BOX) 층, 또는 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 전형적으로 실리콘 또는 글래스 기판 상에 제공된다. 다른 기판, 예컨대, 다중 층 또는 구배 기판(a multi-layered or gradient substrate)이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합 등을 포함할 수 있다.
기판(50)은 n 타입 영역(50N) 및 p 타입 영역(50P)을 가진다. n 타입 영역(50N)은 NMOS 트랜지스터와 같은 n 타입 디바이스, 예컨대, n 타입 FinFET를 형성하기 위한 것일 수 있으며, p 타입 영역(50P)은 PMOS 트랜지스터와 같은 p 타입 디바이스, 예컨대, p 타입 FinFET를 형성하기 위한 것일 수 있다. n 타입 영역(50N)은 p 타입 영역(50P)으로부터 물리적으로 분리(별도로 도시되지 않음)될 수 있고, 임의의 수의 디바이스 피처(예컨대, 다른 능동 디바이스, 도핑된 영역, 격리 구조물 등)가 n 타입 영역(50N)과 p 타입 영역(50P) 사이에 배치될 수 있다. 하나의 n 타입 영역(50N) 및 하나의 p 타입 영역(50P)이 도시되어 있지만, 임의의 수의 n 타입 영역(50N) 및 p 타입 영역(50P)이 제공될 수 있다.
핀(52)은 기판(50) 내에 형성된다. 핀(52)은 반도체 스트립이다. 핀(52)은 기판(50) 내에 트렌치를 에칭함으로써 기판(50) 내에 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭 공정은 이방성일 수 있다.
핀(52)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(52)은 이중 패터닝(double-patterning) 또는 다중 패터닝(multi-patterning) 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 및 자체 정렬 공정을 결합하여, 예를 들어, 그 외 단일 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고, 포토리소그래피 공정을 사용하여 패터닝된다. 패터닝된 희생 층 옆에는 스페이서가 자체 정렬 공정을 사용하여 형성된다. 희생 층은 그 후 제거되고, 남아 있는 스페이서는 그 후 핀(52)을 패터닝하는 마스크로서 사용될 수 있다. 일부 실시예에서, 마스크(또는 다른 층)는 핀(52) 상에 남아 있을 수 있다.
STI 영역(56)은 기판(50) 위에 그리고 인접한 핀(52) 사이에 형성된다. STI 영역(56)은 핀(52)의 상측부가 인접한 STI 영역(56) 사이에서 돌출되도록 핀(52)의 하측부 주위에 배치된다. 즉, 핀(52)의 상측부는 STI 영역(56)의 상단 표면 위로 연장된다. STI 영역(56)은 인접한 디바이스의 피처들을 분리시킨다.
STI 영역(56)은 임의의 적합한 방법에 의해 형성될 수 있다. 예를 들어, 절연 재료가 기판(50) 위에 그리고 인접한 핀(52) 사이에 형성될 수 있다. 절연 재료는 실리콘 산화물과 같은 산화물, 실리콘 질화물 등과 같은 질화물, 또는 이들의 조합일 수 있으며, 이는 고밀도 플라즈마 CVD (HDP-CVD), 유동성 CVD (FCVD) 등, 또는 이들의 조합과 같은 화학 증기 퇴적(chemical vapor deposition) 공정에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 절연 재료는 FCVD에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면, 어닐링 공정이 수행될 수 있다. STI 영역(56)이 각각 단일 층으로서 도시되어 있지만, 일부 실시예는 다중 층을 이용할 수 있다. 예를 들어, 일부 실시예에서 라이너(별도로 도시되지 않음)가 먼저 기판(50) 및 핀(52)의 표면들을 따라 형성될 수 있다. 그 후, 이전에 설명된 것과 같은 절연 재료가 라이너 위에 형성될 수 있다. 일 실시예에서, 절연 재료는 과잉 절연 재료가 핀(52)을 덮도록 형성된다. 그 후 핀(52) 위의 과잉 절연 재료를 제거하기 위해 절연 재료에 대해 제거 공정이 적용된다. 일부 실시예에서, 화학 기계적 연마(CMP), 에치백 공정, 또는 이들의 조합 등과 같은 평탄화 공정이 이용될 수 있다. 마스크가 핀(52) 상에 남아 있는 실시예에서, 평탄화 공정은 마스크를 노출시키거나 마스크를 제거할 수 있다. 평탄화 공정 후, 절연 재료 및 마스크(존재하는 경우) 또는 핀(52)의 상단 표면들은 (공정 변동 내에서) 동일 평면 상에 있다. 따라서, 마스크(존재하는 경우) 또는 핀(52)의 상단 표면은 절연 재료를 관통하게 노출된다. 도시된 실시예에서, 핀(52) 상에는 마스크가 남아 있지 않다. 그 다음 절연 재료는 STI 영역들(56)을 형성하도록 리세싱된다. 절연 재료는 핀(52)의 상측부가 절연 재료의 인접한 부분 사이에서 돌출되도록 리세싱된다. 또한, STI 영역(56)의 상단 표면은 도시된 바와 같은 평탄한 표면, 볼록한 표면, 오목한 표면(예를 들어, 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역(56)의 상단 표면은 적절한 에칭에 의해 평탄하고, 볼록하고, 및/또는 오목하게 형성될 수 있다. 절연 재료는 절연 재료의 재료에 대해 선택적인 공정과 같은(예컨대, 핀(52)의 재료보다 빠른 레이트로 STI 영역(56)의 절연 재료를 선택적으로 에칭하는) 임의의 허용 가능한 에칭 공정을 사용하여 리세싱될 수 있다. 예를 들어, 희석된 불화수소(dHF) 산을 사용하여 산화물 제거를 수행할 수 있다.
전술한 공정은 핀(52) 및 STI 영역(56)이 어떻게 형성될 수 있는지에 대한 일 예일 뿐이다. 일부 실시예에서, 핀(52)은 마스크 및 에피택셜 성장 공정을 사용하여 형성될 수 있다. 예를 들어, 유전체 층은 기판(50)의 상단 표면 위에 형성될 수 있고, 트렌치는 유전체 층을 관통하게 에칭되어 하부의 기판(50)을 노출시킬 수 있다. 에피택셜 구조물은 트렌치 내에서 에피택셜로 성장될 수 있고, 유전체 층은, 에피택셜 구조물이 유전체 층에서 돌출하여 핀(52)을 형성하도록, 리세싱될 수 있다. 에피택셜 구조물이 에피택셜로 성장되는 일부 실시예에서, 에피택셜로 성장된 재료는 성장 동안 인시츄로 도핑될 수 있으며, 이는 사전 및/또는 후속 주입을 배제할 수 있지만, 인시츄 및 주입 도핑이 함께 사용될 수 있다.
또한, p 타입 영역(50P)의 재료와는 상이한 n 타입 영역(50N)의 재료를 에피택셜로 성장시키는 것이 유리할 수 있다. 다양한 실시예에서, 핀(52)의 상측부는 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위 내일 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, 또는 II-VI 화합물 반도체 등으로부터 형성될 수 있다. 예를 들어, III-V 화합물 반도체를 형성하기 위한 이용 가능한 재료는 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 및 갈륨 인화물 등을 포함하지만, 이에 제한되지는 않는다.
또한, 적절한 웰(well)(별도로 도시되지 않음)이 핀(52) 및/또는 기판(50) 내에 형성될 수 있다. 웰은 n 타입 영역(50N) 및 p 타입 영역(50P)의 각각에 차후에 형성될 소스/드레인 영역의 도전성 타입과는 반대되는 도전성 타입을 가질 수 있다. 일부 실시예에서, p 타입 웰은 n 타입 영역(50N) 내에 형성되고, n 타입 웰은 p 타입 영역(50P) 내에 형성된다. 일부 실시예에서, p 타입 웰 또는 n 타입 웰은 n 타입 영역(50N) 및 p 타입 영역(50P) 모두의 영역 내에 형성된다.
상이한 웰 타입을 갖는 실시예에서, n 타입 영역(50N) 및 p 타입 영역(50P)에 대한 상이한 주입 단계들은 포토레지스트와 같은 마스크(별도로 도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 n 타입 영역(50N)에서 핀(52) 및 STI 영역(56) 위에 형성될 수 있다. 포토레지스트는 p 타입 영역(50P)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기법을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p 타입 영역(50P)에서 n 타입 불순물 주입이 수행되고, 포토레지스트는 n 타입 영역(50N) 내로 n 타입 불순물이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n 타입 불순물은 그 영역에서 약 1013 cm-3 내지 약 1014 cm-3의 범위의 농도로 주입되는 인, 비소, 또는 안티몬 등일 수 있다. 주입 후, 포토레지스트는, 예를 들어, 임의의 허용 가능한 애싱 공정에 의해 제거된다.
p 타입 영역(50P)의 주입 후 또는 주입 전에, 포토레지스트와 같은 마스크(별도로 도시되지 않음)는 p 타입 영역(50P)에서 핀(52) 및 STI 영역(56) 위에 형성된다. 포토레지스트는 n 타입 영역(50N)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기법을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n 타입 영역(50N)에서 p 타입 불순물 주입이 수행될 수 있고, 포토레지스트는 p 타입 영역(50P) 내로 p 타입 불순물이 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p 타입 불순물은 그 영역에서 약 1013 cm-3 내지 약 1014 cm-3의 범위의 농도로 주입되는 붕소, 붕소 불화물, 또는 인듐 등일 수 있다. 주입 후, 포토레지스트는, 예를 들어, 임의의 허용 가능한 애싱 공정에 의해 제거된다.
n 타입 영역(50N) 및 p 타입 영역(50P)의 주입 후, 주입 손상을 복구하고, 주입된 p 타입 및/또는 n 타입 불순물을 활성화하기 위해 어닐링을 수행할 수 있다. 에피택셜 구조물이 핀(52)용으로 에피택셜로 성장되는 일부 실시예에서, 성장된 재료는 성장 동안 인시츄로 도핑될 수 있고, 이는 사전 및/또는 후속 주입을 배제할 수 있지만, 인시츄 및 주입 도핑이 함께 사용될 수 있다.
도 3에서, 더미 유전체 층(62)이 핀(52) 상에 형성된다. 더미 유전체 층(62)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등과 같은 유전체 재료로 형성될 수 있고, 이는 허용 가능한 기법에 따라 퇴적되거나 열적으로 성장될 수 있다. 더미 유전체 층(62) 위에는 더미 게이트 층(64)이 형성되고, 더미 게이트 층(64) 위에는 마스크 층(66)이 형성된다. 더미 게이트 층(64)은 더미 유전체 층(62) 위에 퇴적된 다음, 예를 들어 CMP에 의해 평탄화될 수 있다. 마스크 층(66)은 더미 게이트 층(64) 위에 퇴적될 수 있다. 더미 게이트 층(64)은 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(poly-SiGe), 금속, 금속성 질화물, 금속성 실리사이드, 또는 금속성 산화물 등과 같은 도전성 또는 비 도전성 재료로 형성될 수 있으며, 이는 물리 증기 퇴적(PVD), 또는 CVD 등에 의해 퇴적될 수 있다. 더미 게이트 층(64)은 절연 재료, 예컨대, STI 영역(56) 및/또는 더미 유전체 층(62)의 에칭에 비해 높은 에칭 선택비를 갖는 재료(들)로 형성될 수 있다. 마스크 층(66)은 실리콘 질화물, 또는 실리콘 산질화물 등과 같은 유전체 재료로 형성될 수 있다. 이 예에서, 단일 더미 게이트 층(64) 및 단일 마스크 층(66)은 n 타입 영역(50N) 및 p 타입 영역(50P)에 걸쳐 형성된다. 도시된 실시예에서, 더미 유전체 층(62)은 핀(52) 및 STI 영역(56)을 덮고, 그에 따라 더미 유전체 층(62)은 STI 영역(56) 위에 그리고 더미 게이트 층(64)과 STI 영역(56) 사이에 연장된다. 다른 실시예에서, 더미 유전체 층(62)은 핀(52)만을 덮는다.
도 4에서, 마스크 층(66)은 마스크(76)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기법을 사용하여 패터닝된다. 그 후 마스크(76)의 패턴은 더미 게이트(74)를 형성하기 위해 임의의 허용 가능한 에칭 기법에 의해 더미 게이트 층(64)에 전사된다. 마스크(76)의 패턴은 더미 유전체(72)를 형성하기 위해 임의의 허용 가능한 에칭 기법에 의해 더미 유전체 층(62)에 선택적으로 또한 전사될 수 있다. 더미 게이트(74)는 핀(52)의 제각기의 채널 영역(58)을 덮는다. 마스크(76)의 패턴은 인접한 더미 게이트(74)를 물리적으로 분리하는 데 사용될 수 있다. 더미 게이트(74)는 또한 핀(52)의 길이 방향에 대해 (공정 변동 내에서) 실질적으로 수직인 길이 방향을 가질 수 있다. 마스크(76)는 더미 게이트(74)의 패터닝 동안 제거될 수 있거나, 후속 공정 동안 제거될 수 있다.
도 5a 내지 도 31c는 실시예 디바이스의 다양한 추가적인 제조 단계를 도시하고 있다. 도 5a 내지 도 31c는 n 타입 영역(50N) 및 p 타입 영역(50P) 중 어느 하나 내의 피처를 도시한다. 예를 들어, 도시된 구조물은 n 타입 영역(50N) 및 p 타입 영역(50P) 모두에 적용될 수 있다. n 타입 영역(50N) 및 p 타입 영역(50P)의 구조물들의 차이(존재하는 경우)는 각 도면과 동반되는 텍스트에 기술되고 있다.
도 5a 내지 도 5c에서, 게이트 스페이서(82)가 핀(52) 위에서, 마스크(76)(존재하는 경우), 더미 게이트(74), 및 더미 유전체(72)의 노출된 측벽 상에 형성된다. 게이트 스페이서(82)는 하나 이상의 유전체 재료(들)를 컨포멀하게 퇴적하고 차후에 그 유전체 재료(들)를 에칭함으로써 형성될 수 있다. 허용 가능한 유전체 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 산탄질화물 등을 포함할 수 있으며, 이는 화학 증기 퇴적(CVD), 플라즈마 강화 화학 증기 퇴적(PECVD), 원자 층 퇴적(ALD), 또는 플라즈마 강화 원자 층 퇴적(PEALD) 등과 같은 컨포멀 퇴적 공정에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료가 사용될 수 있다. 유전체 재료(들)를 패터닝하기 위해 건식 에칭, 습식 에칭 등 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정이 수행될 수 있다. 이러한 에칭은 이방성일 수 있다. 유전체 재료(들)는, 에칭될 때, 더미 게이트(74)의 측벽 상에 남겨진(이에 따라 게이트 스페이서(82)를 형성하는) 부분을 가진다. 더 상세히 후술될 바와 같이, 일부 실시예에서, 게이트 스페이서(82)를 형성하는 데 사용되는 에칭은, 에칭될 때, 유전체 재료(들)가 또한 핀(52)의 측벽에 남겨진(이에 따라 핀 스페이서(84)를 형성하는) 부분을 갖도록 조절된다. 에칭 후, 핀 스페이서(84)(존재하는 경우) 및 게이트 스페이서(82)는 (도시된 바와 같은) 직선 측벽을 가질 수 있거나 곡선 측벽(별도로 도시되지 않음)을 가질 수 있다.
또한, 저농도로 도핑된 소스/드레인(LDD) 영역(별도로 도시되지 않음)을 형성하기 위해 주입이 수행될 수 있다. 상이한 디바이스 타입을 갖는 실시예에서, 전술한 웰에 대한 주입과 유사하게, 포토레지스트와 같은 마스크(별도로 도시되지 않음)가 p 타입 영역(50P)을 노출시키면서 n 타입 영역(50N) 위에 형성될 수 있으며, 적절한 타입(예컨대, p 타입)의 불순물이 p 타입 영역(50P)에서 노출된 핀(52) 내로 주입될 수 있다. 마스크는 그 후 제거될 수 있다. 차후에, 포토레지스트와 같은 마스크(별도로 도시되지 않음)가 n 타입 영역(50N)을 노출시키면서 p 타입 영역(50P) 위에 형성될 수 있으며, 적절한 타입의 불순물(예컨대, n 타입)이 n 타입 영역(50N)에서 노출된 핀(52) 내로 주입될 수 있다. 마스크는 그 후 제거될 수 있다. n 타입 불순물은 전술한 n 타입 불순물 중 임의의 것일 수 있고, p 타입 불순물은 전술한 p 타입 불순물 중 임의의 것일 수 있다. 주입 동안, 채널 영역(58)은 더미 게이트(74)에 의해 덮인 상태로 유지되므로, 채널 영역(58)에는 LDD 영역을 형성하도록 주입되는 불순물이 실질적으로 없는 상태로 유지된다. LDD 영역은 약 1015 cm-3 내지 약 1019 cm-3 범위의 불순물의 농도를 가질 수 있다. 어닐링은 주입 손상을 복구하고 주입된 불순물을 활성화하는 데 사용될 수 있다.
주목할 것은 위의 개시 내용은 일반적으로 스페이서 및 LDD 영역을 형성하는 공정을 기술하고 있다는 것이다. 다른 공정 및 시퀀스가 사용될 수 있다. 예를 들어, 더 적거나 추가적인 스페이서가 이용될 수 있고, 상이한 시퀀스의 단계들이 이용될 수 있고, 추가적인 스페이서가 형성 및 제거되는 등이 가능할 수 있다. 더욱이, n 타입 디바이스 및 p 타입 디바이스는 상이한 구조물 및 단계를 사용하여 형성될 수 있다.
도 6a 내지 도 6c에서, 소스/드레인 리세스(86)가 핀(52) 내에 형성된다. 도시된 실시예에서, 소스/드레인 리세스(86)는 핀(52) 내로 연장된다. 소스/드레인 리세스(86)는 또한 기판(50) 내로 연장될 수도 있다. 다양한 실시예에서, 소스/드레인 리세스(86)는 기판(50)을 에칭하지 않고 기판(50)의 상단 표면으로 연장될 수 있거나; 핀(52)은 소스/드레인 리세스(86)의 하단 표면이 STI 영역(56)의 상단 표면 아래에 배치되도록 에칭되는 등이 가능할 수 있다. 소스/드레인 리세스(86)는 RIE, 또는 NBE 등과 같은 이방성 에칭 공정을 사용하여 핀(52)을 에칭함으로써 형성될 수 있다. 게이트 스페이서(82) 및 더미 게이트(74)는 집단적으로 소스/드레인 리세스(86)을 형성하는 데 사용되는 에칭 공정 동안 핀(52)의 부분을 마스킹한다. 소스/드레인 리세스(86)가 원하는 깊이에 도달한 후에 소스/드레인 리세스(86)의 에칭을 정지시키기 위해 시간 설정된 에칭 공정(timed etch process)이 사용될 수 있다. 일부 실시예에서, 핀 스페이서(84)는 또한 원하는 높이가 될 때까지 리세싱된다. 핀 스페이서(84)의 높이를 제어하면 차후에 성장되는 소스/드레인 영역의 치수를 제어할 수 있다.
도 7a 내지 도 7c에서, 에피택셜 소스/드레인 영역(88)이 소스/드레인 리세스(86) 내에 형성된다. 따라서 에피택셜 소스/드레인 영역(88)이 핀(52) 내에 배치되므로, 각각의 더미 게이트(74)(및 대응하는 채널 영역(58))이 제각기의 인접한 에피택셜 소스/드레인 영역(88) 쌍 사이에 위치하게 된다. 따라서 에피택셜 소스/드레인 영역(88)은 채널 영역(58)에 인접한다. 일부 실시예에서, 게이트 스페이서(82)는 더미 게이트(74)로부터 적절한 측방 거리만큼 에피택셜 소스/드레인 영역(88)을 분리하는 데 사용되고, 그에 따라 에피택셜 소스/드레인 영역(88)은 차후에 형성될 결과적인 FinFET의 게이트와 단락되지 않게 된다. 에피택셜 소스/드레인 영역(88)의 재료는 제각기의 채널 영역(58)에 응력(stress)을 가하도록 선택되어 성능을 향상시킬 수 있다.
n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역(88)은 p 타입 영역(50P)을 마스킹함으로써 형성될 수 있다. 그 후, n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역(88)은 n 타입 영역(50N)에서의 소스/드레인 리세스(86) 내에서 에피택셜로 성장된다. 에피택셜 소스/드레인 영역(88)은 n 타입 디바이스에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역(88)은 채널 영역(58)에 대해 인장 변형(tensile strain)을 가하는 재료, 예를 들어, 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 또는 실리콘 인화물 등을 포함할 수 있다. n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역들(88)은 “n 타입 소스/드레인 영역들”로 지칭될 수 있다. n 타입 영역(50N)에서의 에피택셜 소스/드레인 영역(88)은 핀(52)의 제각기의 표면으로부터 융기된 표면을 가질 수 있고, 패싯(facet)을 가질 수 있다.
p 타입 영역(50P)에서의 에피택셜 소스/드레인 영역(88)은 n 타입 영역(50N)을 마스킹함으로써 형성될 수 있다. 그 후, p 타입 영역(50P)에서의 에피택셜 소스/드레인 영역(88)은 p 타입 영역(50P)에서의 소스/드레인 리세스(86) 내에서 에피택셜로 성장된다. 에피택셜 소스/드레인 영역(88)은 p 타입 디바이스에 적절한 임의의 허용 가능한 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, p 타입 영역(50P)에서의 에피택셜 소스/드레인 영역(88)은 채널 영역(58)에 대해 압축 변형을 가하는 재료, 예를 들어, 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 또는 게르마늄 주석 등을 포함할 수 있다. p 타입 영역(50P)에서의 에피택셜 소스/드레인 영역(88)은 “p 타입 소스/드레인 영역”으로 지칭될 수 있다. p 타입 영역(50P)에서의 에피택셜 소스/드레인 영역(88)은 핀(52)의 제각기의 표면으로부터 융기된 표면을 가질 수 있고, 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(88), 및/또는 핀(52)은, LDD 영역을 형성하기 위해 전술한 공정과 유사하게, 소스/드레인 영역을 형성하기 위해 불순물로 주입된 후 어닐링이 수행될 수 있다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3의 범위의 불순물 농도를 가질 수 있다. 소스/드레인 영역을 위한 n 타입 및/또는 p 타입 불순물은 전술한 불순물 중 임의의 것일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(88)은 성장 동안 인시츄로 도핑될 수 있다.
에피택셜 소스/드레인 영역(88)을 형성하는 데 사용된 에피택시 공정의 결과로서, 에피택셜 소스/드레인 영역의 상측 표면은 핀(52)의 측벽을 넘어 외측으로 측방으로 확장되는 패싯을 가진다. 일부 실시예에서, 이러한 패싯은 도 7c에 도시된 바와 같이, 인접한 에피택셜 소스/드레인 영역(88)이 병합되도록 한다. 일부 실시예에서, 인접한 에피택셜 소스/드레인 영역(88)은 에피택시 공정이 완료된 후에 분리된 상태로 유지된다. 도시된 실시예에서, 핀 스페이서(84)는 STI 영역(56) 위로 연장되는 핀(52)의 측벽의 일부를 덮도록 형성되어 에피택셜 성장을 차단한다. 또 다른 실시예에서, 게이트 스페이서(82)를 형성하는 데 사용되는 스페이서 에칭은 핀 스페이서를 형성하지 않도록 조절되어, 에피택셜 소스/드레인 영역(88)은 STI 영역(56)의 표면으로 연장될 수 있게 된다.
에피택셜 소스/드레인 영역(88)은 하나 이상의 반도체 재료 층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(88)은 각각 라이너 층(88A), 메인 층(88B), 및 마감 층(88C)(또는 보다 일반적으로, 제1 반도체 재료 층, 제2 반도체 재료 층, 및 제3 반도체 재료 층)을 포함할 수 있다. 에피택셜 소스/드레인 영역(88)을 위해 임의의 수의 반도체 재료 층이 사용될 수 있다. 라이너 층(88A), 메인 층(88B), 및 마감 층(88C)은 상이한 반도체 재료로 형성될 수 있고, 상이한 불순물 농도로 도핑될 수 있다. 일부 실시예에서, 메인 층(88B)은 마감 층(88C)보다 더 높은 불순물 농도를 갖고, 마감 층(88C)은 라이너 층(88A)보다 더 높은 불순물 농도를 가진다. 에피택셜 소스/드레인 영역(88)이 3 개의 반도체 재료 층을 포함하는 실시예에서, 라이너 층(88A)은 소스/드레인 리세스(86) 내에 성장될 수 있고, 메인 층(88B)은 라이너 층(88A) 상에 성장될 수 있고, 그리고 마감 층(88C)은 메인 층(88B) 상에 성장될 수 있다. 메인 층(88B)보다 낮은 불순물 농도로 라이너 층(88A)을 형성하면 소스/드레인 리세스(86)에서의 접착력을 증가시킬 수 있고, 메인 층(88B)보다 낮은 불순물 농도로 마감 층(88C)을 형성하면 후속 공정 동안 메인 층(88B)으로부터 도펀트의 외부 확산을 감소시킬 수 있다.
도 8a 내지 도 8c에서, 제1 층간 유전체(ILD)(94)가 에피택셜 소스/드레인 영역(88), 게이트 스페이서(82), 및 마스크(76)(존재하는 경우) 또는 더미 게이트(74) 위에 퇴적된다. 제1 ILD(94)는 유전체 재료로 형성될 수 있고, 이는 CVD, 플라즈마 강화 CVD (PECVD), 또는 FCVD 등과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 허용 가능한 유전체 재료는 포스포 실리케이트 글래스(phospho-silicate glass)(PSG), 보로 실리케이트 글래스(boro-silicate glass)(BSG), 붕소 도핑된 포스포 실리케이트 글래스(boron-doped phospho-silicate glass)(BPSG), 또는 도핑되지 않은 실리케이트 글래스(undoped silicate glass)(USG) 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료가 사용될 수 있다.
일부 실시예에서, 컨택트 에칭 정지 층(contact etch stop layer)(CESL)(92)이 제1 ILD(94)와 에피택셜 소스/드레인 영역(88), 게이트 스페이서(82), 및 마스크(76)(존재하는 경우) 또는 더미 게이트(74) 사이에 형성된다. CESL(92)은 제1 ILD(94)의 에칭에 비해 높은 에칭 선택비를 갖는 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등과 같은 유전체 재료로 형성될 수 있다. CESL(92)은 CVD, ALD 등과 같은 임의의 적합한 방법에 의해 형성될 수 있다.
도 9a 내지 도 9c에서, 제1 ILD(94)의 상단 표면을 마스크(76)(존재하는 경우) 또는 더미 게이트(74)의 상단 표면과 동일한 레벨이 되도록 제거 공정을 수행한다. 일부 실시예에서, 화학 기계적 연마(CMP), 에치백 공정, 또는 이들의 조합 등과 같은 평탄화 공정이 이용될 수 있다. 평탄화 공정은 또한 더미 게이트(74) 상의 마스크(76), 및 마스크(76)의 측벽을 따르는 게이트 스페이서(82)의 부분을 제거할 수 있다. 평탄화 공정 후, 제1 ILD(94), 게이트 스페이서(82), 및 마스크(76)(존재하는 경우) 또는 더미 게이트(74)의 상단 표면들은 (공정 변동 내에서) 동일 평면 상에 있다. 또한 평탄화 공정 후에, 게이트 스페이서(82)는 균일한 높이를 가진다. 따라서, 마스크(76)(존재하는 경우) 또는 더미 게이트(74)의 상단 표면은 제1 ILD(94)를 관통해 노출된다. 도시된 실시예에서, 마스크(76)는 유지되며, 평탄화 공정은 제1 ILD(94)의 상단 표면을 마스크(76)의 상단 표면과 동일한 레벨이 되게 한다.
도 10a 내지 도 10c에서, 마스크(76)(존재하는 경우) 및 더미 게이트(74)는 에칭 공정으로 제거되어 리세스(96)를 형성하게 된다. 리세스(96) 내의 더미 유전체(72)의 부분 또한 제거될 수 있다. 일부 실시예에서, 더미 게이트(74)만이 제거되고, 더미 유전체(72)는 유지되고 리세스(96)에 의해 노출된다. 일부 실시예에서, 더미 유전체(72)는 다이의 제1 영역(예컨대, 코어 로직 영역)의 리세스(96)로부터 제거되고, 다이의 제2 영역(예컨대, 입력/출력 영역)의 리세스(96)에서는 유지된다. 일부 실시예에서, 더미 게이트(74)는 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제1 ILD(94) 또는 게이트 스페이서(82)보다 빠른 레이트로 더미 게이트(74)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 제거 동안, 더미 유전체(72)는 더미 게이트(74)가 에칭될 때 에칭 정지 층로서 사용될 수 있다. 그 후, 더미 유전체(72)는 더미 게이트(74)가 제거된 후에 선택적으로 제거될 수 있다. 각각의 리세스(96)는 제각기의 핀(52)의 채널 영역(58)을 노출시키고/시키거나 이들 위에 놓인다.
도 11a 내지 도 11c에서, 게이트 유전체 층(102)이 리세스(96) 내에 형성된다. 게이트 전극 층(104)은 게이트 유전체 층(102) 상에 형성된다. 게이트 유전체 층(102) 및 게이트 전극 층(104)은 대체 게이트를 위한 층이고, 각각은 채널 영역(58)의 측벽을 따라 그리고 상단 표면 위에 연장된다.
게이트 유전체 층(102)은 핀(52)의 측벽 및/또는 상단 표면 상에 그리고 게이트 스페이서(82)의 측벽 상에 배치된다. 게이트 유전체 층(102)은 또한 제1 ILD(94) 및 게이트 스페이서(82)의 상단 표면 상에 형성될 수 있다. 게이트 유전체 층(102)은 실리콘 산화물 또는 금속 산화물과 같은 산화물, 금속 실리케이트와 같은 실리케이트, 이들의 조합, 또는 이들의 다중 층 등을 포함할 수 있다. 게이트 유전체 층(102)은 금속 산화물, 또는 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납, 및 이들의 조합의 실리케이트와 같은, 약 7.0보다 큰 k 값을 가진 유전체 재료(예컨대, 하이-k 유전체 재료)를 포함할 수 있다. 게이트 유전체 층(102)의 형성 방법은 분자 빔 퇴적(MBD), ALD, 및 PECVD 등을 포함할 수 있다. 더미 유전체(72)의 부분이 리세스(96)에 남아 있는 실시예에서, 게이트 유전체 층(102)은 더미 유전체(72)의 재료(예컨대, 실리콘 산화물)를 포함한다. 단층 게이트 유전체 층(102)이 도시되어 있지만, 게이트 유전체 층(102)은 임의의 수의 계면 층 및 임의의 수의 메인 층을 포함할 수 있다. 예를 들어, 게이트 유전체 층(102)은 계면 층 및 상부의 하이-k 유전체 층을 포함할 수 있다.
게이트 전극 층(104)은 금속 함유 재료, 예를 들어, 티타늄 질화물, 티타늄 산화물, 탄탈 질화물, 탄탈 탄화물, 텅스텐, 코발트, 루테늄, 알루미늄, 이들의 조합, 또는 이들의 다중 층 등을 포함할 수 있다. 단층 게이트 전극 층(104)이 도시되어 있지만, 게이트 전극 층(104)은 임의의 수의 일함수 조정 층, 임의의 수의 장벽 층, 임의의 수의 접착제 층, 및 충전 재료를 포함할 수 있다.
n 타입 영역(50N) 및 p 타입 영역(50P)에서의 게이트 유전체 층(102)은 동시에 형성될 수 있으므로, 각 영역에서의 게이트 유전체 층(102)은 동일한 재료(들)로 형성되고, 그리고 게이트 전극 층(104)은 동시에 형성될 수 있으므로, 각 영역에서의 게이트 전극 층(104)은 동일한 재료(들)로 형성된다. 일부 실시예에서, 각 영역에서의 게이트 유전체 층(102)은, 게이트 유전체 층(102)이 상이한 재료일 수 있고/있거나 상이한 수의 층을 가질 수 있도록, 개별 공정에 의해 형성될 수 있고/있거나, 각 영역에서의 게이트 전극 층(104)은, 게이트 전극 층(104)이 상이한 재료일 수 있고/있거나 상이한 수의 층을 가질 수 있도록, 개별 공정에 의해 형성될 수 있다. 다양한 마스킹 단계는 개별 공정을 사용할 때 적절한 영역을 마스킹하고 노출하는 데 사용될 수 있다.
도 12a 내지 도 12c에서, 게이트 유전체 층(102) 및 게이트 전극 층(104)의 재료의 과잉 부분을 제거하기 위해 제거 공정이 수행되며, 이 과잉 부분은 제1 ILD(94), CESL(92), 및 게이트 스페이서(82)의 상단 표면들 위에 있으며, 이에 의해 게이트 유전체(112) 및 게이트 전극(114)을 형성한다. 일부 실시예에서, 화학 기계적 연마(CMP), 에치백 공정, 또는 이들의 조합 등과 같은 평탄화 공정이 이용될 수 있다. 게이트 유전체 층(102)은, 평탄화시에, 리세스(96) 내에 남겨진(이에 따라 게이트 유전체(112)를 형성하는) 부분을 가진다. 게이트 전극 층(104)은, 평탄화시에, 리세스(96) 내에 남겨진(이에 따라 게이트 전극(114)을 형성하는) 부분을 가진다. 평탄화 공정 후, 게이트 스페이서(82), CESL(92), 제1 ILD(94), 게이트 유전체(112), 및 게이트 전극(114)의 상단 표면들은 (공정 변동 내에서) 동일 평면 상에 있다. 게이트 유전체(112) 및 게이트 전극(114)은 결과적인 FinFET의 대체 게이트를 형성한다. 제각기의 게이트 유전체(112) 및 게이트 전극(114) 쌍의 각각은 "게이트 구조물"로 총칭될 수 있다. 게이트 구조물은 각각 핀(52)의 채널 영역(58)의 상단 표면, 측벽, 및 하단 표면을 따라 연장된다.
도 13a 내지 도 13c에서, (게이트 유전체(112) 및 게이트 전극(114)을 포함하는) 게이트 구조물은 게이트 구조물 바로 위에 리세스(116)를 형성하도록 리세싱된다. 게이트 구조물은 게이트 구조물의 재료에 대해 선택적인 공정과 같은(예컨대, 제1 ILD(94) 및 CESL(92)의 재료보다 빠른 레이트로 게이트 유전체(112) 및 게이트 전극(114)의 재료를 선택적으로 에칭하는) 임의의 허용 가능한 에칭 공정을 사용하여 리세싱될 수 있다. 게이트 스페이서(82)가 또한 리세싱될 수 있다(별도로 도시되지 않음). 게이트 스페이서(82)가 리세싱될 때, 이들은 게이트 구조물과 동일한 양만큼 리세싱될 수 있거나 상이한 양만큼 리세싱될 수 있다.
도 14a 내지 도 14c에서, 하나 이상의 유전체 층(들)(118)이 리세스(116) 내에 컨포멀하게 퇴적된다. 유전체 층(들)(118)은 또한 게이트 스페이서(82), 제1 ILD(94), 및 CESL(92)의 상단 표면들 상에 형성될 수 있다. 유전체 층(들)(118)은 제1 ILD(94) 및 CESL(92)의 에칭에 비해 높은 에칭 선택비를 갖는 유전체 재료(들)로 형성된다. 허용 가능한 유전체 재료는 실리콘 질화물, 실리콘 탄화 질화물, 실리콘 산질화물, 또는 실리콘 산탄질화물 등을 포함할 수 있으며, 이는 화학 증기 퇴적(CVD), 플라즈마 강화 화학 증기 퇴적(PECVD), 원자 층 퇴적(ALD), 또는 플라즈마 강화 원자 층 퇴적(PEALD) 등과 같은 컨포멀 퇴적 공정에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료가 사용될 수 있다. 일부 실시예에서, 유전체 층(들)(118)의 퇴적 동안 핀치 오프(pinch-off)가 발생하여, 리세스(116) 내의 유전체 층(들)(118)의 형성이 불완전하게 된다. 그 결과, 유전체 층(들)(118)에 의해 충전되지 않은 리세스(116)의 부분으로부터 보이드(void)(116V)가 형성된다.
도 15a 내지 도 15c에서, 유전체 층(들)(118)의 과잉 부분을 제거하기 위해 제거 공정이 수행되며, 이 과잉 부분은 게이트 스페이서(82), 제1 ILD(94), 및 CESL(92)의 상단 표면들 위에 있으며, 이에 의해 게이트 마스크(120)를 형성하게 된다. 일부 실시예에서, 화학 기계적 연마(CMP), 에치백 공정, 또는 이들의 조합 등과 같은 평탄화 공정이 이용될 수 있다. 유전체 층(들)(118)은, 평탄화시에, 리세스(116) 내에 남겨진(이에 따라 게이트 마스크(120)를 형성하는) 부분을 가진다. 평탄화 공정 후, 게이트 스페이서(82), CESL(92), 제1 ILD(94), 및 게이트 마스크(120)의 상단 표면들은 (공정 변동 내에서) 동일 평면 상에 있다. 차후에 게이트 컨택트가 게이트 마스크(120)를 관통하여 게이트 전극(114)의 상단 표면과 접촉하도록 형성될 것이다. 보이드(116V)(존재하는 경우)는 평탄화 공정에 의해 파괴되거나 파괴되지 않을 수 있다. 게이트 스페이서(82)는 게이트 마스크(120) 및 (게이트 유전체(112) 및 게이트 전극(114)을 포함하는) 게이트 구조물의 측벽들 상에 배치된다.
도 16a 내지 도 16c에서, 컨택트 개구부(122)가 제1 ILD(94) 및 CESL(92)을 관통해 형성된다. 컨택트 개구부(122)는 제1 ILD(94)의 잔여물이 컨택트 개구부(122)의 코너 영역(122C) 내에 실질적으로 남아 있지 않도록 자체 정렬 컨택트(self-aligned contact)(SAC) 공정에 의해 형성된 소스/드레인 컨택트 개구부이다. 컨택트 개구부(122)의 코너 영역(122C)은 CESL(92)의 측벽 및 에피택셜 소스/드레인 영역(88)의 상단 표면에 의해 정의되는 코너이다.
컨택트 개구부(122)를 형성하기 위한 일 예로서, 마스크가 제1 ILD(94) 및 게이트 마스크(120) 위에 형성될 수 있다. 마스크는 컨택트 개구부(122)의 패턴을 갖는 슬롯 개구부로 패터닝된다. 마스크는, 예컨대, 단일 층 포토레지스트, 이중 층 포토레지스트, 삼중 층 포토레지스트 등과 같은 포토레지스트일 수 있으며, 이는 슬롯 개구부를 형성하기 위해 허용 가능한 포토리소그래피 기법을 사용하여 패터닝될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 타입의 마스크가 사용될 수 있다. 슬롯 개구부는 제1 ILD(94) 및 게이트 마스크(120)와 중첩하면서 핀(52)의 길이 방향에 평행하게 뻗어있는 스트립이다. 그 다음, 제1 ILD(94)는 마스크를 에칭 마스크로서 사용하고 CESL(92)을 에칭 정지 층으로서 사용하여 에칭될 수 있다. 에칭은 제1 ILD(94)의 재료에 대해 선택적인 공정과 같은(예컨대, CESL(92) 및 게이트 마스크(120)의 재료보다 빠른 레이트로 제1 ILD(94)의 재료를 선택적으로 에칭하는) 임의의 허용 가능한 에칭 공정일 수 있다. 에칭 공정은 이방성일 수 있다. 따라서, 마스크에 의해 덮여 있지 않은 (예컨대, 슬롯 개구부에 의해 노출된) 제1 ILD(94)의 부분은 컨택트 개구부(122)를 형성하도록 에칭된다. 그 후, 컨택트 개구부(122)는 임의의 허용 가능한 에칭 공정에 의해 CESL(92)을 관통하게 연장되어, 에피택셜 소스/드레인 영역(88)을 노출시킨다. 에칭 공정 후, 마스크는, 예를 들어, 임의의 허용 가능한 애싱 공정에 의해 제거될 수 있다. 컨택트 개구부(122)를 형성하는 데 사용되는 에칭 공정의 선택비에 따라, CESL(92) 및/또는 게이트 마스크의 측벽 및/또는 상단 표면이 에칭 후 곡선이 되도록 CESL(92) 및/또는 게이트 마스크(120)의 일부 손실이 발생할 수 있다. 게이트 마스크(120)는 에칭 동안 (게이트 유전체(112) 및 게이트 전극(114)을 포함하는) 게이트 구조물을 덮고, 이에 의해 에칭 손실로부터 게이트 구조물을 보호한다.
도 17a 내지 도 17c에서, 소스/드레인 컨택트를 위한 전도성 층(들)(124)이 컨택트 개구부(122) 내에 형성된다. 예를 들어, 전도성 층(들)(124)은 확산 장벽 층, 접착 층 등과 같은 라이너(별도로 도시되지 않음), 및 전도성 재료를 컨택트 개구부(122) 내에 형성함으로써 형성될 수 있다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 또는 탄탈 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등과 같은 금속일 수 있으며, 이는 PVD, ALD, CVD 등과 같은 퇴적 공정에 의해 형성될 수 있다. 전도성 층(들)(124)은 게이트 스페이서(82), CESL(92), 및/또는 게이트 마스크(120)의 측벽들 및/또는 상단 표면들 상에 형성된다.
선택적으로, 에피택셜 소스/드레인 영역(88)과 전도성 층(들)(124) 사이에는 금속-반도체 합금 영역(126)이 형성된다. 금속-반도체 합금 영역(126)은 금속 실리사이드(예컨대, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등)로 형성된 실리사이드 영역, 금속 게르마나이드(metal germanide)(예컨대, 티타늄 게르마나이드, 코발트 게르마나이드, 니켈 게르마나이드 등)로 형성된 게르마나이드 영역, 금속 실리사이드 및 금속 게르마나이드로 형성된 실리콘-게르마나이드 영역 등일 수 있다. 금속-반도체 합금 영역(126)은 전도성 층(들)(124)에 앞서 (예컨대, 에피택셜 소스/드레인 영역(88) 상의) 컨택트 개구부(122) 내에 금속(128)을 퇴적한 다음 열 어닐링 공정을 수행함으로써 형성될 수 있다. 금속(128)은 게이트 스페이서(82), CESL(92), 및/또는 게이트 마스크(120)의 측벽들 및/또는 상단 표면들 상에 형성된다. 금속(128)은 니켈, 코발트, 티타늄, 탄탈, 백금, 텅스텐, 다른 귀금속, 다른 내화 금속, 희토류 금속 또는 그 합금과 같이, 저 저항 금속-반도체 합금을 형성하기 위해 에피택셜 소스/드레인 영역(88)의 반도체 재료(예컨대, 실리콘, 실리콘 게르마늄, 게르마늄 등)와 반응할 수 있는 임의의 금속일 수 있다. 금속(128)은 ALD, CVD, PVD 등과 같은 퇴적 공정에 의해 퇴적될 수 있다. 열적 어닐링 공정 후, 컨택트 개구부(122)로부터, 예를 들어, 금속-반도체 합금 영역(126)의 표면으로부터 금속(128)의 임의의 잔여물을 제거하기 위해 습식 세정과 같은 세정 공정이 선택적으로 수행될 수 있다. 도시된 실시예에서, 세정 공정이 생략되어, CESL(92)의 측벽 상에 금속(128)의 잔여물이 남아 있게 된다. 그 후, 전도성 층(들)(124)이 금속-반도체 합금 영역(126) 상에 형성될 수 있다.
도 18a 내지 도 18c에서, 금속(128)(존재하는 경우) 및 전도성 층(들)(124)의 과잉 부분을 제거하기 위해 제거 공정이 수행되며, 이 과잉 부분은 게이트 스페이서(82), CESL(92), 제1 ILD(94), 및 게이트 마스크(120)의 상단 표면 위에 있다. 제거 공정은 또한 게이트 스페이서(82), CESL(92), 제1 ILD(94), 및/또는 게이트 마스크(120)의 일부 부분을 제거할 수 있다. 일부 실시예에서, 화학 기계적 연마(CMP), 에치백 공정, 또는 이들의 조합 등과 같은 평탄화 공정이 이용될 수 있다. 컨택트 개구부(122) 내에 남아 있는 전도성 층(들)(124)은 컨택트 개구부(122) 내의 하측 소스/드레인 컨택트(132)를 형성한다. 평탄화 공정 후, 게이트 스페이서(82), CESL(92), 제1 ILD(94), 게이트 마스크(120), 금속(128)(존재하는 경우), 및 하측 소스/드레인 컨택트(132)의 상단 표면들은 (공정 변동 내에서) 동일 평면 상에 있다. 하측 소스/드레인 컨택트(132)는 제1 ILD(94)를 관통하게 연장된다. 보이드(116V)(존재하는 경우)는 평탄화 공정 후에 남아 있을 수도 있고 남아 있지 않을 수도 있다.
도 19a 내지 도 19c에서, 하측 소스/드레인 컨택트(132) 위에 컨택트 마스크(134)가 선택적으로 형성된다. 컨택트 마스크(134)는 게이트 마스크(120)의 동일한 후보 재료 그룹으로부터 선택된 재료로 형성될 수 있다. 게이트 마스크(120) 및 컨택트 마스크(134)는 동일한 재료로 형성될 수 있거나 상이한 재료를 포함할 수 있다. 컨택트 마스크(134)는 게이트 마스크(120)와 유사한 방식으로 형성될 수 있다. 예를 들어, 하측 소스/드레인 컨택트(132)가 리세싱될 수 있다. 하측 소스/드레인 컨택트(132)는 임의의 허용 가능한 에칭 공정을 사용하여 리세싱될 수 있다. 하나 이상의 유전체 층(들)이 리세스 내에 컨포멀하게 퇴적될 수 있다. 유전체 층(들)의 과잉 부분을 제거하기 위해 제거 공정이 수행될 수 있으며, 이 과잉 부분은 게이트 스페이서(82), CESL(92), 제1 ILD(94), 및 게이트 마스크(120)의 상단 표면들 위에 있다. 일부 실시예에서, 화학 기계적 연마(CMP), 에치백 공정, 또는 이들의 조합 등과 같은 평탄화 공정이 이용될 수 있다. 유전체 층(들)은, 평탄화시에, 리세스 내에 남겨진(이에 따라 컨택트 마스크(134)를 형성하는) 부분을 가진다. 평탄화 공정 후, 게이트 스페이서(82), CESL(92), 제1 ILD(94), 게이트 마스크(120), 및 컨택트 마스크(134)의 상단 표면들은 (공정 변동 내에서) 동일 평면 상에 있다. 차후에 소스/드레인 컨택트가 컨택트 마스크(134)를 관통하여 하측 소스/드레인 컨택트(132)의 상단 표면과 접촉하도록 형성될 것이다.
도 20a 내지 도 20c에서, 제2 ILD(144)가 게이트 스페이서(82), 제1 ILD(94), 게이트 마스크(120), 및 컨택트 마스크(134)(존재하는 경우) 또는 하측 소스/드레인 컨택트(132) 위에 퇴적된다. 일부 실시예에서, 제2 ILD(144)는 유동성 CVD 방법에 의해 형성된 유동성 막이다. 일부 실시예에서, 제2 ILD(144)는 PSG, BSG, BPSG, 또는 USG 등과 같은 유전체 재료로 형성되고, 이는 CVD, 또는 PECVD 등과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다.
일부 실시예에서, 에칭 정지 층(etch stop layer)(ESL)(142)이 제2 ILD(144)와 게이트 스페이서(82), 제1 ILD(94), 게이트 마스크(120), 및 컨택트 마스크(134)(존재하는 경우) 또는 하측 소스/드레인 컨택트(132) 사이에 형성된다. ESL(142)은 제2 ILD(144)의 에칭에 비해 높은 에칭 선택비를 갖는 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다.
도 21a 내지 도 21c에서, 컨택트 개구부(152)가 제2 ILD(144), ESL(142), 및 제1 컨택트 마스크의 서브 세트(134A)(존재하는 경우)를 관통해 형성된다. 컨택트 개구부(152)는 허용 가능한 포토리소그래피 및 에칭 기법을 사용하여 형성될 수 있다. 에칭 공정은 이방성일 수 있다. 컨택트 개구부(152)는 제1 하측 소스/드레인 컨택트의 서브 세트(132A)의 상단 표면을 노출시킨다. 컨택트 개구부(152)는 제2 컨택트 마스크의 서브 세트(134B)(존재하는 경우)를 관통하게 형성되지 않으므로, 제2 하측 소스/드레인 컨택트의 서브 세트(132B)의 상단 표면은 덮힌 상태로 유지된다. 하측 소스/드레인 컨택트(132A)는 특정 에피택셜 소스/드레인 영역(88)에 전용되며, 게이트 전극(114)과 공유되지 않는다. 하측 소스/드레인 컨택트(132B)는 게이트 전극(114)의 서브 세트와 공유될 것이다. 공유되는 컨택트는 트랜지스터의 게이트 전극(114)이 메모리 디바이스(예컨대, SRAM 셀)와 같은 다른 트랜지스터의 에피택셜 소스/드레인 영역(88)에 영구적으로 접속되는 디바이스에 사용될 수 있다.
도 22a 내지 도 22c에서, 게이트 컨택트를 위한 전도성 층(들)(154)이 컨택트 개구부(152) 내에 형성된다. 예를 들어, 전도성 층(들)(154)은 확산 장벽 층, 접착 층 등과 같은 라이너(별도로 도시되지 않음), 및 전도성 재료를 컨택트 개구부(152) 내에 형성함으로써 형성될 수 있다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 또는 탄탈 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등과 같은 금속일 수 있으며, 이는 PVD, ALD, CVD 등과 같은 퇴적 공정에 의해 형성될 수 있다. 전도전 층(들)(154)은 제2 ILD(144), ESL(142), 컨택트 마스크(134A)(존재하는 경우) 및/또는 하측 소스/드레인 컨택트(132A)의 측벽 및/또는 상단 표면 상에 형성된다.
도 23a 내지 도 23c에서, 전도전 층(들)(154)의 과잉 부분을 제거하기 위해 제거 공정이 수행되며, 이 과잉 부분은 제2 ILD(144)의 상단 표면 위에 있다. 제거 공정은 또한 제2 ILD(144)의 일부 부분을 제거할 수 있다. 일부 실시예에서, 화학 기계적 연마(CMP), 에치백 공정, 또는 이들의 조합 등과 같은 평탄화 공정이 이용될 수 있다. 컨택트 개구부(152) 내에 남아 있는 전도성 층(들)(154)은 컨택트 개구부(152) 내의 상측 소스/드레인 컨택트(156)를 형성한다. 평탄화 공정 후, 제2 ILD(144) 및 상측 소스/드레인 컨택트(156)의 상단 표면들은 (공정 변동 내에서) 동일 평면 상에 있다. 상측 소스/드레인 컨택트(156)는 제2 ILD(144), ESL(142), 및 컨택트 마스크(134A)(존재하는 경우)를 관통하게 연장된다.
도 24a 내지 도 24c에서, 상측 소스/드레인 컨택트(156) 및 원래의 제2 ILD(144) 재료의 부분 상에 제2 ILD(144) 재료의 추가 부분이 선택적으로 재 퇴적된다. 따라서, 제2 ILD(144)는 (원래의 제2 ILD(144) 재료의 부분을 포함하는) 하측부(144A), 및 (제2 ILD(144) 재료의 추가 부분을 포함하는) 상측부(144B)를 포함할 수 있다.
도 25a 내지 도 25c에서, 컨택트 개구부(162)가 제2 ILD(144), ESL(142), 및 게이트 마스크(120)를 관통해 형성된다. 컨택트 개구부(162)는 허용 가능한 포토리소그래피 및 에칭 기법을 사용하여 형성될 수 있다. 에칭 공정은 이방성일 수 있다. 예를 들어, 게이트 마스크(120)가 실리콘 질화물로 형성되는 경우, 에칭은 사불화탄소(CF4)로 수행되는 건식 에칭일 수 있다. 컨택트 개구부(162)는 게이트 전극(114)의 상단 표면 및 게이트 스페이서(82)의 측벽을 노출시킨다.
도 26a 내지 도 26c에서, 컨택트 개구부의 서브 세트(162B)가 컨택트 마스크(134B)(존재하는 경우)의 상단 표면 또는 하측 소스/드레인 컨택트(132B)의 상단 표면을 또한 노출시키도록 넓어진다. 컨택트 개구부(162B)는 허용 가능한 포토리소그래피 및 에칭 기법을 사용하여 넓어질 수 있다. 에칭 공정은 이방성일 수 있다. 예를 들어, 컨택트 마스크(134)가 실리콘 질화물로 형성되는 경우, 에칭은 사불화탄소(CF4)로 수행되는 건식 에칭일 수 있다. 컨택트 개구부의 서브 세트(162A)는 넓어지지 않는다.
이어서, 게이트 스페이서(82)가 컨택트 개구부(162)를 확장하기 위해 제거된다. 게이트 스페이서(82)를 제거하면 (게이트 유전체(112) 및 게이트 전극(114)을 포함하는) 게이트 구조물의 측벽을 따라 컨택트 개구부(162)가 확장된다. 확장된 컨택트 개구부(162)는 상측부(162U) 및 하측부(162L)를 가진다. 컨택트 개구부(162)의 상측부(162U)는 제2 ILD(144) 및 ESL(142)을 관통하게 연장된다. 컨택트 개구부(162)의 하측부(162L)는 게이트 유전체(112), CESL(92), 및 에피택셜 소스/드레인 영역(88)의 측벽들을 노출시킨다. 컨택트 개구부(162)의 하측부(162L)는 또한 핀(52)의 상단 표면 및 ESL(142)의 하단 표면을 노출시킬 수 있다. 컨택트 개구부(162)를 확장하게 되면 컨택트 개구부(162)의 폭 및 깊이는 증가된다. 전술한 바와 같이, 게이트 스페이서(82)는 균일한 높이를 가진다. 그 결과, 게이트 스페이서(82)를 제거할 경우, 컨택트 개구부(162)의 하측부(162L)도 또한 균일한 높이를 갖게 된다.
게이트 스페이서(82)를 제거하기 위한 에칭 공정은 컨택트 개구부(162B)를 넓히는 에칭 공정 및 컨택트 개구부(162)를 처음 형성하는 에칭 공정과는 상이할 수 있다(예컨대, 상이한 에칭 파라미터, 상이한 에칭제, 및/또는 상이한 타입의 에칭으로 수행될 수 있다). 게이트 스페이서(82)는 허용 가능한 포토리소그래피 및 에칭 기법을 사용하여 제거될 수 있다. 에칭은 게이트 스페이서(82)의 재료에 대해 선택적인(예컨대, 제2 ILD(144), ESL(142), 게이트 전극(114), 게이트 유전체(112), 제1 ILD(94), CESL(92), 에피택셜 소스/드레인 영역(88), 및 핀(52)의 재료(들)보다 빠른 레이트로 게이트 스페이서(82)의 재료를 에칭하는) 습식 또는 건식 에칭일 수 있다. 일부 실시예에서, 에칭은 등방성 에칭이다(또는 적어도 컨택트 개구부(162B)를 넓히는 에칭 공정 및/또는 컨택트 개구부(162)를 처음 형성하는 에칭 공정보다 더 큰 정도의 등방성으로 게이트 스페이서(82)를 에칭한다). 예를 들어, 게이트 스페이서(82)가 실리콘 질화물로 형성되는 경우, 에칭은 인산(H3PO4)으로 수행되는 습식 에칭일 수 있다. 일부 실시예에서, 게이트 스페이서(82)를 제거하기 위한 에칭 공정은 물에 인산을 포함하는 에칭 용액에 게이트 스페이서(82)를 침지하는 것을 포함한다. 게이트 스페이서(82)는 에칭 용액에 침지시키거나 에칭 용액을 분무하는 등의 방법으로 에칭 용액에 침지될 수 있다. 게이트 스페이서(82)는 약 10 초 내지 약 1000 초 범위의 지속 시간 동안 에칭 용액에 침지될 수 있다. 침지 동안, 에칭 용액은 약 25 ℃ 내지 약 200 ℃ 범위의 온도에 있을 수 있다. 이러한 범위의 파라미터로 에칭 공정을 수행하면 핀(52), 게이트 유전체(112) 또는 게이트 전극(114)의 오버 에칭없이 게이트 스페이서(82)가 제거될 수 있다. 이러한 범위 밖의 파라미터로 에칭 공정을 수행하면 핀(52), 게이트 유전체(112) 및 게이트 전극(114)의 오버 에칭없이 게이트 스페이서(82)가 제거되는 것이 허용되지 않을 수 있다.
도 27a 내지 도 27c에서, 넓혀진 컨택트 개구부(162B)는 선택적으로 컨택트 마스크(134B)(존재하는 경우)를 관통하게 연장되고, 하측 소스/드레인 컨택트(132B)를 노출시킨다. 컨택트 개구부(162B)는 허용 가능한 포토리소그래피 및 에칭 기법을 사용하여 컨택트 마스크(134B)를 관통하게 연장될 수 있다. 에칭 공정은 이방성일 수 있다. 예를 들어, 컨택트 마스크(134)가 실리콘 질화물로 형성되는 경우, 에칭은 사불화탄소(CF4)로 수행되는 건식 에칭일 수 있다.
도 28a 내지 도 28c에서, 스페이서 층(164)이 컨택트 개구부(162) 내에 퇴적된다. 스페이서 층(164)은 제2 ILD(144), 게이트 전극(114), 게이트 유전체(112), 및 하측 소스/드레인 컨택트(132B)의 상단 표면들 상에 형성된다. 스페이서 층(164)은 또한 ESL(142)의 하단 표면, 및 제2 ILD(144), ESL(142), 및 CESL(92)의 측벽들 상에도 형성된다. 더 상세히 후술될 바와 같이, 스페이서 층(164)은 또한 게이트 유전체(112)의 측벽 상에 형성될 수 있다. 스페이서 층(164)은 유전체 재료로 형성된다. 허용 가능한 유전체 재료는 실리콘 질화물, 실리콘 탄화 질화물, 실리콘 산질화물, 또는 실리콘 산탄질화물 등을 포함할 수 있으며, 이는 화학 증기 퇴적(CVD), 플라즈마 강화 화학 증기 퇴적(PECVD), 원자 층 퇴적(ALD), 또는 플라즈마 강화 원자 층 퇴적(PEALD) 등과 같은 컨포멀 퇴적 공정에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 재료가 사용될 수 있다.
스페이서 층(164)의 퇴적 동안, 핀치 오프가 발생하여, 컨택트 개구부(162)의 하측부(162L)에서의 스페이서 층(164)의 형성이 불완전하게 된다. 그 결과, 스페이서 층(164)은 스페이서 층(164)에 의해 충전되지 않은 컨택트 개구부(162)의 하측부(162L)로부터 보이드(166)가 형성되도록 컨택트 개구부(162)의 하측부(162L)를 밀봉한다. 보이드(166)의 형성을 촉진하기 위해, 스페이서 층(164)을 퇴적하는 데 CVD와 같이 핀치 오프가 더 발생하기 쉬운 퇴적 공정이 사용될 수 있다. 예를 들어, 스페이서 층(164)은 CVD에 의해 실리콘 질화물로 형성될 수 있다. 컨택트 개구부(162)의 하측부(162L)로 인해 그리고 그에 따라 보이드(166)가 약 1 nm 내지 약 20 nm 범위의 폭(W1)과 같은 작은 폭을 갖기 때문에, 핀치 오프가 또한 발생할 수 있다.
도 29a 내지 도 29c에서, 스페이서 층(164)은 컨택트 스페이서(168)를 형성하도록 패터닝된다. 스페이서 층(164)은 스페이서 층(164)의 재료에 대해 선택적인 공정과 같은(예컨대, 제2 ILD(144) 및 게이트 전극(114)의 재료(들)보다 빠른 레이트로 스페이서 층(164)의 재료를 선택적으로 에칭하는) 임의의 허용 가능한 에칭 공정에 의해 패터닝될 수 있다. 에칭 공정은 이방성일 수 있다. 스페이서 층(164)을 패터닝하면 제2 ILD(144), 게이트 전극(114), 및 하측 소스/드레인 컨택트(132B) 위의 스페이서 층(164)의 수평 부분이 제거된다. 스페이서 층(164)은, 에칭될 때, 제2 ILD(144), ESL(142), 및 CESL의 측벽들 상에 남겨진(이에 따라 컨택트 스페이서(168)를 형성하는) 수직 부분을 가진다. 제2 ILD(144), 게이트 전극(114), 및 하측 소스/드레인 컨택트(132B)의 상단 표면들은 스페이서 층(164)의 수평 부분이 제거된 후에 노출된다. ESL(142)을 관통하게 연장되는 컨택트 스페이서(168)는 ESL(142)의 위와 아래에 모두 배치되는 부분을 가진다. ESL(142) 아래의 컨택트 스페이서(168)의 부분은 ESL(142)의 하단 표면과 접촉하고 이를 따라 연장된다. 도시된 실시예에서, 컨택트 스페이서(168)는 게이트 유전체(112)의 측벽 상에 형성되지 않으므로, 게이트 유전체(112)의 측벽에는 컨택트 스페이서(168)가 없게 된다.
보이드(166)는 컨택트 스페이서(168)의 하단 표면; 핀(52)의 상단 표면; 및 게이트 유전체(112), CESL(92), 및 에피택셜 소스/드레인 영역(88)의 측벽들에 의해 정의된다(이에 따라 이들을 노출시킨다). 따라서, 보이드(166)는 게이트 전극(114)과 소스/드레인 컨택트(132, 156) 사이에 배치된다. 보이드(166)는 공기로 충전될 수 있거나 진공 상태일 수 있으며, 이들 둘 다는 제거된 게이트 스페이서(82)의 유전체 재료보다 낮은 비유전율을 가진다. 보다 작은 디바이스 사이즈에서, 소스/드레인 컨택트(132, 156)와 게이트 전극(114) 사이의 캐패시턴스는 기생 캐패시턴스의 중요한 소스일 수 있다. 소스/드레인 컨택트(132, 156)와 게이트 전극(114) 사이의 구역의 비유전율을 감소시키면 기생 캐패시턴스가 감소하여, 결과적인 FinFET의 성능이 향상된다.
전술한 바와 같이, 컨택트 개구부(162)의 하측부(162L)는 균일한 높이를 가진다. 그 결과, 보이드(166)는 또한 균일한 (예컨대, 동일한) 높이를 가진다. 게이트 스페이서(82)를 제거함으로써 보이드(166)를 형성하게 되면, 보이드(166)는 기판(50)에 걸쳐 보다 균일한 치수를 가질 수 있게 된다. 또한, 스페이서 층(164)(도 28a 내지 도 28c 참조)은 프론트 엔드 오브 라인(FEOL) 공정 대신에 미들 엔드 오브 라인(MEOL) 공정에서 형성된다. 따라서 스페이서 층(164)의 퇴적 동안 보이드(166)를 형성하게 되면 보이드(166)가 나중의 공정 스테이지에서 형성될 수 있고, 그에 따라 보이드(166)의 형성 후에는 보다 적은 수의 공정 단계들이 수행된다. 따라서 후속 공정에서 보이드(166)에 대한 손상의 위험이 감소될 수 있다. 따라서 제조 수율이 향상될 수 있다.
도 30a 내지 도 30c에서, 게이트 컨택트를 위한 전도성 층(들)(170)이 컨택트 개구부(162) 내에 형성된다. 예를 들어, 전도성 층(들)(170)은 확산 장벽 층, 접착 층 등과 같은 라이너(별도로 도시되지 않음), 및 전도성 재료를 컨택트 개구부(162) 내에 형성함으로써 형성될 수 있다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 또는 탄탈 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등과 같은 금속일 수 있으며, 이는 PVD, ALD, CVD 등과 같은 퇴적 공정에 의해 형성될 수 있다. 전도성 층(들)(170)은 컨택트 스페이서(168), 제2 ILD(144), 게이트 전극(114), 및 하측 소스/드레인 컨택트(132B)의 측벽들 및/또는 상단 표면들 상에 형성된다.
도 31a 내지 도 31c에서, 전도전 층(들)(170)의 과잉 부분을 제거하기 위해 제거 공정이 수행되며, 이 과잉 부분은 제2 ILD(144)의 상단 표면 위에 있다. 제거 공정은 또한 상측 소스/드레인 컨택트(156)의 상단 표면 위의 부분과 같은 제2 ILD(144)의 일부 부분을 제거할 수 있다. 일부 실시예에서, 화학 기계적 연마(CMP), 에치백 공정, 또는 이들의 조합 등과 같은 평탄화 공정이 이용될 수 있다. 컨택트 개구부(162) 내에 남아 있는 전도성 층(들)(170)은 컨택트 개구부(162) 내의 게이트 컨택트(172)를 형성한다. 평탄화 공정 후, 제2 ILD(144), 상측 소스/드레인 컨택트(156), 및 게이트 컨택트(172)의 상단 표면들은 (공정 변동 내에서) 동일 평면 상에 있다. 게이트 컨택트(172)는 제2 ILD(144) 및 ESL(142)을 관통하게 연장된다.
컨택트 개구부(162A) 내의 게이트 컨택트의 서브 세트(172A)는 특정 게이트 전극(114)에 전용되며, 에피택셜 소스/드레인 영역(88)과 공유되지 않는다. 컨택트 개구부(162B) 내의 게이트 컨택트의 서브 세트(172B)는 하측 소스/드레인 컨택트(132B)를 통해 에피택셜 소스/드레인 영역(88)의 서브 세트와 공유된다. 다양한 실시예에 따르면, 게이트 컨택트(172B)는 각각 제2 ILD(144) 및 ESL(142)을 관통하게 연장되는 메인 부분(172BM), 게이트 마스크(120)를 관통하게 연장되어 하부 게이트 전극(114)과 접촉하는 제1 비아 부분(172BV1), 및 컨택트 마스크(134)를 관통하게 연장되어 하측 소스/드레인 컨택트(132B)와 접촉하는 제2 비아 부분(172BV2)을 가진다. 컨택트 스페이서(168)는, 게이트 컨택트(172B)의 메인 부분(172BM) 아래에 있고, 게이트 컨택트(172B)의 비아 부분(172BV1, 172BV2) 사이에 있는 부분을 가진다.
도 32는 일부 다른 실시예에 따른 FinFET의 도면이다. 이 실시예는, 컨택트 스페이서(168)가 또한 게이트 유전체(112)의 측벽 상에 형성되어, 게이트 유전체(112)를 따라 연장되고 이와 접촉하는 것을 제외하고는 도 31a의 실시예와 유사하다. 예를 들어, 스페이서 층(164)의 퇴적 동안(도 28a 내지 도 28c 참조), 핀치 오프는 컨택트 개구부(162)의 하측부(162L)에서 더 아래로 발생할 수 있다. 그 결과, 이 실시예에서의 보이드(166)는 도 31a의 실시예에서의 보이드(166)보다 더 작은 높이를 가질 수 있다.
도 33은 일부 실시예에 따른 FinFET의 도면이다. 구체적으로, 도 33은 도 31a 및 도 32의 디바이스의 평면도로서, 설명의 명확성을 위해 FinFET의 일부 피처가 생략되어 있다. 보다 명확하게 볼 수 있듯이, 보이드(166)는 게이트 구조물(174)의 측벽을 따라 연장된다. 보이드(166)는 게이트 구조물(174)로부터 소스/드레인 컨택트(132, 156)를 분리시킨다. 보이드(166)는 컨택트 스페이서(168)에 의해 정의된다.
도 34는 일부 다른 실시예에 따른 FinFET의 도면이다. 이 실시예는 컨택트 마스크(134)가 생략되어 있는 것을 제외하고는 도 31a의 실시예와 유사하다. 그 결과, 게이트 컨택트(172B)는 컨택트 마스크(134)를 관통하게 연장되는 비아 부분(172BV2)(도 31a 참조)을 포함하지 않는다. 대신, 게이트 컨택트(172B)의 메인 부분(172BM)(도 31a 참조)은 하측 소스/드레인 컨택트(132B)의 상단 표면을 따라 연장된다. 상측 소스/드레인 컨택트(156)는 컨택트 개구부(152)의 형성 동안(도 21a 내지 도 21c 참조) 감소된 에칭 선택비의 결과로서, 부분적으로 하측 소스/드레인 컨택트(132)로 연장될 수 있다.
도 35는 일부 다른 실시예에 따른 FinFET의 도면이다. 이 실시예는 컨택트 스페이서(168)가 게이트 유전체(112)의 측벽 상에 또한 형성된다는 것을 제외하고는 도 34의 실시예와 유사하다. 그 결과, 이 실시예에서의 보이드(166)는 도 34의 실시예에서의 보이드(166)보다 더 작은 높이를 가질 수 있다.
도 36은 일부 실시예에 따른 FinFET의 도면이다. 구체적으로, 도 36은 FinFET의 일부 피처가 설명을 명확하게 하기 위해 생략되어 있는 평면도이다. 이 실시예는 컨택트 마스크(134)가 생략되어 있는 것을 제외하고는 도 33의 실시예와 유사하다.
실시예는 이점을 얻을 수 있다. 보이드(166)는 공기로 충전될 수 있거나 진공 상태일 수 있으며, 이들 둘 다는 제거된 게이트 스페이서(82)의 유전체 재료보다 낮은 비유전율을 가진다. 보다 작은 디바이스 사이즈에서, 소스/드레인 컨택트(132, 156)와 게이트 전극(114) 사이의 캐패시턴스는 기생 캐패시턴스의 중요한 소스일 수 있다. 소스/드레인 컨택트(132, 156)와 게이트 전극(114) 사이의 구역의 비유전율을 감소시키면 기생 캐패시턴스가 감소하여, 결과적인 FinFET의 성능이 향상된다. 또한, 게이트 스페이서(82)를 제거함으로써 보이드(166)를 형성하면 보이드(166)는 나중의 공정 단계에서 동일한 높이로 형성될 수 있다. 따라서 제조 수율이 향상될 수 있다.
개시된 FinFET 실시예는 또한 나노구조물(예컨대, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계 효과 트랜지스터(NSFET)와 같은 나노구조물 디바이스에 적용될 수 있다. NSFET 실시예에서, 핀은 채널 층 및 희생 층의 교번 층의 스택을 패터닝함으로써 형성된 나노구조물로 대체된다. 더미 게이트 구조물 및 소스/드레인 영역은 전술한 실시예와 유사한 방식으로 형성된다. 더미 게이트 스택이 제거된 후, 희생 층은 채널 영역에서 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조물은 전술한 실시예와 유사한 방식으로 형성되며, 대체 게이트 구조물은 희생 층을 제거함으로써 남겨진 개구부를 부분적으로 또는 완전히 충전할 수 있으며, 그리고 대체 게이트 구조물은 NSFET 디바이스의 채널 영역 내의 채널 층을 부분적으로 또는 완전히 둘러쌀 수 있다. 대체 게이트 구조물 및 소스/드레인 영역에 대한 ILD 및 컨택트는 전술한 실시예와 유사한 방식으로 형성될 수 있다. 나노구조물 디바이스는 미국 특허 출원 공개 번호 제2016/0365414호에 개시된 바와 같이 형성될 수 있으며, 이 미국 특허 출원 공개물은 그 전체가 본원에 참고로 포함된다.
또한, FinFET/NSFET 디바이스는 상부의 인터커넥트 구조물 내의 금속화 층에 의해 상호 접속되어, 집적 회로를 형성할 수 있다. 상부의 인터커넥트 구조물은 백엔드 오브 라인(BEOL) 공정에서 형성될 수 있으며, 여기서 금속화 층은 상측 소스/드레인 컨택트(156) 및 게이트 컨택트(172)에 접속된다. 수동 디바이스, 메모리(예컨대, 자기 저항성 랜덤 액세스 메모리(MRAM), 저항성 랜덤 액세스 메모리(RRAM), 상변화 랜덤 액세스 메모리(PCRAM) 등) 등과 같은 추가 피처는 BEOL 공정 동안 인터커넥트 구조물과 함께 집적될 수 있다.
일 실시예에서, 디바이스는: 기판의 채널 영역에 인접한 소스/드레인 영역; 소스/드레인 영역 상의 컨택트 에칭 정지 층; 컨택트 에칭 정지 층을 관통하게 연장되고, 소스/드레인 영역에 접속되는 제1 소스/드레인 컨택트; 채널 영역 상의 게이트 구조물; 게이트 구조물에 접속된 게이트 컨택트; 및 게이트 컨택트 주위의 컨택트 스페이서를 포함하고, 컨택트 스페이서, 게이트 구조물, 컨택트 에칭 정지 층, 및 기판은 집단적으로 게이트 구조물과 제1 소스/드레인 컨택트 사이의 보이드를 정의한다. 일부 실시예에서, 디바이스는 게이트 구조물 상의 에칭 정지 층을 더 포함하고, 게이트 컨택트 및 컨택트 스페이서는 에칭 정지 층을 관통하게 연장되고, 컨택트 스페이서는 에칭 정지 층 위에 배치되는 제1 부분, 및 에칭 정지 층 아래에 배치되는 제2 부분을 가진다. 디바이스의 일부 실시예에서, 컨택트 에칭 정지 층 및 제1 소스/드레인 컨택트의 상단 표면들은 동일 평면 상에 있고, 디바이스는 에칭 정지 층을 관통해 제1 소스/드레인 컨택트로 연장되는 제2 소스/드레인 컨택트를 더 포함한다. 일부 실시예에서, 디바이스는: 제1 소스/드레인 컨택트 상의 컨택트 마스크 ― 컨택트 에칭 정지 층 및 컨택트 마스크의 상단 표면들은 동일 평면 상에 있음 ―; 및 컨택트 마스크 및 에칭 정지 층을 관통해 연장되는 제2 소스/드레인 컨택트를 더 포함한다. 디바이스의 일부 실시예에서, 게이트 구조물은 게이트 유전체를 포함하고, 게이트 유전체의 측벽은 보이드에 노출되고, 게이트 유전체의 측벽에는 컨택트 스페이서가 없다. 디바이스의 일부 실시예에서, 게이트 구조물은 게이트 유전체를 포함하고, 게이트 유전체의 측벽은 보이드에 노출되고, 컨택트 스페이서는 게이트 유전체의 측벽을 따라 연장된다.
일 실시예에서, 디바이스는: 제1 소스/드레인 영역; 제1 소스/드레인 영역에 인접한 채널 영역; 채널 영역 상의 게이트 구조물 ― 게이트 구조물은 제1 보이드에 의해 제1 소스/드레인 영역으로부터 분리됨 ―; 게이트 구조물 상의 게이트 마스크; 게이트 마스크를 관통해 연장되어 게이트 구조물과 접촉하는 게이트 컨택트; 및 게이트 컨택트 주위의 컨택트 스페이서를 포함하고, 제1 보이드는 컨택트 스페이서의 하단 표면, 게이트 구조물의 측벽, 제1 소스/드레인 영역의 측벽, 및 채널 영역의 상단 표면을 노출시킨다. 디바이스의 일부 실시예에서, 컨택트 스페이서는 게이트 컨택트의 측벽, 게이트 구조물의 상단 표면, 및 게이트 구조물의 측벽을 따라 연장된다. 디바이스의 일부 실시예에서, 컨택트 스페이서는 게이트 컨택트의 측벽 및 게이트 구조물의 상단 표면을 따라 연장되고, 게이트 구조물의 측벽에는 컨택트 스페이서가 없다. 일부 실시예에서, 디바이스는 채널 영역에 인접한 제2 소스/드레인 영역을 더 포함하고, 게이트 구조물은 제2 보이드에 의해 제2 소스/드레인 영역으로부터 분리되며, 제1 보이드 및 제2 보이드는 동일한 높이를 가진다.
일 실시예에서, 방법은: 게이트 구조물 및 게이트 스페이서를 노출시키기 위해 게이트 마스크를 통해 제1 컨택트 개구부를 에칭하는 단계 ― 게이트 스페이서는 게이트 구조물의 측벽을 따라 그리고 게이트 마스크의 측벽을 따라 배치됨 ―; 게이트 구조물의 측벽을 따라 제1 컨택트 개구부를 확장시키기 위해 게이트 스페이서를 제거하는 단계; 게이트 구조물 위의 제1 컨택트 개구부의 상측부 내에 스페이서 층을 퇴적하는 단계 ― 스페이서 층은 게이트 구조물의 측벽을 따라 제1 컨택트 개구부의 하측부를 밀봉함 ―; 및 제1 컨택트 개구부의 상측부 내에 게이트 컨택트를 형성하는 단계 ― 게이트 컨택트는 게이트 구조물에 접속되고, 스페이서 층은 게이트 컨택트 주위에 배치됨 ―를 포함한다. 일부 실시예에서, 방법은: 채널 영역에 인접하여 소스/드레인 영역을 성장시키는 단계 ― 게이트 구조물은 채널 영역 위에 배치됨 ―; 소스/드레인 영역 위에 제1 층간 유전체를 퇴적하는 단계; 소스/드레인 영역을 노출시키기 위해 제1 층간 유전체를 관통하게 제2 컨택트 개구부를 에칭하는 단계 ― 게이트 마스크는 제2 컨택트 개구부를 에칭하는 동안 게이트 구조물을 덮고 있음 ―; 및 제2 컨택트 개구부 내에 하측 소스/드레인 컨택트를 형성하는 단계 ― 하측 소스/드레인 컨택트는 소스/드레인 영역에 접속됨 ―를 더 포함한다. 방법의 일부 실시예에서, 하측 소스/드레인 컨택트, 게이트 마스크, 및 게이트 스페이서의 상단 표면들은 동일 평면 상에 있다. 일부 실시예에서, 방법은 하측 소스/드레인 컨택트 위에 컨택트 마스크를 형성하는 단계 ― 컨택트 마스크, 게이트 마스크, 및 게이트 스페이서의 상단 표면들은 동일 평면 상에 있음 ―를 더 포함한다. 일부 실시예에서, 방법은: 하측 소스/드레인 컨택트, 게이트 마스크, 및 게이트 스페이서 위에 제2 층간 유전체를 퇴적하는 단계; 제2 층간 유전체를 관통하게 제1 컨택트 개구부를 에칭하는 단계; 및 게이트 스페이서를 제거하는 단계 전에, 하측 소스/드레인 컨택트를 노출시키기 위해 제1 컨택트 개구부를 넓히는 단계 ― 스페이서 층은 하측 소스/드레인 컨택트 위에 추가로 퇴적됨 ―를 더 포함한다. 방법의 일부 실시예에서, 게이트 구조물의 측벽에는 스페이서 층이 없다. 방법의 일부 실시예에서, 게이트 구조물의 측벽은 스페이서 층과 접촉한다. 방법의 일부 실시예에서, 게이트 마스크를 통해 제1 컨택트 개구부를 에칭하는 단계는 이방성 에칭 공정를 수행하는 것을 포함하고, 게이트 스페이서를 제거하는 단계는 등방성 에칭 공정을 수행하는 것을 포함한다. 방법의 일부 실시예에서, 게이트 마스크는 실리콘 질화물을 포함하고, 이방성 에칭 공정은 사불화탄소로 수행되는 건식 에칭이다. 방법의 일부 실시예에서, 게이트 스페이서는 실리콘 질화물을 포함하고, 등방성 에칭 공정은 인산으로 수행되는 습식 에칭이다.
전술한 내용은 본 기술 분야의 기술자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 몇몇 실시예의 특징을 개략적으로 설명하고 있다. 본 기술 분야의 기술자는 본원에 도입된 실시예와 동일한 목적을 수행하고 및/또는 동일한 효과를 달성하는 다른 공정 및 구조물을 설계하거나 수정하기 위한 토대로서 본 개시 내용을 용이하게 사용할 수 있다는 것을 이해해야 한다. 본 기술 분야의 기술자는 또한 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며, 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 변형을 행할 수 있다는 것을 인식해야 한다.
실시예들
실시예 1. 디바이스로서,
기판의 채널 영역에 인접한 소스/드레인 영역;
소스/드레인 영역 상의 컨택트 에칭 정지 층;
컨택트 에칭 정지 층을 관통하게 연장되고, 소스/드레인 영역에 접속되는 제1 소스/드레인 컨택트;
채널 영역 상의 게이트 구조물;
게이트 구조물에 접속되는 게이트 컨택트; 및
게이트 컨택트 주위의 컨택트 스페이서를 포함하되,
컨택트 스페이서, 게이트 구조물, 컨택트 에칭 정지 층, 및 기판은 집단적으로 게이트 구조물과 제1 소스/드레인 컨택트 사이의 보이드(void)를 정의하는 것인, 디바이스.
실시예 2. 실시예 1에 있어서,
게이트 구조물 상의 에칭 정지 층을 더 포함하며, 게이트 컨택트 및 컨택트 스페이서는 에칭 정지 층을 관통하게 연장되고, 컨택트 스페이서는 에칭 정지 층 위에 배치되는 제1 부분 및 에칭 정지 층 아래에 배치되는 제2 부분을 갖는 것인, 디바이스.
실시예 3. 실시예 2에 있어서,
컨택트 에칭 정지 층 및 제1 소스/드레인 컨택트의 상단 표면들은 동일 평면 상에 있으며,
디바이스는 에칭 정지 층을 관통해 제1 소스/드레인 컨택트로 연장되는 제2 소스/드레인 컨택트를 더 포함하는, 디바이스.
실시예 4. 실시예 2에 있어서,
제1 소스/드레인 컨택트 상의 컨택트 마스크 ― 컨택트 에칭 정지 층 및 컨택트 마스크의 상단 표면들이 동일 평면 상에 있음 ―; 및
컨택트 마스크 및 에칭 정지 층을 관통해 연장되는 제2 소스/드레인 컨택트를 더 포함하는, 디바이스.
실시예 5. 실시예 1에 있어서,
게이트 구조물은 게이트 유전체를 포함하며, 게이트 유전체의 측벽은 보이드에 노출되고, 게이트 유전체의 측벽에는 컨택트 스페이서가 없는 것인, 디바이스.
실시예 6. 실시예 1에 있어서,
게이트 구조물은 게이트 유전체를 포함하며, 게이트 유전체의 측벽은 보이드에 노출되고, 컨택트 스페이서가 게이트 유전체의 측벽을 따라 연장되는 것인, 디바이스.
실시예 7. 디바이스로서,
제1 소스/드레인 영역;
제1 소스/드레인 영역에 인접한 채널 영역;
채널 영역 상의 게이트 구조물 ― 게이트 구조물은 제1 보이드에 의해 제1 소스/드레인 영역으로부터 분리됨 ―;
게이트 구조물 상의 게이트 마스크;
게이트 마스크를 관통해 연장되어 게이트 구조물과 접촉하는 게이트 컨택트; 및
게이트 컨택트 주위의 컨택트 스페이서를 포함하며,
제1 보이드는 컨택트 스페이서의 하단 표면, 게이트 구조물의 측벽, 제1 소스/드레인 영역의 측벽, 및 채널 영역의 상단 표면을 노출시키는 것인, 디바이스.
실시예 8. 실시예 7에 있어서,
컨택트 스페이서는 게이트 컨택트의 측벽, 게이트 구조물의 상단 표면, 및 게이트 구조물의 측벽을 따라 연장되는 것인, 디바이스.
실시예 9. 실시예 7에 있어서,
컨택트 스페이서는 게이트 컨택트의 측벽 및 게이트 구조물의 상단 표면을 따라 연장되며, 게이트 구조물의 측벽에는 컨택트 스페이서가 없는 것인, 디바이스.
실시예 10. 실시예 7에 있어서,
채널 영역에 인접하는 제2 소스/드레인 영역을 더 포함하며, 게이트 구조물은 제2 보이드에 의해 제2 소스/드레인 영역으로부터 분리되며, 제1 보이드 및 제2 보이드는 동일한 높이를 갖는 것인, 디바이스.
실시예 11. 방법으로서,
게이트 구조물 및 게이트 스페이서를 노출시키기 위해 게이트 마스크를 관통해 제1 컨택트 개구부를 에칭하는 단계 ― 게이트 스페이서는 게이트 구조물의 측벽을 따라 그리고 게이트 마스크의 측벽을 따라 배치됨 ―;
게이트 구조물의 측벽을 따라 제1 컨택트 개구부를 확장시키기 위해 게이트 스페이서를 제거하는 단계;
게이트 구조물 위의 제1 컨택트 개구부의 상측부 내에 스페이서 층을 퇴적하는 단계 ― 스페이서 층은 게이트 구조물의 측벽을 따라 제1 컨택트 개구부의 하측부를 밀봉함 ―; 및
제1 컨택트 개구부의 상측부 내에 게이트 컨택트를 형성하는 단계 ― 게이트 컨택트는 게이트 구조물에 접속되고, 스페이서 층이 게이트 컨택트 주위에 배치됨 ―를 포함하는, 방법.
실시예 12. 실시예 11에 있어서,
채널 영역에 인접하여 소스/드레인 영역을 성장시키는 단계 ― 게이트 구조물은 채널 영역 위에 배치됨 ―;
소스/드레인 영역 위에 제1 층간 유전체를 퇴적하는 단계;
소스/드레인 영역을 노출시키기 위해 제1 층간 유전체를 관통해 제2 컨택트 개구부를 에칭하는 단계 ― 제2 컨택트 개구부를 에칭하는 동안 게이트 마스크가 게이트 구조물을 덮고 있음 ―; 및
제2 컨택트 개구부 내에 하측 소스/드레인 컨택트를 형성하는 단계 ― 하측 소스/드레인 컨택트는 소스/드레인 영역에 접속됨 ―를 더 포함하는, 방법.
실시예 13. 실시예 12에 있어서,
하측 소스/드레인 컨택트, 게이트 마스크, 및 게이트 스페이서의 상단 표면들은 동일 평면 상에 있는 것인, 방법.
실시예 14. 실시예 12에 있어서,
하측 소스/드레인 컨택트 위에 컨택트 마스크를 형성하는 단계를 더 포함하며, 컨택트 마스크, 게이트 마스크, 및 게이트 스페이서의 상단 표면들은 동일 평면 상에 있는 것인, 방법.
실시예 15. 실시예 12에 있어서,
하측 소스/드레인 컨택트, 게이트 마스크, 및 게이트 스페이서 위에 제2 층간 유전체를 퇴적하는 단계;
제2 층간 유전체를 관통해 제1 컨택트 개구부를 에칭하는 단계; 및
게이트 스페이서를 제거하는 단계 전에, 하측 소스/드레인 컨택트를 노출시키기 위해 제1 컨택트 개구부를 넓히는 단계 ― 하측 소스/드레인 컨택트 위에 스페이서 층이 추가로 퇴적됨 ―를 더 포함하는, 방법.
실시예 16. 실시예 11에 있어서,
게이트 구조물의 측벽에 스페이서 층이 없는 것인, 방법.
실시예 17. 실시예 11에 있어서,
게이트 구조물의 측벽은 스페이서 층과 접촉하는 것인, 방법.
실시예 18. 실시예 11에 있어서,
게이트 마스크를 관통해 제1 컨택트 개구부를 에칭하는 단계는 이방성 에칭 공정를 수행하는 단계를 포함하고, 게이트 스페이서를 제거하는 단계는 등방성 에칭 공정을 수행하는 단계를 포함하는 것인, 방법.
실시예 19. 실시예 18에 있어서,
게이트 마스크는 실리콘 질화물을 포함하고, 이방성 에칭 공정은 사불화탄소로 수행되는 건식 에칭인 것인, 방법.
실시예 20. 실시예 18에 있어서,
게이트 스페이서는 실리콘 질화물을 포함하고, 등방성 에칭 공정은 인산으로 수행되는 습식 에칭인 것인, 방법.

Claims (10)

  1. 디바이스로서,
    기판의 채널 영역에 인접한 소스/드레인 영역;
    상기 소스/드레인 영역 상의 컨택트 에칭 정지 층;
    상기 컨택트 에칭 정지 층을 관통하게 연장되고, 상기 소스/드레인 영역에 접속되는 제1 소스/드레인 컨택트;
    상기 채널 영역 상의 게이트 구조물;
    상기 게이트 구조물에 접속되는 게이트 컨택트; 및
    상기 게이트 컨택트 주위의 컨택트 스페이서를 포함하되,
    상기 컨택트 스페이서, 상기 게이트 구조물, 상기 컨택트 에칭 정지 층, 및 상기 기판은 집단적으로 상기 게이트 구조물과 상기 제1 소스/드레인 컨택트 사이의 보이드(void)를 정의하는 것인, 디바이스.
  2. 제1항에 있어서,
    상기 게이트 구조물 상의 에칭 정지 층을 더 포함하며, 상기 게이트 컨택트 및 상기 컨택트 스페이서는 상기 에칭 정지 층을 관통하게 연장되고, 상기 컨택트 스페이서는 상기 에칭 정지 층 위에 배치되는 제1 부분 및 상기 에칭 정지 층 아래에 배치되는 제2 부분을 갖는 것인, 디바이스.
  3. 제2항에 있어서,
    상기 컨택트 에칭 정지 층 및 상기 제1 소스/드레인 컨택트의 상단 표면들은 동일 평면 상에 있으며,
    상기 디바이스는 상기 에칭 정지 층을 관통해 상기 제1 소스/드레인 컨택트로 연장되는 제2 소스/드레인 컨택트를 더 포함하는, 디바이스.
  4. 제2항에 있어서,
    상기 제1 소스/드레인 컨택트 상의 컨택트 마스크 ― 상기 컨택트 에칭 정지 층 및 상기 컨택트 마스크의 상단 표면들이 동일 평면 상에 있음 ―; 및
    상기 컨택트 마스크 및 상기 에칭 정지 층을 관통해 연장되는 제2 소스/드레인 컨택트를 더 포함하는, 디바이스.
  5. 제1항에 있어서,
    상기 게이트 구조물은 게이트 유전체를 포함하며, 상기 게이트 유전체의 측벽은 상기 보이드에 노출되고, 상기 게이트 유전체의 측벽에는 상기 컨택트 스페이서가 없는 것인, 디바이스.
  6. 제1항에 있어서,
    상기 게이트 구조물은 게이트 유전체를 포함하며, 상기 게이트 유전체의 측벽은 상기 보이드에 노출되고, 상기 컨택트 스페이서가 상기 게이트 유전체의 측벽을 따라 연장되는 것인, 디바이스.
  7. 디바이스로서,
    제1 소스/드레인 영역;
    상기 제1 소스/드레인 영역에 인접한 채널 영역;
    상기 채널 영역 상의 게이트 구조물 ― 상기 게이트 구조물은 제1 보이드에 의해 상기 제1 소스/드레인 영역으로부터 분리됨 ―;
    상기 게이트 구조물 상의 게이트 마스크;
    상기 게이트 마스크를 관통해 연장되어 상기 게이트 구조물과 접촉하는 게이트 컨택트; 및
    상기 게이트 컨택트 주위의 컨택트 스페이서를 포함하며,
    상기 제1 보이드는 상기 컨택트 스페이서의 하단 표면, 상기 게이트 구조물의 측벽, 상기 제1 소스/드레인 영역의 측벽, 및 상기 채널 영역의 상단 표면을 노출시키는 것인, 디바이스.
  8. 제7항에 있어서,
    상기 컨택트 스페이서는 상기 게이트 컨택트의 측벽, 상기 게이트 구조물의 상단 표면, 및 상기 게이트 구조물의 측벽을 따라 연장되는 것인, 디바이스.
  9. 제7항에 있어서,
    상기 컨택트 스페이서는 상기 게이트 컨택트의 측벽 및 상기 게이트 구조물의 상단 표면을 따라 연장되며, 상기 게이트 구조물의 측벽에는 상기 컨택트 스페이서가 없는 것인, 디바이스.
  10. 방법으로서,
    게이트 구조물 및 게이트 스페이서를 노출시키기 위해 게이트 마스크를 관통해 제1 컨택트 개구부를 에칭하는 단계 ― 상기 게이트 스페이서는 상기 게이트 구조물의 측벽을 따라 그리고 상기 게이트 마스크의 측벽을 따라 배치됨 ―;
    상기 게이트 구조물의 측벽을 따라 상기 제1 컨택트 개구부를 확장시키기 위해 상기 게이트 스페이서를 제거하는 단계;
    상기 게이트 구조물 위의 상기 제1 컨택트 개구부의 상측부 내에 스페이서 층을 퇴적하는 단계 ― 상기 스페이서 층은 상기 게이트 구조물의 측벽을 따라 상기 제1 컨택트 개구부의 하측부를 밀봉함 ―; 및
    상기 제1 컨택트 개구부의 상측부 내에 게이트 컨택트를 형성하는 단계 ― 상기 게이트 컨택트는 상기 게이트 구조물에 접속되고, 상기 스페이서 층이 상기 게이트 컨택트 주위에 배치됨 ―를 포함하는, 방법.
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