KR0131744B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법

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KR0131744B1
KR0131744B1 KR1019930030478A KR930030478A KR0131744B1 KR 0131744 B1 KR0131744 B1 KR 0131744B1 KR 1019930030478 A KR1019930030478 A KR 1019930030478A KR 930030478 A KR930030478 A KR 930030478A KR 0131744 B1 KR0131744 B1 KR 0131744B1
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Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로서, 불순물이 도핑된 비정질실리콘층과 불순물이 도핑되지 않은 비정질실리콘층을 순차적으로 반복 적층한 후, 열처리하여 다결정화 및 불순물을 활성화시키고, 산화막 패턴과 그 측벽의 질화막 스페이서를 이용하여 상기 폴리실리콘층들로된 실린더형 저장전극을 형성한 후, 상기 폴리실리콘층들간의 식각선택비차를 이용하여 상기 저장전극의 폴리실리콘층 내외측벽에 요홈들을 형성하였으므로, 저장전극의 폴리실리콘층 내외측벽에 형성되는 요홈의 깊이를 용이하게 제어할 수 있고, 동일한 면적에서 저장전극의 표면적에 비례하는 정전용량이 증가되므로 반도체 소자를 고집적화할 수 있으며, 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 캐패시터 제조방법
제1도 (a)~(c)는 종래기술에 따른 반도체 소자의 캐패시터 제조공정도
제2도 (a)~(e)는 본 발명에 따른 반도체 소자의 캐패시터 제조공정도
* 도면의 주요부분에 대한 부호의 설명
11,31 : 반도체 기판 12,32 : 필드 산화막
13,33 : 게이트 산화막 14,34 : 게이트 전극
15,35 : 소오스/드레인영역 16,36 : 층간절연막
17,37 : 비트라인 18,38 : 평탄화층
19,22,39,42 : 산화막 20,40 : 콘택홀
21,23,41',46',47',48',49',50' : 폴리실리콘층
41,46,47,48,49,50 : 비정질실리콘층
24 : 폴리 스페이서 25,45 : 저장전극
52 : 요홈
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로서, 특히 불순물이 도핑된 비정질실리콘층과 불순물이 도핑되지 않은 비정질실리콘층을 순차적으로 반복적층한 후, 열처리하여 폴리 실리콘화하고 실린더형 저장전극을 형성하며 불순물 도핑 정도에 따른 폴리실리콘층들간의 식각선택비차를 이용하여 실린더형 저장전극의 측벽에 요철을 형성하여 표면적을 증가시켜 단위 면적당 정전 용량을 증가시켜 소자 동작의 신뢰성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
최근 반도체 소자 특히 디램의 고집적화 추세에따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있다.
특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 반도체 기판 상에 세로 및 가로 방향으로 일정 간격을 유지하여 워드선인 게이트들과 금속 배선인 비트선들이 직교 배치되어 있으며, 두개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다.
이때 상기 캐패시터는 주로 폴리 실리콘을 도전체로하여 산화막, 질화막 또는 그 적층막인 오.엔.오(oxide-nitride-oxide)막을 유전체로 사용하고 있는데, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램소자의 고집적화에 중요한 요인이 된다.
따라서 C=(ε0×εr×A)/T (여기서 ε0은 진공 유전율(permitivity of vaccum), εr은 유전막의 유전상수(dielectric constant), A는 캐패시터의 면적 그리고 T는 유전막의 두께)로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법이 있다. 그러나 이러한 방법들은 모두 각각의 문제점을 가지고 있다.
즉, 높은 유전상수를 갖는 유전물질, 예를들어 Ta2O5, TiO2또는 SrTiO3등이 연구되고 있으나, 이러한 물질들의 유전 파괴전압등과 같은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않아 실제소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.
또한 캐패시터의 표면적을 증가시키기 위하여 폴리 실리콘을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Pin) 구조나, 원통형 또는 사각틀체 형상의 실린더 구조로 형성하거나, 폴리 실리콘의 그레인을 이용하는 에이치.에스.지(hemispherical grain ploy silicon; 이하 HSG 라 칭함) 공정을 사용하기도 한다. 그러나 이러한 방법들도 디램의 고집적화에 따라 면적이 감소되어 여전히 충분한 정전 용량을 갖지 못하는 문제점이 있다.
종래 실린더형 캐패시터의 제조 방법을 제1도 (a)~(c)를 참조하여 살펴보면 다음과 같다.
먼저, 반도체기판(11)상에 소자분리를 위한 필드산화막(12)과 게이트 산화막(13)과 게이트전극(14) 및 소오스/드레인영역(15)을 형성한 후, 상기 구조의 전표면에 층간절연막(16)을 형성한다. 그다음 상기 소오스/드레인영역(15)의 비트라인 콘택으로 예정된 부분상의 층간절연막(16)을 제거한 후, 비트라인(17)을 형성하고, 상기구조의 전표면에 비.피.에스.지(boro phospho silicate glass : BPSG)등으로된 평탄화층(18)과 산화막(19)을 순차적으로 형성한다. 그후, 상기 소오스/드레인영역(15)의 저장 전극 콘택으로 예정된 부분상의 산화막(19)에서 층간절연막(16)까지 순차적으로 제거하여 저장전극 콘택홀(20)을 형성한다.
그 다음 상기 콘택홀(20)을 메우는 제1폴리실리콘층(21)을 전표면에 형성한 후, 상기 콘택홀(20) 상부의 제1폴리실리콘층(21)상에 두꺼운 산화막(22) 패턴을 형성한다. (제1도 (a) 참조).
그후, 상기 산화막(22) 패턴에 의해 노출되어 있는 제1폴리실리콘층(21)을 제거하여 상기 콘택홀(20)을 메우는 제1폴리실리콘층(21) 패턴을 형성한 후, 상기 구조의 전표면에 제2 폴리실리콘층(23)을 형성한다. (제1도 (b) 참조).
그후, 상기 제2 폴리실리콘층(23)을 전면 이방성 식각하여 상기 산화막(22)패턴의 측벽에 폴리 스페이서(24)을 형성한 후, 상기 산화막(22) 패턴과 산화막(19)을 제거하여 제1 폴리실리콘층(21) 패턴 및 폴리 스페이서(24)로 구성되는 실린더형 저장전극(25)을 형성한다. (제1도 (c) 참조).
상기와 같이 형성된 종래 실린더형 저장전극으로는 면적이 적은 고집적화된 반도체 소자, 예를들어 64M, 256M 디램급에서는 충분한 정전용량을 확보할 수 없어 소자 동작의 신뢰성이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 불순물이 도핑된 폴리실리콘과 도핑되지 않은 폴리실리콘간의 식각선택비차를 이용하여 실린더형 저장전극의 내외측벽에 오목볼록한 요철을 형성하여 표면적에 비례하는 단위면적당 정전용량을 증가시켜 집적도 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 이 발명에 따른 반도체 소자의 캐패시터 제조방법의 특징은 소정의 하부 구조물을 가지는 반도체 기판상에 평탄화층을 형성하는 공정과, 상기 평탄화층상에 산화막을 형성하는 공정과, 상기 반도체기판에서 저장전극 콘택으로 예정된 부분들상의 산화막에서 층간절연막까지 순차적으로 제거하여 저장전극 콘택홀을 형성하는 공정과, 상기 저장전극 콘택홀을 메꾸는 불순물이 도핑된 제1비정질실리콘층을 상기 구조의 전표면에 형성하는 공정과, 상기 제1비정질 실리콘층상에 제2 및 제3비정질실리콘층을 불순물이 도핑되지 않은 비정질 실리콘과 불순물이 도핑된 비정질 실리콘으로 형성하는 공정과, 상기 반도체 기판을 550 ~ 700℃에서 열처리하여 상기 제1,2,3 비정질실리콘층을 다결정화하여 제1 내지 제3 폴리실리콘층을 형성하고, 전기적으로 활성화시키는 공정과, 상기 제3 폴리실리콘층 상에 산화막패턴을 형성하는 공정과, 상기 산화막패턴의 측벽에 질화막 스페이서를 형성하는 공정과, 상기 질화막 스페이서 및 산화막패턴을 마스크로하여 상기 제1폴리실리콘층이 노출되도록 제3 및 제2폴리실리콘층을 순차적으로 식각하는 공정과, 상기 산화막패턴을 제거하는 공정과, 상기 질화막 스페이서를 마스크로하여 상기 질화막 스페이서 내측의 제3 및 제2폴리실리콘층과 외측의 제1폴리실리콘층을 제거하여 폴리 측벽을 구비하는 실린더형 저장전극을 형성하는 공정과, 상기 질화막 스페이서를 습식식각하여 제거하는 공정과, 상기 폴리 측벽을 HNO3: CH3COOH : HF : 순수 = 30 : 3 : 0.5 : 15.5 비율의 습식용액으로 식각하여 불순물이 도핑된 폴리실리콘층의 내외측벽이 식각되어 요홈을 형성하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체 소자의 캐패시터 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다.
제2도 (a)~(e)는 본 발명에 따른 반도체소자의 캐패시터 제조 공정도이다.
제2도 (a)를 참조하면, 반도체기판(31)상에 소자분리를 위한 필드산화막(32) 및 게이트 산화막(33), 게이트 전극(34) 그리고 소오스/드레인영역(35)으로 구성되는 모스(metal oxide semiconductor) 구조를 형성한 후, 상기 구조의 전표면에 층간절연막(36)을 산화막 재질로 형성한다.
그 다음, 상기 소오스/드레인영역(35)의 비트선 콘택으로 예정된 부분상의 층간절연막(36)을 제거하고 이를 메우는 비트라인(37)을 형성한 후, BPSG로된 평탄화층(38)과 도핑되지 않은 산화막(39)을 순차적으로 형성한다.
그 다음, 상기 소오스/드레인영역(35)의 저정전극 콘택으로 예정되어 있는 부분상의 산화막(39)과평탄화층(38) 및 층간절연막(36)을 순차적으로 사진식각하여 저장전극 콘택홀(40)을 형성한다.
제2도 (b)를 참조하면, 상기 구조의 전표면에 제1 비정질실리콘층(41)을 도포하여 상기 저장전극 콘택홀(40)을 메꾼 후, 상기 제1 비정질실리콘층(41)상에 제2 내지 제6 비정질실리콘층(46),(47),(48),(49),(50)을 순차적으로 얇게 형성한다.
이때, 상기 제1, 제3 및 제5 비정질실리콘층(41),(47),(49)은 보론이나, 인등과 같은 불순물이 도핑된 비정질실리콘이고, 제2, 제4, 제6 비정질실리콘층(46),(48),(50)은 불순물이 도핑되지 않은 비정질실리콘이다.
그 다음, 상기 구조의 반도체기판(31)을 550~700℃ 정도의 온도에서 열처리하여 상기 불순물이 도핑된 제1, 제3 및 제5 비정질실리콘층(41),(47),(49)의 불순물을 활성화시킴과 동시에 제1 내지 제5 비정질실리콘층(41),(46),(48),(49),(50)을 다결정화시켜 제1 내지 제5 폴리실리콘층(41'),(46'),(48'),(49'),(50')을 형성한다.
이때, 상기 열처리 온도가 비교적 낮은 것은 불순물이 다른층으로 확산되어 도핑농도에따른 식각선택비차를 감소시키는 것을 방지하기 위한 것이다.
그후, 상기 저장전극 콘택홀(40) 상측의 제 6 폴리실리콘층(50')상에 산화막(42) 패턴을 형성한다.
이때, 상기 산화막(42) 패턴은 상기 저장전극 콘택홀(40) 형성시의 마스크를 사용하여 직육면체 형상이나 원기둥형상으로 형성한다.
제2도 (c)를 참조하면, 상기 구조의 전표면에 질화막(도시되지 않음)을 상기 산화막(42) 패턴 보다 두껍게 형성한 후, 전면 이방성식각하여 상기 산화막(42)패턴의 측벽에 질화막 스페이서(51)를 형성한다.
그후, 상기 질화막 스페이서(51) 및 산화막(42) 패턴을 마스크로하여 노출되어 있는 제6폴리실리콘층(50')에서 제3폴리실리콘층(47')까지 순차적으로 식각하여 제2 폴리실리콘층(46')을 노출시킨다.
제2도(d)를 참조하면, 상기 산화막(42) 패턴을 제거하여 상기 질화막 스페이서(51) 내측의 제6 폴리실리콘층(50')을 노출시킨 후, 상기 질화막 스페이서(51)를 마스크로하여 상기 질화막 스페이서(51) 내측은 제6폴리실리콘층(50')에서 제2폴리실리콘층(46') 까지 순차적으로 제거하고, 상기 질화막 스페이서(51) 외측의 제2 및 제1폴리실리콘층(46'),(41')을 제거하여 상기 저장전극 콘택홀(40)을 메운 T자 형상의 제1 폴리실리콘층(41') 패턴과 그 테두리에 접하는 사각틀체 형상이나 원통형상의 폴리 측벽(44)으로 구성되는 저장전극(45)을 형성한다.
이때, 상기 폴리 측벽(44)은 제2 내지 제 6 폴리실리콘층(46'),(47'),(48'),(49'),(50') 패턴으로 구성된다.
제2도(e)를 참조하면, 상기 질화막 스페이서(51)를 습식식각으로 제거한 후, 상기 반도체기판(31)을 질산이 함유된 식각용액으로 처리하여 상기 폴리 내외측벽에 요홈(52)들을 형성하고, 동시에 상기 산화막(39)을 제거하여 평탄화층(38)이 노출된다.
이때, 상기 식각용액은 HNO3: CH3COOH : HF : 순수 = 30 : 3 : 0.5 : 15.5 의 비율로 형성된 용액이며, 상기 습식식각에서 불순물이 도핑된 제1, 제3 및 제5 폴리실리콘층(41'),(47'),(49')은 불순물이 도핑되지 않은 제2, 제4, 제6 폴리실리콘층(46'),(48'),(50')에 비해 빨리 식각되는 성질을 이용한 것이다.
따라서, 상기 폴리실리콘층간의 식각선택비차에 따라 폴리 내외측벽에 형성된 요홈(52)들 만큼 저장전극(45)의 표면적이 증가된다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 캐패시터 제조방법은 불순물이 도핑된 비정질실리콘층과 불순물이 도핑되지 않은 비정질실리콘층을 순차적으로 반복 적층한 후, 열처리하여 다결정화시키고 불순물을 활성화시키고, 산화막 패턴과 그 측벽의 질화막 스페이서를 이용하여 상기 폴리실리콘층들로된 실린더형 저장전극을 형성한 후, 상기 폴리실리콘층들간의 식각선택비차를 이용하여 상기 저장전극의 폴리실리콘층 내외측벽에 요홈들을 형성하였으므로, 저장전극의 폴리실리콘층 내외측벽에 형성되는 요홈의 깊이를 용이하게 제어할 수 있고, 동일한 면적에서 저장전극의 표면적에 비례하는 정전용량이 증가되므로 반도체 소자를 고집적화할 수 있으며, 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (3)

  1. 소정의 하부 구조물을 가지는 반도체 기판상에 평탄화층을 형성하는 공정과, 상기 평탄화층상에 산화막을 형성하는 공정과, 상기 반도체기판에서 저장전극 콘택으로 예정된 부분들상의 산화막에서 층간 절연막까지 순차적으로 제거하여 저장전극 콘택홀을 형성하는 공정과, 상기 저장전극 콘택홀을 메꾸는 불순물이 도핑된 제1비정질실리콘층을 상기구조의 전표면에 형성하는 공정과, 상기 제1비정질 실리콘층상에 제2 및 제3 비정질실리콘층을 불순물이 도핑되지 않은 비정질 실리콘과 불순물이 도핑된 비정질 실리콘으로 형성하는 공정과, 상기 반도체 기판을 550~700℃에서 열처리하여 상기 제1,2,3 비정질실리콘층을 다결정화하여 제1 내지 제3폴리실리콘층을 형성하고, 전기적으로 활성화 시키는 공정과, 상기 제3폴리실리콘층 상에 산화막패턴을 형성하는 공정과, 상기 산화막패턴의 측벽에 질화막 스페이서를 형성하는 공정과, 상기 질화막 스페이서 및 산화막패턴을 마스크로하여 상기 제1폴리실리콘 층이 노출되도록 제3 및 제2폴리실리콘층을 순차적으로 식각하는 공정과, 상기 산화막패턴을 제거하는 공정과, 상기 질화막 스페이서를 마스크로하여 상기 질화막 스페이서 내측의 제3 및 제2폴리실리콘층과 외측의 제1 폴리실리콘층을 제거하여 폴리 측벽을 구비하는 실린더형 저장전극을 형성하는 공정과, 상기 질화막 스페이서를 습식식각하여 제거하는 공정과, 상기 폴리 측벽을 HNO3: CH3COOH : HF : 순수 = 30 : 3 : 0.5 : 15.5 비율의 습식용액으로 식각하여 불순물이 도핑된 폴리실리콘층의내외측벽이 식각되어 요홈을 형성하는 공정을 구비하는 반도체소자의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 질화막 스페이서 형성 공정은 상기 산화막패턴 및 제3폴리 실리콘층상에 질화막을 형성하고 이를 전면식각하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 제3비정질실리콘상에 별도의 비정질실리콘층들을 추가로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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JP6327981A JP2949045B2 (ja) 1993-12-28 1994-12-28 半導体素子のキャパシター製造方法
US08/365,345 US5478769A (en) 1993-12-28 1994-12-28 Process for fabricating a stashed capacitor in a semiconductor device
DE4446983A DE4446983C2 (de) 1993-12-28 1994-12-28 Verfahren zur Herstellung eines Kondensators einer Halbleitervorrichtung

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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5639689A (en) * 1993-12-29 1997-06-17 Hyundai Electronics Industries Co., Ltd. Method for fabricating storage electrode of semiconductor device
KR0180779B1 (ko) * 1995-02-27 1999-03-20 김주용 반도체소자의 캐패시터 제조방법
US5831282A (en) * 1995-10-31 1998-11-03 Micron Technology, Inc. Method of producing an HSG structure using an amorphous silicon disorder layer as a substrate
JP2751952B2 (ja) * 1995-11-10 1998-05-18 日本電気株式会社 半導体装置の製造方法
US5869389A (en) * 1996-01-18 1999-02-09 Micron Technology, Inc. Semiconductor processing method of providing a doped polysilicon layer
US5928969A (en) * 1996-01-22 1999-07-27 Micron Technology, Inc. Method for controlled selective polysilicon etching
JP2790110B2 (ja) * 1996-02-28 1998-08-27 日本電気株式会社 半導体装置の製造方法
US5736441A (en) * 1996-03-15 1998-04-07 United Microelectronics Corporation High-capacitance dynamic random access memory cell and method for fabricating the same
US5677221A (en) * 1996-06-19 1997-10-14 Vanguard International Semiconductor Corp. Method of manufacture DRAM capacitor with reduced layout area
US5789267A (en) * 1996-08-23 1998-08-04 Mosel Vitelic, Inc. Method of making corrugated cell contact
US5677222A (en) * 1996-10-11 1997-10-14 Vanguard International Semiconductor Corporation Method for forming a DRAM capacitor
US5766993A (en) * 1996-11-25 1998-06-16 Vanguard International Semiconductor Corporation Method of fabricating storage node electrode, for DRAM devices, using polymer spacers, to obtain polysilicon columns, with minimum spacing between columns
TW311258B (en) * 1997-01-24 1997-07-21 United Microelectronics Corp Manufacturing method of stack capacitor of dynamic random access memory
US5766994A (en) * 1997-04-11 1998-06-16 Vanguard International Semiconductor Corporation Dynamic random access memory fabrication method having stacked capacitors with increased capacitance
US5728618A (en) * 1997-06-04 1998-03-17 Vanguard International Semiconductor Corporation Method to fabricate large capacitance capacitor in a semiconductor circuit
US6043119A (en) * 1997-08-04 2000-03-28 Micron Technology, Inc. Method of making a capacitor
US5759895A (en) * 1997-10-14 1998-06-02 Vanguard International Semiconductor Company Method of fabricating a capacitor storage node having a rugged-fin surface
JP3180740B2 (ja) * 1997-11-11 2001-06-25 日本電気株式会社 キャパシタの製造方法
US6015735A (en) * 1998-01-13 2000-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a multi-anchor DRAM capacitor and capacitor formed
US6153540A (en) * 1998-03-04 2000-11-28 Applied Materials, Inc. Method of forming phosphosilicate glass having a high wet-etch rate
US5854119A (en) * 1998-04-13 1998-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Robust method of forming a cylinder capacitor for DRAM circuits
US5973350A (en) * 1998-04-14 1999-10-26 Texas Instruments - Acer Incorporated Stacked capacitor structure for high density DRAM cells
US6207498B1 (en) * 1998-06-05 2001-03-27 United Integrated Circuits Corp. Method of fabricating a coronary-type capacitor in an integrated circuit
US6358793B1 (en) 1999-02-26 2002-03-19 Micron Technology, Inc. Method for localized masking for semiconductor structure development
US6133091A (en) * 1999-11-05 2000-10-17 United Silicon Inc. Method of fabricating a lower electrode of capacitor
TW475207B (en) * 2000-07-24 2002-02-01 United Microelectronics Corp Method to improve hump phenomenon on surface of doped polysilicon layer
US6417066B1 (en) 2001-02-15 2002-07-09 Taiwan Semiconductor Manufacturing Company Method of forming a DRAM capacitor structure including increasing the surface area using a discrete silicon mask
KR100476380B1 (ko) * 2002-06-29 2005-03-16 주식회사 하이닉스반도체 반도체 장치의 실린더형 캐패시터 제조방법
US20070255270A1 (en) * 2006-04-27 2007-11-01 Medtronic Vascular, Inc. Intraluminal guidance system using bioelectric impedance
US10079277B2 (en) 2016-11-28 2018-09-18 United Microelectronics Corp. Method of fabricating metal-insulator-metal capacitor

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0750347B1 (en) * 1987-06-17 2002-05-08 Fujitsu Limited Dynamic random access memory device and method of producing the same
JPH04252068A (ja) * 1991-01-10 1992-09-08 Fujitsu Ltd 半導体装置
US5053351A (en) * 1991-03-19 1991-10-01 Micron Technology, Inc. Method of making stacked E-cell capacitor DRAM cell
JPH0629483A (ja) * 1991-04-29 1994-02-04 Micron Technol Inc スタック型ｉセルキャパシタおよびその製造方法
TW243541B (ko) * 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
US5153813A (en) * 1991-10-31 1992-10-06 International Business Machines Corporation High area capacitor formation using dry etching
JPH05347258A (ja) * 1992-06-16 1993-12-27 Fujitsu Ltd 半導体装置の製造方法

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