CN104335349A - 具有纳米线存取晶体管的dram - Google Patents

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Abstract

一种半导体纳米线与环绕式半导体部分(30D)一体地形成，该环绕式半导体部分接触位于深沟槽上部部分并且接触深沟槽电容器的内部电极(16)的导电顶盖结构(18)的侧壁。半导体纳米线(30N)悬于埋入绝缘体层(20)上方。栅电介质层(32L)形成在包括半导体纳米线和环绕式半导体部分的半导体材料结构(30P)的表面上。环绕式栅电极部分(30D)绕半导体纳米线的中心部分形成并且形成栅分隔件(52)。去除图案化的半导体材料结构的物理暴露部分，执行选择性外延和金属化，以将半导体纳米线的源侧端部连接到导电顶盖结构。

Description

具有纳米线存取晶体管的DRAM
技术领域
本公开涉及半导体结构，特别地，涉及包括纳米线存取晶体管的动态随机存取存储器(DRAM)单元及其制造方法。
背景技术
为了得到高面积电容(area capacitance)和低器件泄漏，在各种半导体芯片中使用深沟槽电容器。通常，深沟槽电容器提供范围在4fF(毫微微法)至120fF的电容。深沟槽电容器可被用作动态随机存取存储器(DRAM)中的电荷存储单元，动态随机存取存储器可被设置为独立式半导体芯片，或者可被嵌入片上系统(SoC)半导体芯片中。深沟槽电容器还可用于各种电路应用中，诸如用于射频(RF)电路中的电荷泵或容性模拟组件中。
随着半导体器件的尺寸缩放，采用具有环绕式(wraparound)栅结构的半导体纳米线晶体管来提供优于传统场效应晶体管的增强的栅控制和更低的漏电流。然而，这种半导体纳米线晶体管与深沟槽电容器的集成仍然是个挑战，因为半导体纳米线因半导体纳米线的横向尺寸小而固有地限制了与任何其它结构的接触面积。
发明内容
一种半导体纳米线，与环绕式半导体部分一体地形成，该环绕式半导体部分接触位于深沟槽上部部分并且接触深沟槽电容器的内部电极的导电顶盖结构的侧壁。半导体纳米线悬于埋入绝缘体层上方。栅电介质层形成在包括半导体纳米线和环绕式半导体部分的图案化的半导体材料结构的表面上。环绕式栅电极部分绕半导体纳米线的中心部分形成并且形成栅分隔件。去除图案化的半导体材料结构的物理暴露部分，执行选择性外延和金属化，以将半导体纳米线的源侧端部连接到导电顶盖结构。
根据本公开的一方面，一种半导体结构包括嵌入基板中的沟槽电容器。沟槽电容器包括内部电极、节点电介质和外部电极。该半导体结构还包括接触内部电极并且覆在内部电极上的导电带结构。另外，该半导体结构包括覆在基板中的绝缘体层上的半导体纳米线。源区接触半导体纳米线的一端。源侧金属半导体合金部分接触源区和导电带结构。
根据本公开的另一方面，提供了一种形成半导体结构的方法。在包括操纵基板、埋入绝缘体层和顶部半导体层的绝缘体上半导体基板中，形成包括内部电极、节点电介质和外部电极的沟槽电容器。在所述内部电极上方形成导电顶盖结构。用顶部半导体层的一部分形成包括半导体纳米线和环绕式半导体部分的图案化的半导体材料结构，所述环绕式半导体部分横向接触所述导电顶盖结构。形成所述半导体纳米线的与所述环绕式半导体部分邻接的部分。所述半导体纳米线的端面被物理暴露。通过沉积至少一种导电材料，在所述物理暴露的端面和所述导电顶盖结构之间形成导电路径。
附图说明
图1A是根据本公开的实施例的在绝缘体上半导体(SOI)基板中形成深沟槽电容器、导电顶盖结构和电介质顶盖结构之后的示例性半导体结构的俯视图。
图1B是沿着图1A的垂直面B-B’的示例性半导体结构的垂直剖视图。
图2A是根据本公开的实施例的在将顶部半导体层光刻图案化成图案化的半导体材料结构之后的示例性半导体结构的俯视图。
图2B是沿着图2A的垂直面B-B’的示例性半导体结构的垂直剖视图。
图3A是根据本公开的实施例的在去除光致抗蚀剂之后的示例性半导体结构的俯视图。
图3B是沿着图3A的垂直面B-B’的示例性半导体结构的垂直剖视图。
图4A是根据本公开的实施例的在将图案化的半导体材料部分变薄和变窄之后的示例性半导体结构的俯视图。
图4B是沿着图4A的垂直面B-B’的示例性半导体结构的垂直剖视图。
图5A是根据本公开的实施例的在通过去除埋入绝缘体层的部分来底切半导体纳米线和环绕式半导体部分之后的示例性半导体结构的俯视图。
图5B是沿着图5A的垂直面B-B’的示例性半导体结构的垂直剖视图。
图6A是根据本公开的实施例的在形成栅电介质层之后的示例性半导体结构的俯视图。
图6B是沿着图6A的垂直面B-B’的示例性半导体结构的垂直剖视图。
图7A是根据本公开的实施例的在形成栅堆叠之后的示例性半导体结构的俯视图。
图7B是沿着图7A的垂直面B-B’的示例性半导体结构的垂直剖视图。
图8A是根据本公开的实施例的在去除图案化半导体材料部分的焊盘部分之后的示例性半导体结构的俯视图。
图8B是沿着图8A的垂直面B-B’的示例性半导体结构的垂直剖视图。
图9A是根据本公开的实施例的在形成栅分隔件之后的示例性半导体结构的俯视图。
图9B是沿着图9A的垂直面B-B’的示例性半导体结构的垂直剖视图。
图10A是根据本公开的实施例的在去除图案化的半导体材料结构的物理暴露部分之后的示例性半导体结构的俯视图。
图10B是沿着图10A的垂直面B-B’的示例性半导体结构的垂直剖视图。
图11A是根据本公开的实施例的在选择性沉积源区和漏区之后的示例性半导体结构的俯视图。
图11B是沿着图11A的垂直面B-B’的示例性半导体结构的垂直剖视图。
图12A是根据本公开的实施例的在形成各种金属半导体合金部分之后的示例性半导体结构的俯视图。
图12B是沿着图12A的垂直面B-B’的示例性半导体结构的垂直剖视图。
图13A是根据本公开的实施例的在形成接触层级电介质层和各种接触通孔结构之后的示例性半导体结构的俯视图。
图13B是沿着图13A的垂直面B-B’的示例性半导体结构的垂直剖视图。
图14A是根据本公开的实施例的示例性半导体结构的变形形式的俯视图。
图14B是沿着图14A的垂直面B-B’的示例性半导体结构的变形形式的垂直剖视图。
具体实施方式
如上所述，本公开涉及包括含纳米线存取晶体管的动态随机存取存储器(DRAM)的半导体结构及其制造方法。现在，用附图详细描述本公开的这些方面。注意的是，在不同实施例中，类似的参考标号表示类似的元件。附图不一定按比例绘制。
参照图1A和图1B，根据本公开的实施例的示例性半导体结构包括绝缘体上半导体(SOI)基板8。SOI基板自下而上包括底部半导体层10、埋入绝缘体层20和顶部半导体层30L的堆叠，顶部半导体层30L可最初被设置为在埋入绝缘体层上方始终具有同一厚度的平整层。
底部半导体层10包括半导体材料。埋入绝缘体层20包括诸如氧化硅、氮化硅、电介质金属氧化物或其组合的电介质材料。顶部半导体层30L包括可与底部半导体层10的半导体材料相同或不同的半导体材料。
底部半导体层10和顶部半导体层30L中的每个包括独立选自基本半导体材料(例如，硅、锗、碳或它们的合金)、III-V半导体材料、或II-VI半导体材料中的半导体材料。底部半导体层10和顶部半导体层30L各自的半导体材料可独立地是单晶、多晶或非晶。在一个实施例中，底部半导体层10和顶部半导体层30L是单晶。在一个实施例中，底部半导体层10和顶部半导体层30L包括单晶硅。
在一个实施例中，底部半导体层10可被掺杂第一导电类型的掺杂物。第一导电类型可以是p型或n型。
在一个实施例中，顶部半导体层30L的厚度可以是5nm至300nm，埋入绝缘体层20的厚度可以是50nm至1000nm，底部半导体层10的厚度可以是50微米至2mm，当然可针对这些层中的每个采用更小和更大的厚度。
例如，可通过化学气相沉积(CVD)或原子层沉积(ALD)，在SOI基板8上沉积至少一个焊盘层(未示出)。所述至少一个焊盘层可包括可用作在SOI基板8中形成深沟槽的蚀刻掩模的一个或多个层。如本文使用的，“深沟槽”是指从绝缘体上半导体(SOI)基板的最顶部表面延伸穿过顶部半导体层和埋入绝缘体层并且部分地进入下面的半导体层(即，底部半导体层10)的沟槽。
在一个实施例中，所述至少一个焊盘层中的每个可包括诸如氮化硅、电介质金属氮化物、掺杂硅的未掺杂氧化硅、或电介质金属氧化物。所述至少一个焊盘层的总厚度可以是100nm至2000nm，当然可采用更小和更大的厚度。
在一个实施例中，所述至少一个焊盘层可包括下焊盘层(未示出)和上焊盘层(未示出)的堆叠。下焊盘层可包括第一电介质材料，上焊盘层可包括不同于第一电介质材料的第二电介质材料。在一个实施例中，下焊盘层可包括氧化硅，上焊盘层可包括氮化硅。在一个实施例中，下焊盘层的厚度可以是10nm至100nm，上焊盘层的厚度可以是40nm至360nm，当然针对下焊盘层和上焊盘层中的每个，还可采用更小和更大的厚度。
光致抗蚀剂层(未示出)可被施用到至少一个焊盘层上方并且可被光刻图案化以形成开口，开口各自具有随后将形成的深沟槽的区域。光致抗蚀剂层中的图案可被转印到至少一个焊盘层。随后，可通过采用至少一个焊盘层作为蚀刻掩模的各向异性蚀刻，通过顶部半导体层30L、埋入绝缘体层20和底部半导体层10的上部部分转印至少一个焊盘层中的图案。针对至少一个焊盘层中的每个开口，形成深沟槽。可通过灰化(ashing)去除光致抗蚀剂，或者可在形成深沟槽的蚀刻过程期间消耗光致抗蚀剂。
对于深沟槽延伸通过的各种层，深沟槽的侧壁可基本上垂直地重合。如本文使用的，如果在诸如图1A的俯视图中多个元件的侧壁重叠，则这多个元件的侧壁“垂直地重合”。如本文使用的，如果多个元件的侧壁相对于完美垂直表面的横向偏移在5nm内，则这多个元件的侧壁“基本上垂直地重合”。从SOI基板8的最顶部表面的平面起测量直至深沟槽的底表面的深沟槽深度可以是500nm至10微米，尽管还可采用更小和更大的深度。各深沟槽的横向尺寸可受光刻能力限制，即，受将开口的图像印刷到光致抗蚀剂层上的光刻工具的能力限制。在一个实施例中，深沟槽沿着平行于B-B’面的方向和沿着垂直于B-B’面的方向的“宽度”(即，侧壁到侧壁的距离)可以是32nm至150nm，尽管可在今后可用能够印刷更小尺寸的光刻工具的情况下采用更小尺寸。
可通过在各深沟槽内靠近底部半导体层10的侧壁对底部半导体层12的一部分进行掺杂来形成埋入板12。例如，如本领域已知的，可通过从含掺杂物的一次性材料(诸如，掺杂硅酸盐玻璃)向外扩散或者通过离子注入，引入掺杂物。另外，可采用在SOI基板8的底部半导体层10中形成埋入板12的任何其它方法代替含掺杂物的一次性材料向外扩散或离子注入。
在一个实施例中，埋入板12可掺杂有第二导电类型的掺杂物，第二导电类型与第一导电类型相反。例如，第一导电类型可以是p型并且第二导电类型可以是n型，或者反过来。在底部半导体层10的剩余部分和埋入板12之间形成p-n结。埋入板12中的掺杂物浓度可以是例如1.0×1018/cm3至2.0×1021/cm3，典型地，5.0×1018/cm3至5.0×1019/cm3，尽管还可采用更小和更大的掺杂物浓度。
用于节点电介质14的电介质材料可保形地沉积在深沟槽中的所有物理暴露的侧壁上和上焊盘层的顶表面上。用于节点电介质14的电介质材料可包括在本领域中已知的电容器中用作节点电介质材料的任何电介质材料。例如，用于节点电介质14的电介质材料可包括氮化硅和电介质金属氧化物材料(诸如，高介电常数(高k)的栅电介质材料，如本领域已知的)中的至少一种。
可沉积用于内部电极16的导电材料以完全填充深沟槽。导电材料可以是金属材料或掺杂半导体材料。金属材料可以是诸如W、Ti、Ta、Cu或Al的基本金属、或至少两种基本金属的合金、或至少一种金属的导电金属氮化物、或至少一种金属的导电金属氧化物。掺杂半导体材料可以是掺杂基本半导体材料、掺杂化合物半导体材料、或它们的合金。可通过物理气相沉积(PVD)、化学气相沉积(CVD)、电镀、化学镀(electroless plating)、或它们的组合沉积内部电极16。用于内部电极16的材料被沉积到的厚度足以完全填充深沟槽。
可通过下凹式蚀刻将用于内部电极16的材料垂直凹进，达到埋入绝缘体层20的顶表面和埋入绝缘体层20的底表面之间的某一高度。对导电材料层的下凹式蚀刻可采用诸如反应性离子蚀刻的各向异性蚀刻、诸如湿蚀刻的各向同性蚀刻、或它们的组合。可对节点电介质14的材料选择性进行下凹式蚀刻。
在凹进后，各内部电极16的最顶部表面可基本上是平面的，并且可位于埋入绝缘体层20的顶表面的高度和埋入绝缘体层20的底表面的高度之间。如果表面的平整度受表面高度微观变化的限制，则表面是基本平整的，所述表面高度微观变化是伴随本领域已知的半导体加工步骤出现的。此时，在内部电极16上方存在腔体。
可通过蚀刻将节点电介质14的物理暴露部分图案化，所述蚀刻可以是湿蚀刻。例如，如果节点电介质14包括氮化硅，则可通过采用热磷酸的湿蚀刻去除节点电介质14的物理暴露部分。埋入板12、节点电介质14和内部电极16的集合构成沟槽电容器(12、14、16)。埋入板12是沟槽电容器的外部节点，节点电介质14是将外部电极与内部电极分开的电介质，内部电极16是沟槽电容器的内部电极。沟槽电容器被嵌入SOI基板8内。埋入绝缘体层20覆在埋入板12(即，外部电极)上。
例如，通过在腔体内的各内部电极16上方和至少一个焊盘层上方沉积导电材料，随后将导电材料从至少一个焊盘层上方凹进并且可选地将导电材料在各深沟槽的上部部分凹进，用各深沟槽形成导电带结构18。具体地，导电材料可以是金属材料或掺杂半导体材料。金属材料可以是诸如W、Ti、Ta、Cu或Al的基本金属、或至少两种基本金属的合金、或至少一种金属的导电金属氮化物、或至少一种金属的导电金属氧化物。掺杂半导体材料可以是掺杂基本半导体材料、掺杂化合物半导体材料、或它们的合金。可通过物理气相沉积(PVD)、化学气相沉积(CVD)、电镀、化学镀、或它们的组合沉积导电材料。沉积的导电材料的厚度足以完全填充腔体。
例如，可通过采用上部焊盘层作为停止层的化学机械平坦化(CMP)来平坦化导电材料。随后，导电材料凹进到顶部半导体层30L的最顶部表面下方，以形成导电带结构18。在一个实施例中，导电带结构18的顶表面可位于顶部半导体层30L的顶表面处或位于其上方。导电带结构18可包括与内部电极16相同的材料或不同的材料。在导电带结构18上方形成腔体。导电带结构18接触内部电极16并且覆在内部电极16上。
用于电介质顶盖结构34的电介质材料可被沉积在各腔体内的导电带结构18上方和至少一个焊盘层上方。可随后采用上焊盘层作为停止层平坦化用于电介质顶盖结构34的电介质材料，然后用于电介质顶盖结构34的电介质材料凹进到上焊盘层的最顶部表面下方，以形成电介质顶盖结构34。在一个实施例中，电介质顶盖结构34的顶表面可与顶部半导体层30L的顶表面基本上共面，或者可位于顶部半导体层30L的顶表面下方。电介质顶盖结构34的电介质材料可以是例如氮化硅或电介质金属氧化物材料。在一个实施例中，电介质顶盖结构34的电介质材料可被选定为对于随后用于悬挂纳米线的各向同性蚀刻而言是抵抗蚀刻的。例如，可通过化学气相沉积(CVD)沉积电介质顶盖结构34的电介质材料。
电介质顶盖结构34接触导电带结构18的顶表面。具体地，每个电介质顶盖结构34的底表面可以是平整的，与位于正下方的导电带结构18的顶表面重合。
例如，通过对下焊盘层选择性进行的湿蚀刻，去除上焊盘层。随后，例如，通过另一个湿蚀刻，去除下焊盘层。
参照图2A和图2B，光致抗蚀剂层37可被施用到顶部半导体层30L上方。光致抗蚀剂层37可被光刻图案化以形成多个光致抗蚀剂部分，每个光致抗蚀剂部分包括具有第一宽度w1的第一宽度区和具有第二宽度w2的第二宽度区的交替序列，第二宽度w2小于第一宽度w1。第一宽度w1和第二宽度w2中的每一个是光刻宽度，即，可采用单个光刻曝光步骤和后续显影来印刷的宽度。
光致抗蚀剂层37的每个连续部分可沿着与第一宽度w1和第二宽度的方向垂直的方向延伸。光致抗蚀剂层37的每个连续部分内的图案沿着与第一宽度w1和第二宽度垂直的水平方向(例如，沿着面B-B’内的水平方向)可以是周期性的。光致抗蚀剂层37的每个连续部分内的图案的周期性可以是第一宽度区的长度和第二宽度区的长度之和，这与图2A中示出的区域的横向尺寸一致。光致抗蚀剂层37的每个连续部分的光刻图案沿着第一宽度w1和第二宽度w2的方向可以是重复的，并且沿着与第一宽度w1和第二宽度w2垂直的水平方向有偏移。该偏移可以是光致抗蚀剂层37的连续部分的周期性的一半，即，第一宽度区的长度和第二宽度区的长度之和的一半。
第一宽度w1被选定为大于沿着第一宽度w1的方向的深沟槽的尺寸。在一个实施例中，各第一宽度区可连续覆盖相邻的各对深沟槽。另外，各第一宽度区可覆盖横向围绕相邻一对深沟槽的区域。第二宽度w2可以是光刻最小尺寸，即，可被光刻印刷的最小尺寸。例如，根据用来将光致抗蚀剂层37图案化的光刻工具的能力，第二宽度w2可以是45nm至150nm。
通过蚀刻将光致抗蚀剂层37中的图案转印到顶部半导体层30L中，所述蚀刻可以是各向异性蚀刻。在蚀刻期间，去除顶部半导体层30L没有被光致抗蚀剂层37覆盖的部分。图案化的半导体材料部分30P形成在光致抗蚀剂层37的各剩余部分下方。各个图案化的半导体材料部分30P复制光致抗蚀剂层37的覆盖部分中的图案。例如，每个图案化的半导体材料部分30P可包括具有第一宽度w1的第一部分和具有第二宽度w2的第二部分。
参照图3A和图3B，例如，通过灰化，对于图案化的半导体材料部分30P和电介质顶盖结构34选择性去除光致抗蚀剂层37。各图案化的半导体材料部分30P包括具有第一宽度w1并且横向围绕两个深沟槽的至少一个第一宽度区和具有第二宽度w2的至少一个第二宽度区。在一个实施例中，图案化的半导体材料部分30P的各第一宽度区的侧壁按第一宽度w1横向分隔，图案化的半导体材料部分30P的各第二宽度区的侧壁按第二宽度w2横向分隔。
参照图4A和图4B，示例性半导体结构经受氧化环境，使得图案化的半导体材料部分30P的半导体材料的表面部分被转化成半导体氧化物材料。例如，如果图案化的半导体材料部分30P包括硅，则半导体氧化物材料可包括氧化硅。如果图案化的半导体材料部分30P包括硅锗合金，则半导体氧化物材料可包括氧化硅-锗，即，氧化硅和氧化锗的合金。
例如，可通过采用水蒸气的湿法氧化、采用氧气的干法氧化、或采用包括等离子体的氧气的等离子体氧化，执行对图案化的半导体材料部分30P的半导体材料的表面部分的氧化。例如，在被构造成在范围是600℃至1200℃的升高温度(尽管还可采用更低和更高的温度)下提供氧化环境的炉子中，执行湿法氧化或干法氧化。如本领域中已知的，可在等离子体加工腔室中执行等离子体氧化。随后，例如，通过可采用例如基于HF的化学品的湿法蚀刻，对于图案化的半导体材料部分的剩余部分的半导体材料，选择性去除半导体氧化物材料。
选择氧化处理的处理参数(包括氧化处理的持续时间)，使得氧化之后图案化的半导体材料部分30P的各第二宽度区的未氧化剩余部分具有目标宽度和目标高度。图案化的半导体材料部分30P的第二宽度区的剩余部分的目标宽度的范围在2nm至30nm，尽管还可采用更小和更大的目标宽度。图案化的半导体材料部分30P的第二宽度区的剩余部分的目标高度的范围在2nm至30nm，尽管还可采用更小和更大的目标高度。
因为图案化的半导体材料部分30P的第二宽度区的各剩余部分的目标宽度和目标高度是几纳米或几十纳米的量级，所以图案化的半导体材料部分30P的第二宽度区的剩余部分在本文中被称为半导体纳米线30N。如本文使用的，“半导体纳米线”是指沿着纵向方向延伸的连续半导体结构，在垂直于纵向方向的所有方向上具有范围在1nm至100nm之间的至少一个均匀横向尺寸。例如，半导体纳米线可具有范围在1nm至100nm之间的均匀宽度和范围在1nm至100nm之间的均匀高度。可供选择地，半导体纳米线可具有圆柱体的形状并且具有范围在1nm至100nm之间的直径。在一个实施例中，各半导体纳米线可具有在本文中被称为纳米线宽度wn的均一宽度。纳米线宽度wn可以是例如2nm至30nm，尽管还可采用更小和更大的纳米线宽度wn。
各图案化的半导体材料部分30P的第一宽度区的剩余部分存在于每对相邻深沟槽之间。这个部分在本文中被称为焊盘部分30D，各焊盘部分的宽度在本文中被称为焊盘宽度wd。没有接触焊盘部分30D的各导电顶盖结构18的侧壁与在本文中被称为环绕式半导体部分30W的图案化的半导体材料部分30P的另一剩余部分横向接触。焊盘部分30D可横向邻接两个环绕式半导体部分30W。
因此，在氧化处理和去除通过氧化处理形成的半导体氧化物材料之后的各图案化的半导体材料结构30P可包括与两个环绕式半导体部分30W横向邻接的至少一个半导体纳米线30N、至少两个环绕式半导体部分30W和至少一个焊盘部分30D。各环绕式半导体部分30W可邻接半导体纳米线30N和焊盘部分30D。各焊盘部分30D可邻接两个环绕式半导体部分30W。导电顶盖结构18的每个侧壁的一部分横向接触焊盘部分30D或环绕式半导体部分30W。
每个焊盘部分30D可包括中心部分C，中心部分C与图案化的半导体材料部分30P的剩余部分的物理暴露的侧壁表面横向分隔一定距离，该距离大于半导体纳米线30N内的任一点和图案化的半导体材料部分30P的剩余部分的物理暴露侧壁的表面之间的最大距离。
参照图5A和图5B，采用诸如湿法蚀刻的各向同性蚀刻，去除埋入绝缘体层20在半导体纳米线30N和环绕式半导体部分30W下面的部分。例如，可采用基于HF的湿法蚀刻底切半导体纳米线30N和环绕式半导体部分30W。选择各向同性蚀刻的持续时间，使得半导体纳米线30N的所有底表面变得与埋入绝缘体层20的凹进顶表面分隔，即，不接触埋入绝缘体层20的凹进顶表面。另外，选择各向同性蚀刻的持续时间，使得焊盘部分30D的中心部分C没有因各向同性蚀刻而被底切。
因此，焊盘部分30D的中心部分C的底表面和埋入绝缘体层的未蚀刻顶表面之间的物理接触为半导体纳米线30N和环绕式半导体部分30W提供机械支承。半导体纳米线30N和一对邻接的环绕式半导体部分30W可被焊盘部分30D的一对中心部分C悬于埋入绝缘体层20的凹进表面上方。各导电顶盖结构18的侧壁的一部分可物理暴露于各环绕式半导体部分30W下方。
各半导体纳米线30N覆在埋入绝缘体层20上。各半导体纳米线30N与埋入绝缘体层20的平整顶表面(即，埋入绝缘体层20的凹进部分的表面)垂直分隔开。半导体纳米线30N的纵向方向是水平的，因此，平行于埋入绝缘体层20的平整顶表面。埋入绝缘体层20的平整顶表面邻接与导电顶盖结构18邻接的埋入绝缘体层20的各弯曲顶表面。
参照图6A和图6B，栅电介质层32L可至少形成在图案化的半导体材料部分30P的半导体表面上。在一个实施例中，可通过将图案化的半导体材料部分30P的表面部分转换成电介质性的含半导体材料(dielectric semiconductor-containing material)(诸如，电介质性的半导体氧化物、电介质性的半导体氮化物、电介质性的半导体氮氧化物、或它们的组合)来形成栅电介质层32L。例如，如果图案化的半导体材料部分30P包括硅，则电介质性的含半导体材料可以是氧化硅、氮化硅、氮氧化硅、或它们的组合。栅电介质层32L的厚度可以是例如0.5nm至6nm，尽管还可采用更小和更大的厚度。
可供选择地或另外地，可通过沉积电介质材料形成栅电介质层32L。在一个实施例中，可通过诸如原子层沉积(ALD)和/或化学气相沉积(CVD)的保形沉积方法沉积栅电介质层32L的材料。在一个实施例中，沉积的电介质材料可包括诸如氧化硅的电介质半导体氧化物。可供选择地或另外地，沉积的电介质材料可包括电介质金属氧化物、电介质金属氮化物和/或电介质金属氮氧化物。在一个实施例中，沉积的电介质材料可包括本领域中已知的高介电常数(高k)栅电介质材料。
栅电介质层32L绕半导体纳米线30N的纵向方向连续围绕各半导体纳米线30N。各半导体纳米线30N的底表面上的栅电介质层32L的底部部分可覆在埋入绝缘体层20的平整顶表面上并且可以与其垂直分隔开，所述平整顶表面是埋入绝缘体层20的凹进表面。
参照图7A和图7B，栅堆叠形成在半导体纳米线30N的中心部分上方和深沟槽电容器上方。例如，可沉积栅电极层和电介质栅顶盖层，随后将它们图案化，以形成栅堆叠。栅电极层的各剩余部分构成栅电极36，电介质栅顶盖层的各剩余部分构成电介质栅顶盖38。
栅电极层包括导电材料，所述导电材料可包括掺杂半导体材料、金属材料、或它们的组合。例如，可通过化学气相沉积(CVD)、物理气相沉积(PVD)、或用于沉积导电材料的任何其它已知方法沉积栅电极层。在深沟槽上方测得的栅电极层的厚度可以是20nm至300nm，尽管还可采用更小和更大的厚度。栅电极层被沉积在各半导体纳米线30N下方。
电介质栅顶盖层包括诸如氮化硅、氧化硅、氮氧化硅和/或电介质金属氧化物的电介质材料。例如，可通过化学气相沉积沉积电介质栅顶盖层。电介质栅顶盖层的厚度可以是5nm至50nm，尽管还可采用更小和更大的厚度。
例如，通过以下步骤将电介质栅顶盖层和栅电极层图案化：在电介质栅顶盖层上方施用光致抗蚀剂层(未示出)，通过光刻方法将光致抗蚀剂层图案化，通过蚀刻将光致抗蚀剂层中的图案转印到电介质栅顶盖层和栅电极层的堆叠中。所述蚀刻可包括诸如反应离子蚀刻的各向异性蚀刻，它将光致抗蚀剂层中的图案转印到电介质栅顶盖层和栅电极层的堆叠中。可选择所述蚀刻的化学品，使得在蚀刻栅电极层期间栅电介质层32L的材料不被蚀刻。因此，蚀刻可停止于栅电介质层32L的表面。
一旦埋入绝缘体层20的顶表面被物理暴露于没有被图案化的光致抗蚀剂层覆盖的区域，就可采用各向同性蚀刻横向蚀刻栅电极层的材料并且可选地横向蚀刻电介质栅顶盖层的材料。可一直进行对栅电极层的材料的横向蚀刻，直到从没有被光致抗蚀剂层覆盖的半导体纳米线30N的下面部分中去除了栅电极层的材料为止。随后，例如，通过灰化去除光致抗蚀剂层。
形成在任何半导体纳米线30N的中心部分上的各栅电极36可以是环绕式栅电极部分，其周向卷绕半导体纳米线30N。环绕式栅电极部分绕半导体纳米线30N的纵向方向连续地围绕半导体纳米线30N。各环绕式栅电极部分通过栅电介质层32L与半导体纳米线分隔开。各环绕式栅电极部分可物理接触埋入绝缘体层20的凹进部分处的平整顶表面。
各栅电极36覆在深沟槽电容器上的部分在本文中被称为通过栅电极部分(passing gate electrode portion)。各通过栅电极部分可与至少一个环绕式栅电极部分一体形成。换句话讲，栅电极36可包括卷绕半导体纳米线30N的至少一个环绕式栅电极部分和覆在深沟槽电容器上的至少一个通过栅电极部分。各通过栅电极部分与下面的深沟槽电容器通过电介质顶盖结构34电隔离。环绕式半导体部分30W的子部分位于通过栅电极部分下面，横向接触导电顶盖结构18。
可选地，例如，通过离子注入可将诸如B、In、Ga、P、As和/或Sb的电掺杂物注入半导体纳米线30N的不在栅电极36下面的部分中。半导体纳米线30N的被注入部分可被掺杂电掺杂物，并且可变成接触导电顶盖结构18的源扩展区32SE或不接触导电顶盖结构18的漏扩展区32DE。在一个实施例中，漏扩展区32DE可形成在半导体纳米线30N的位于一对栅电极36之间的部分中。
参照图8A和图8B，光致抗蚀剂层57可被施用到第一示例性结构上方并且被光刻图案化，以在包括图案化的半导体材料部分30P的焊盘部分30D的区域中形成开口。可采用各向异性蚀刻，从图案化的光致抗蚀剂层57中的开口的区域内去除栅电介质层30L和图案化的半导体材料部分30P的各个部分。可通过各向异性蚀刻去除所有焊盘部分30D。在一个实施例中，可在各向异性蚀刻期间，去除电介质顶盖结构34的位于光致抗蚀剂层57中的开口区域内的部分。在一个实施例中，可在各向异性蚀刻期间，凹进导电顶盖结构18的位于光致抗蚀剂层57中的开口区域内的部分。
参照图9A和图9B，通过沉积电介质材料层并且用各向异性蚀刻去除电介质材料层的垂直部分来形成至少一个栅分隔件。例如，可通过沉积第一保形电介质材料层并且通过各向异性蚀刻第一保形电介质材料层的物理暴露的水平部分，在栅电极36和电介质栅顶盖38的垂直侧壁上和半导体纳米线36N下方直接形成第一栅分隔件52。随后，可通过沉积第二保形电介质材料层并且通过各向异性蚀刻第二保形电介质材料层的水平部分，在第一栅分隔件52的外侧壁上形成第二栅分隔件54。
第一栅分隔件52和第二栅分隔件54可包括可选自例如氧化硅、氮化硅和氮氧化硅的不同电介质材料。第一栅分隔件52可接触环绕式栅电极部分的所有侧壁。另外，第一栅分隔件52可接触埋入绝缘体层20的凹进部分的平整顶表面。
参照图10A和图10B，通过各向异性蚀刻，去除图案化的半导体结构30P的没有被电介质栅顶盖38或栅分隔件(52、54)覆盖的部分。各向异性蚀刻去除栅电介质层32L的物理暴露部分的电介质材料和图案化的半导体材料部分的不在电介质栅顶盖38或栅分隔件(52、54)下面的半导体材料。
因此，通过各向异性蚀刻，蚀刻半导体纳米线30N的不在栅电极36或栅分隔件(52、54)下面的部分。通过各向异性蚀刻，去除各半导体纳米线30N邻接环绕式半导体部分30W的部分。另外，去除各半导体纳米线30N的位于栅分隔件(52、54)的一对最靠外表面之间的部分，使得半导体纳米线30N被划分成两个半导体纳米线部分，其中每个半导体纳米线部分在本文中被称为半导体纳米线30。栅电介质层32L的位于半导体纳米线30上的各剩余部分构成栅电介质30。
各半导体纳米线30的在各向异性蚀刻之后物理暴露的第一端面30E1可面对导电顶盖结构18。各半导体纳米线30的在各向异性蚀刻之后物理暴露的第二端面30E2可面对另一个半导体纳米线20的另一个第二端面30E2。半导体纳米线30的第一端面和第二端面(30E1、30E2)垂直于半导体纳米线30的纵向方向。因为在各向异性蚀刻期间采用栅分隔件(52、54)作为蚀刻掩模，所以半导体纳米线30的第一端面和第二端面(30E1、30E2)可与至少一个栅分隔件(52、54)的外表面的垂直部分(即，第二栅分隔件54的最靠外表面的垂直部分)垂直重合。
在去除半导体纳米线的没有被电介质栅顶盖38或栅分隔件(52、54)覆盖的部分的同时，去除了焊盘部分30D的子部分。环绕式半导体部分30W和焊盘部分30D的剩余部分存在于栅电极36的通过栅电极部分下面。环绕式半导体部分30W和焊盘部分30D的剩余部分是与半导体纳米线30被栅电极36的卷绕栅电极部分围绕的部分具有相同组分和厚度的半导体材料部分，在本文中被称为导电顶盖接触半导体材料部分33。半导体纳米线30被栅电极36的卷绕栅电极部分围绕的部分随后被用作采用半导体纳米线30形成的场效应晶体管的本体区。
参照图11A和图11B，源区62和漏区64可分别形成在半导体纳米线30的第一端面30E1(参见图10B)上和第二端面30E2(参见图10B)上。例如，可通过采用选择性外延工艺沉积半导体材料，形成源区62和漏区64。在一个实施例中，源区62和漏区64可被形成为与半导体纳米线30内的单晶半导体材料外延对准的单晶半导体材料部分。在一个实施例中，可用p型掺杂物和n型掺杂物的原位掺杂来形成源区62和漏区64。在另一个实施例中，源区62和漏区64可被形成为未掺杂半导体材料部分，例如，可通过离子注入将电掺杂物引入源区62和漏区64中。
在一个实施例中，导电顶盖结构18的导电材料可以是金属材料，半导体材料的选择性沉积不是从该金属材料进行的。在这种情况下，在选择性外延期间半导体材料的选择性沉积只是从半导体纳米线30的第一端面30E1和第二端面30E2进行的。
各源区62在半导体纳米线30的第一端面30E1处接触半导体纳米线30的一端。各漏区64在半导体纳米线30的第二端面30E2处接触半导体纳米线30的另一端。在源区62和半导体纳米线30之间的交界面内，各源区62的垂直表面接触半导体纳米线30的垂直表面，即，第一端面30E1。在漏区64和半导体纳米线30之间的交界面内，各漏区64的垂直表面接触半导体纳米线30的另一个垂直表面，即，第二端面30E2。
各源区62可在有或没有晶体学小面的情况下在所有方向上从半导体纳米线30的第一端面30E1开始生长。各源区62可接触与第一端面30E1在同一垂直面内的栅电介质32的侧壁表面。因此，各源区62的接触第一端面30E1的垂直表面的面积可大于第一端面30E1的面积。同样地，各漏区64可在有或没有晶体学小面的情况下在所有方向上从半导体纳米线30的第二端面30E2开始生长。各漏区64可接触与第二端面30E2在同一垂直面内的栅电介质32的侧壁表面。因此，接触第二端面30E2的各漏区64的垂直表面的面积可大于第二端面30E2的面积。
各源区62可延伸到半导体纳米线30的接触源区62的最底部表面下方。另外，各源区62可在与半导体纳米线30的纵向方向垂直的水平方向上(即，在垂直于B-B'面的方向上)横向地延伸得比半导体纳米线30的接触源区62的最靠外横向表面更远。各漏区64可延伸到半导体纳米线30的接触漏区64的最底部表面下方。另外，各漏区64可在与半导体纳米线30的纵向方向垂直的水平方向上(即，在垂直于B-B'面的方向上)横向地延伸得比半导体纳米线30的接触漏区64的最靠外横向表面更远。
参照图12A和图12B，金属半导体合金部分可形成在源区62和漏区64上。例如，源侧金属半导体合金部分72可形成在各源区62上，漏侧金属半导体合金部分74可形成在各漏区64上。例如，可通过沉积金属层，并且通过使金属层内的金属与下面的源区62和漏区64的半导体材料反应，形成各种金属半导体合金部分(72、74)。可针对各种金属半导体合金部分(72、74)选择性去除金属层的未反应部分。
各源侧金属半导体合金部分72接触源区62和导电顶盖结构18。因此，通过源区62和源侧金属半导体合金部分72的组合，在各半导体纳米线30的第一端面30E1(参见图10B)和导电顶盖结构18之间形成导电路径。
参照图13A和图13B，例如，通过化学气相沉积，沉积包括电介质材料的接触层级电介质层80。接触层级电介质层80的电介质材料可包括例如氧化硅、氮化硅、多孔或非多孔有机硅酸盐玻璃、或它们的组合。可选地，例如，可通过化学机械平坦化(CMP)来平坦化接触层级电介质层80的顶表面。
可通过接触层级电介质层80形成各种接触通孔结构，以为示例性半导体结构的各种元件提供电接触。在一个实施例中，各种接触通孔结构可包括接触两个漏侧金属半导体合金部分74的漏接触通孔结构88。另外，各种接触通孔结构可包括可接触栅电极36的栅接触通孔结构(未示出)。
深沟槽电容器(12、14、16)的各内部电极16电连接到存取晶体管。具体地，各内部电极16通过导电顶盖结构18和源侧金属半导体合金部分72连接到纳米线存取晶体管的源区62。纳米线存取晶体管包括：源区62；源扩展区32SE，其位于半导体纳米线30的一端内并且接触源区62；漏延伸区32DE，其位于半导体纳米线30的另一端内；本体区，其位于源扩展区32SE和漏扩展区32DE之间；栅电介质32；栅电极36的环绕式栅电极部分，其绕半导体纳米线30的纵向方向卷绕本体区。
参照图14A和图14B，如果导电顶盖结构18的材料允许从其选择性沉积半导体材料，则可得到示例性半导体结构的变形形式。在这种情况下，在图11A和图11B的处理步骤中，在选择性沉积半导体材料期间，半导体材料同时从第一端面30E1和导电顶盖结构18的物理暴露表面开始生长。在一个实施例中，导电顶盖结构18的导电材料可以是从其进行半导体材料的选择性沉积的半导体材料。从第一端面30E1和导电顶盖结构18的物理暴露表面开始生长的两个半导体材料部分合并，变成源区62。随后，顺序地执行图12A、图12B、图13A、图13B、图14A和图14B的处理步骤，以得到图14A和图14B中示出的示例性半导体结构的变形形式。
虽然已经依据特定实施例描述了本公开，但依据以上描述，显而易见，本领域的技术人员将清楚众多替代形式、修改形式和变形形式。本文描述的各实施例可单独地实现或与任何其它实施例组合起来实现，除非另外明确陈述或显然不符。因此，本公开旨在涵盖落入本公开和下面权利要求书的范围和精神内的所有这种替代形式、修改形式和变形形式。
工业可应用性
本发明发现了制造半导体结构的工业可应用性，所述半导体结构特别地是用于设计和制造与VLSI芯片集成的器件和电路的领域中的半导体纳米线，VLSI芯片应用于各式各样的电子和电气设备中。

Claims (25)

1.一种半导体结构，包括：
沟槽电容器(12、14、16)，所述沟槽电容器(12、14、16)嵌入基板(8)中并且包括内部电极(16)、节点电介质(14)和外部电极(12)；
导电带结构(18)，所述导电带结构(18)覆在所述内部电极上方并与之接触；
半导体纳米线(30N)，所述半导体纳米线(30N)覆在所述基板中的绝缘体层(20)上；
源区(62)，所述源区(62)接触所述半导体纳米线的一端；以及
源侧金属半导体合金部分(72)，所述源侧金属半导体合金部分(72)接触所述源区。
2.根据权利要求1所述的半导体结构，还包括环绕式栅电极部分(36)，所述环绕式栅电极部分(36)围绕所述半导体纳米线的中心部分并且通过栅电介质与所述半导体纳米线分隔开。
3.根据权利要求1所述的半导体结构，其中所述半导体纳米线(30N)与绝缘体层的平整顶表面垂直分隔开，并且所述半导体纳米线的纵向方向平行于所述绝缘体层的所述平整顶表面。
4.根据权利要求3所述的半导体结构，其中所述绝缘体层的所述平整顶表面与所述绝缘体层的与所述导电顶盖结构(18)邻接的弯曲顶表面邻接。
5.根据权利要求3所述的半导体结构，还包括横向接触所述环绕式栅电极部分的所有侧壁的至少一个栅分隔件。
6.根据权利要求5所述的半导体结构，其中所述至少一个栅分隔件(52)接触所述平整顶表面。
7.根据权利要求5所述的半导体结构，其中所述半导体纳米线的与所述半导体纳米线的纵向方向垂直的端面与所述至少一个栅分隔件的外表面的垂直部分垂直地重合。
8.根据权利要求1所述的半导体结构，还包括源扩展区，所述源扩展区位于所述半导体纳米线的一端内并且接触所述源区。
9.根据权利要求1所述的半导体结构，其中在所述源区和所述半导体纳米线的交界面内，所述源区的垂直表面接触所述半导体纳米线的垂直表面，所述源区的所述垂直表面的面积大于所述半导体纳米线的所述垂直表面。
10.根据权利要求1所述的半导体结构，还包括接触所述半导体纳米线的端面的漏区(64)。
11.根据权利要求1所述的半导体结构，其中所述源区延伸到所述半导体纳米线的最底部表面下方，并且在与所述半导体纳米线的纵向方向垂直的水平方向上横向地延伸超出所述半导体纳米线的最靠外的横向表面。
12.根据权利要求1所述的半导体结构，还包括通过栅电极部分，所述通过栅电极部分覆在所述深沟槽电容器上并且与所述深沟槽电容器电隔离。
13.根据权利要求12所述的半导体结构，还包括至少一个半导体材料部分，所述至少一个半导体材料部分在所述通过栅电极部分的一部分下面并且横向接触所述导电顶盖结构(34)。
14.根据权利要求13所述的半导体结构，其中所述至少一个半导体材料部分中的每一个与被所述环绕式栅电极部分围绕的所述半导体纳米线内的本体区具有相同的组分和厚度。
15.一种形成半导体结构的方法，所述方法包括：
在包括操纵基板、埋入绝缘体层(20)和顶部半导体层的绝缘体上半导体基板(8)中，形成包括内部电极(16)、节点电介质(14)和外部电极(12)的沟槽电容器(12、14、16)；
在所述内部电极上方形成导电顶盖结构；
用所述顶部半导体层的一部分形成包括半导体纳米线(30N)和环绕式半导体部分(30D)的图案化的半导体材料结构(30P)，所述环绕式半导体部分(30D)横向接触所述导电顶盖结构(18)；
去除所述半导体纳米线的与所述环绕式半导体部分(30D)邻接的部分，其中，所述半导体纳米线的端面被物理暴露；
通过沉积至少一种导电材料，在物理暴露的所述端面和所述导电顶盖结构之间形成导电路径。
16.根据权利要求15所述的方法，还包括从所述半导体纳米线下面去除所述埋入绝缘体层的上部部分。
17.根据权利要求16所述的方法，还包括形成栅电介质层，所述栅电介质层绕所述半导体纳米线的纵向方向连续地围绕所述半导体纳米线，其中，所述栅电介质层的底部部分覆在所述埋入绝缘体层的平整顶表面上并且与所述埋入绝缘体层的平整顶表面垂直分隔开。
18.根据权利要求16所述的方法，其中所述图案化的半导体材料结构还包括邻接所述环绕式半导体部分的焊盘部分，其中在去除所述埋入绝缘体层的所述上部部分之后，所述埋入绝缘体层接触所述焊盘部分的中心部分。
19.根据权利要求18所述的方法，其中所述环绕式半导体部分和所述焊盘部分横向围绕所述导电顶盖结构并且接触所述导电顶盖结构的侧壁。
20.根据权利要求15所述的方法，还包括通过在物理暴露的所述端面上沉积半导体材料来形成源区，其中所述源区变成所述导电路径的一部分。
21.根据权利要求20所述的方法，还包括：
去除所述半导体纳米线的另一个部分，其中所述半导体纳米线的另一个端面被物理暴露；以及
通过在物理暴露的所述另一个端面上沉积所述半导体材料，形成漏区。
22.根据权利要求20所述的方法，其中通过选择性外延来沉积所述半导体材料，并且所述半导体材料与所述半导体纳米线内的单晶半导体材料外延对准。
23.根据权利要求20所述的方法，还包括通过使金属与所述半导体材料反应在所述源区上形成金属半导体合金部分，其中所述金属半导体合金部分接触所述导电顶盖结构。
24.根据权利要求20所述的方法，还包括：
绕所述半导体纳米线形成栅电介质层；
绕所述半导体纳米线形成栅电极，其中所述栅电极绕所述半导体纳米线的纵向方向连续围绕所述半导体纳米线。
25.根据权利要求24所述的方法，还包括：
在所述环绕式栅电极部分的侧壁上形成至少一个栅分隔件；
采用各向异性蚀刻，蚀刻所述半导体纳米线的没有在所述栅电极或所述至少一个栅分隔件下面的部分，其中通过所述各向异性蚀刻来蚀刻所述半导体纳米线的所述部分。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110235245A (zh) * 2017-01-12 2019-09-13 美光科技公司 存储器单元，具有个别地包括电容器及晶体管的存储器单元且包括多行存取线及多列数字线的阵列，2t-1c存储器单元，及形成具有电容器及上面的存取晶体管的阵列的方法
CN111463127A (zh) * 2019-01-18 2020-07-28 瀚源生医股份有限公司 用于多水平蚀刻的方法、半导体感测装置及其制造方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101539669B1 (ko) * 2008-12-16 2015-07-27 삼성전자주식회사 코어-쉘 타입 구조물 형성방법 및 이를 이용한 트랜지스터 제조방법
US9343469B2 (en) 2012-06-27 2016-05-17 Intel Corporation Three dimensional NAND flash with self-aligned select gate
US10090327B2 (en) * 2014-01-17 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device and method for forming the same
US20150325278A1 (en) * 2014-03-14 2015-11-12 Uwe Bauer Voltage-controlled solid-state magnetic devices
WO2015139033A1 (en) 2014-03-14 2015-09-17 Massachusetts Institute Of Technology Voltage regulation of device functional properties
US10460804B2 (en) 2014-03-14 2019-10-29 Massachusetts Institute Of Technology Voltage-controlled resistive devices
US11018149B2 (en) 2014-03-27 2021-05-25 Intel Corporation Building stacked hollow channels for a three dimensional circuit device
US9263459B1 (en) * 2014-09-26 2016-02-16 Intel Corporation Capping poly channel pillars in stacked circuits
US9755013B2 (en) 2015-04-22 2017-09-05 Globalfoundries Inc. High density capacitor structure and method
US9761580B1 (en) 2016-11-01 2017-09-12 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10062745B2 (en) 2017-01-09 2018-08-28 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
US9935114B1 (en) 2017-01-10 2018-04-03 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US9837420B1 (en) 2017-01-10 2017-12-05 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, methods of forming a tier of an array of memory cells, and methods of forming an array of memory cells individually comprising a capacitor and an elevationally-extending transistor
US10388658B1 (en) 2018-04-27 2019-08-20 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors
US10937789B2 (en) 2018-06-07 2021-03-02 International Business Machines Corporation Nanosheet eDRAM
US10833183B2 (en) * 2018-11-01 2020-11-10 Globalfoundries Inc. Interlayer ballistic transport semiconductor devices
US11869972B2 (en) 2018-11-26 2024-01-09 Etron Technology, Inc. Reduced-form-factor transistor with self-aligned terminals and adjustable on/off-currents and manufacture method thereof
CN111554680B (zh) 2018-12-10 2023-09-05 钰创科技股份有限公司 统一集成电路系统
US11616128B2 (en) 2019-04-19 2023-03-28 Etron Technology, Inc. Transistor structure with reduced leakage current and adjustable on/off current
US11177266B2 (en) 2019-08-26 2021-11-16 Micron Technology, Inc. Array of capacitors, an array of memory cells, a method of forming an array of capacitors, and a method of forming an array of memory cells
US10998321B1 (en) * 2019-10-28 2021-05-04 Nanya Technology Corporation Semiconductor device having a stacked nanowire structure disposed over a buried word line and method of manufacturing the same
US11342334B2 (en) * 2020-06-15 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell and method
KR102400382B1 (ko) * 2020-09-15 2022-05-19 에트론 테크놀로지, 아이엔씨. 반도체 dram 셀 구조 및 그 제조 방법
US11557593B2 (en) 2020-11-30 2023-01-17 Micron Technology, Inc. Array of memory cells, methods used in forming an array of memory cells, methods used in forming an array of vertical transistors, and methods used in forming an array of capacitors
US11355531B1 (en) 2020-11-30 2022-06-07 Micron Technology, Inc. Array of capacitors, an array of memory cells, method used in forming an array of memory cells, methods used in forming an array of capacitors, and methods used in forming a plurality of horizontally-spaced conductive lines
US11594459B2 (en) * 2021-02-11 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation layer for a semiconductor device and method for manufacturing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060071260A1 (en) * 2004-09-27 2006-04-06 Hiroyuki Yamasaki Semiconductor device and method of manufacturing the same
US7170084B1 (en) * 2002-09-30 2007-01-30 Advanced Micro Devices, Inc. Strained silicon MOSFET having improved source/drain extension dopant diffusion resistance and method for its fabrication
US20090176347A1 (en) * 2008-01-04 2009-07-09 International Business Machines Corporation Hybrid orientation substrate compatible deep trench capacitor embedded dram
US20090256185A1 (en) * 2008-04-09 2009-10-15 International Business Machines Corporation Metallized conductive strap spacer for soi deep trench capacitor
CN102034863A (zh) * 2009-09-28 2011-04-27 中芯国际集成电路制造(上海)有限公司 半导体器件、含包围圆柱形沟道的栅的晶体管及制造方法
CN102301482A (zh) * 2009-02-04 2011-12-28 国际商业机器公司 用于悬浮和细化纳米线的无掩模制程

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365465B1 (en) 1999-03-19 2002-04-02 International Business Machines Corporation Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques
US7319252B2 (en) 2004-06-28 2008-01-15 Intel Corporation Methods for forming semiconductor wires and resulting devices
KR100755367B1 (ko) 2005-06-08 2007-09-04 삼성전자주식회사 실린더형 게이트를 갖는 나노-라인 반도체 소자 및 그제조방법
JP4500797B2 (ja) * 2005-12-06 2010-07-14 キヤノン株式会社 キャパシタと電界効果型トランジスタとを有する回路装置及び表示装置
SG170827A1 (en) * 2006-04-04 2011-05-30 Micron Technology Inc Grown nanofin transistors
GB0801494D0 (en) * 2007-02-23 2008-03-05 Univ Ind & Acad Collaboration Nonvolatile memory electronic device using nanowire used as charge channel and nanoparticles used as charge trap and method for manufacturing the same
US7705386B2 (en) 2008-01-07 2010-04-27 International Business Machines Corporation Providing isolation for wordline passing over deep trench capacitor
US8008160B2 (en) 2008-01-21 2011-08-30 International Business Machines Corporation Method and structure for forming trench DRAM with asymmetric strap
US8008146B2 (en) 2009-12-04 2011-08-30 International Business Machines Corporation Different thickness oxide silicon nanowire field effect transistors
US8455334B2 (en) 2009-12-04 2013-06-04 International Business Machines Corporation Planar and nanowire field effect transistors
US8361907B2 (en) * 2010-05-10 2013-01-29 International Business Machines Corporation Directionally etched nanowire field effect transistors
US8318574B2 (en) 2010-07-30 2012-11-27 International Business Machines Corporation SOI trench DRAM structure with backside strap

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7170084B1 (en) * 2002-09-30 2007-01-30 Advanced Micro Devices, Inc. Strained silicon MOSFET having improved source/drain extension dopant diffusion resistance and method for its fabrication
US20060071260A1 (en) * 2004-09-27 2006-04-06 Hiroyuki Yamasaki Semiconductor device and method of manufacturing the same
US20090176347A1 (en) * 2008-01-04 2009-07-09 International Business Machines Corporation Hybrid orientation substrate compatible deep trench capacitor embedded dram
US20090256185A1 (en) * 2008-04-09 2009-10-15 International Business Machines Corporation Metallized conductive strap spacer for soi deep trench capacitor
CN102301482A (zh) * 2009-02-04 2011-12-28 国际商业机器公司 用于悬浮和细化纳米线的无掩模制程
CN102034863A (zh) * 2009-09-28 2011-04-27 中芯国际集成电路制造(上海)有限公司 半导体器件、含包围圆柱形沟道的栅的晶体管及制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110235245A (zh) * 2017-01-12 2019-09-13 美光科技公司 存储器单元，具有个别地包括电容器及晶体管的存储器单元且包括多行存取线及多列数字线的阵列，2t-1c存储器单元，及形成具有电容器及上面的存取晶体管的阵列的方法
CN110235245B (zh) * 2017-01-12 2023-10-31 美光科技公司 存储器单元及形成具有电容器及存取晶体管的阵列的方法
CN111463127A (zh) * 2019-01-18 2020-07-28 瀚源生医股份有限公司 用于多水平蚀刻的方法、半导体感测装置及其制造方法

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