JP6265347B2 - ナノワイヤ・アクセス・トランジスタを有するｄｒａｍを含む半導体構造体及びその形成方法 - Google Patents

ナノワイヤ・アクセス・トランジスタを有するｄｒａｍを含む半導体構造体及びその形成方法 Download PDF

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Description

本開示は半導体構造体に関し、具体的にはナノワイヤ・アクセス・トランジスタを含むダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）及びその製造方法に関する。
深いトレンチ・キャパシタは、面積当たりのキャパシタンスが高く、デバイスの漏れが少ないため、様々な半導体チップに用いられている。典型的には、深いトレンチ・キャパシタは４ｆＦ（フェムト・ファラッド）から１２０ｆＦまでの範囲のキャパシタンスをもたらす。深いトレンチ・キャパシタは、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）内の電荷蓄積ユニットとして用いることができ、これはスタンドアローン半導体チップとして供給することができ、又はシステム・オン・チップ（ＳｏＣ）半導体チップ内に埋め込むことができる。深いトレンチ・キャパシタはまた、電荷ポンプ、又は高周波（ＲＦ）回路内の容量性アナログ構成要素などの様々な回路用途にも用いることができる。
半導体デバイスの寸法が縮小するにつれて、従来の電界効果トランジスタよりも優れたゲート制御及び低い漏れ電流をもたらす、ラップアラウンド・ゲート構造体を有する半導体ナノワイヤ・トランジスタが使用されている。しかし、そのような深いトレンチ・キャパシタを有する半導体ナノワイヤ・トランジスタの集積化は、半導体ナノワイヤが本来的に、半導体ナノワイヤの横方向寸法が小さいため他のいずれの構造体との接触面積が制限されることから、依然として課題として残されている。
半導体ナノワイヤが、ラップアラウンド半導体部分と一体的に形成され、該ラップアラウンド半導体部分は、深いトレンチの上部に配置された、深いトレンチ・キャパシタの内側電極に接触する導電性キャップ構造体の側壁に接触する。半導体ナノワイヤは、埋込み絶縁体層の上方から浮かせた状態で懸架される。ゲート誘電体層が、半導体ナノワイヤとラップアラウンド半導体部分とを含むパターン付けされた半導体材料構造体の表面上に形成される。ラップアラウンド・ゲート電極部分が半導体ナノワイヤの中央部分の回りに形成され、ゲート・スペーサが形成される。パターン付けされた半導体材料構造体の物理的に露出した部分が除去され、選択的エピタキシ及びメタライゼーションが実施されて、半導体ナノワイヤのソース側端部が導電性キャップ構造体に接続される。
本開示の一態様によれば、半導体構造体は、基板に埋め込まれたトレンチ・キャパシタを含む。このトレンチ・キャパシタは、内側電極、ノード誘電体、及び外側電極を含む。半導体構造体は、内側電極に接触してその上に重なる導電性キャップ構造体をさらに含む。さらに、半導体構造体は、基板内の絶縁体層の上に重なる半導体ナノワイヤを含む。ソース領域が、半導体ナノワイヤの一方の端部に接触する。ソース側金属半導体合金部分が、ソース領域及び導電性キャップ構造体に接触する。
本開示の別の態様によれば、半導体構造体を形成する方法が提供される。内側電極、ノード誘電体、及び外側電極を含むトレンチ・キャパシタが、ハンドル基板、埋込み絶縁体層、及び上部半導体層を含むセミコンダクタ・オン・インシュレータ基板内に形成される。導電性キャップ構造体が内側電極の上に形成される。半導体ナノワイヤと、導電性キャップ構造体に横方向に接触するラップアラウンド半導体部分とを含むパターン付けされた半導体材料構造体が、上部半導体層の部分から形成される。ラップアラウンド半導体部分に隣接した半導体ナノワイヤの部分が形成される。半導体ナノワイヤの端面が物理的に露出される。少なくとも１つの導電性材料を堆積させることにより、物理的に露出した端面と導電性キャップ構造体との間に導電経路が形成される。
本開示の一実施形態による、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板内に深いトレンチ・キャパシタ、導電性キャップ構造体、及び誘電体キャップ構造体を形成した後の、例示的な半導体構造体の上面図である。 図１の垂直面Ｂ−Ｂ’に沿った、例示的な半導体構造体の垂直断面図である。 本開示の一実施形態による、上部半導体層をリソグラフィによりパターン付けして、パターン付けされた半導体材料構造体にした後の例示的な半導体構造体の上面図である。 図３の垂直面Ｂ−Ｂ’に沿った、例示的な半導体構造体の垂直断面図である。 本開示の一実施形態による、フォトレジストを除去した後の例示的な半導体構造体の上面図である。 図５の垂直面Ｂ−Ｂ’に沿った、例示的な半導体構造体の垂直断面図である。 本開示の一実施形態による、パターン付けされた半導体材料部分の薄化及び狭幅化後の例示的な半導体構造体の上面図である。 図７の垂直面Ｂ−Ｂ’に沿った、例示的な半導体構造体の垂直断面図である。 本発明の一実施形態による、埋込み絶縁体層の一部分を除去することによって半導体ナノワイヤ及びラップアラウンド半導体部分をアンダーカットした後の例示的な半導体構造体の上面図である。 図９の垂直面Ｂ−Ｂ’に沿った、例示的な半導体構造体の垂直断面図である。 本開示の一実施形態による、ゲート誘電体層の形成後の例示的な半導体構造体の上面図である。 図１１の垂直面Ｂ−Ｂ’に沿った、例示的な半導体構造体の垂直断面図である。 本開示の一実施形態による、ゲート積層体の形成後の例示的な半導体構造体の上面図である。 図１３の垂直面Ｂ−Ｂ’に沿った、例示的な半導体構造体の垂直断面図である。 本開示の一実施形態による、パターン付けされた半導体材料部分のパッド部分の除去後の例示的な半導体構造体の上面図である。 図１５の垂直面Ｂ−Ｂ’に沿った、例示的な半導体構造体の垂直断面図である。 本開示の一実施形態による、ゲート・スペーサの形成後の例示的な半導体構造体の上面図である。 図１７の垂直面Ｂ−Ｂ’に沿った、例示的な半導体構造体の垂直断面図である。 本開示の一実施形態による、パターン付けされた半導体材料構造体の物理的露出部分の除去後の例示的な半導体構造体の上面図である。 図１９の垂直面Ｂ−Ｂ’に沿った、例示的な半導体構造体の垂直断面図である。 本開示の一実施形態による、ソース及びドレイン領域の選択的堆積後の例示的な半導体構造体の上面図である。 図２１の垂直面Ｂ−Ｂ’に沿った、例示的な半導体構造体の垂直断面図である。 本開示の一実施形態による、種々の金属半導体合金部分の形成後の例示的な半導体構造体の上面図である。 図２３の垂直面Ｂ−Ｂ’に沿った、例示的な半導体構造体の垂直断面図である。 本開示の一実施形態による、コンタクト・レベル誘電体層及び種々のコンタクト・ビア構造体の形成後の例示的な半導体構造体の上面図である。 図２５の垂直面Ｂ−Ｂ’に沿った、例示的な半導体構造体の垂直断面図である。 本開示の一実施形態による、例示的な半導体構造体のバリエーションの上面図である。 図２７の垂直面Ｂ−Ｂ’に沿った、例示的な半導体構造体のバリエーションの垂直断面図である。
上述のように、本開示は、ナノワイヤ・アクセス・トランジスタを含んだダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルを含む半導体構造体、及びその製造方法に関する。以下、本開示のこれらの態様を、添付の図面を用いて詳細に説明する。類似の参照番号は、異なる実施形態にわたって類似の要素を指すことに留意されたい。図面は必ずしも一定の尺度で描かれてはいない。
図１及び図２を参照すると、本開示の一実施形態による例示的な半導体構造体は、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板８を含む。ＳＯＩ基板は、下から上へ、下部半導体層１０と、埋込み絶縁体層２０と、初めに埋込み絶縁体層の上全体にわたって同じ厚さを有する平坦層として設けることができる上部半導体層３０Ｌとの積層体を含む。
下部半導体層１０は、半導体材料を含む。埋込み絶縁体層２０は、酸化シリコン、窒化シリコン、誘電性金属酸化物、又はこれらの組合せなどの誘電体材料を含む。上部半導体層３０Ｌは、半導体材料を含み、これは、下部半導体層１０の半導体材料と同じものでも異なるものでもよい。
下部半導体層１０及び上部半導体層３０Ｌの各々は、元素半導体材料（例えば、シリコン、ゲルマニウム、炭素、又はこれらの合金）、ＩＩＩ−Ｖ半導体材料、又はＩＩ−ＶＩ半導体材料から独立して選択される半導体材料を含む。下部半導体層１０及び上部半導体層３０Ｌのための各半導体材料は、独立して、単結晶、多結晶、又は非晶質とすることができる。一実施形態において、下部半導体層１０及び上部半導体層３０Ｌは、単結晶である。一実施形態において、下部半導体層１０及び上部半導体層３０Ｌは、単結晶シリコンを含む。
一実施形態において、下部半導体層１０は、第１の導電型のドーパントでドープすることができる。第１の導電型はｐ型又はｎ型とすることができる。
一実施形態において、上部半導体層３０Ｌの厚さは５ｎｍから３００ｎｍまでとすることができ、埋込み絶縁体層２０の厚さは５０ｎｍから１,０００ｎｍまでとすることができ、下部半導体層１０の厚さは５０ミクロンから２ｍｍまでとすることができるが、これらの層の各々に対して、より薄い厚さ及びより厚い厚さを用いることもできる。
少なくとも１つのパッド層（図示せず）をＳＯＩ基板８の上に、例えば、化学気相堆積（ＣＶＤ）又は原子層堆積（ＡＬＤ）によって堆積させることができる。少なくとも１つのパッド層は、ＳＯＩ基板８の内部に深いトレンチを形成するためのエッチング・マスクとして使用することができる１つ又は複数の層を含むことができる。本明細書で用いられる場合、「深いトレンチ」は、セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板の最上面から上部半導体層及び埋込み絶縁体層を通り、部分的に下層の半導体層、即ち、下部半導体層１０の中まで延びるトレンチを指す。
一実施形態において、少なくとも１つのパッド層の各々は、例えば、窒化シリコン、誘電性金属窒化物、ドープ酸化シリコン、非ドープ酸化シリコン、誘電性金属酸化物などの誘電体材料を含むことができる。少なくとも１つのパッド層の全厚は、１００ｎｍから２，０００ｎｍまでとすることができるが、より薄い厚さ及びより厚い厚さを用いることもできる。
一実施形態において、少なくとも１つのパッド層は下部パッド層（図示せず）と上部パッド層（図示せず）との積層体を含むことができる。下部パッド層は第１の誘電体材料を含むことができ、上部パッド層は、第１の誘電体材料とは異なる第２の誘電体材料を含むことができる。一実施形態において、下部パッド層は酸化シリコンを含むことができ、上部パッド層は窒化シリコンを含むことができる。一実施形態において、下部パッド相の厚さは１０ｎｍから１００ｎｍまでとすることができ、上部パッド層の厚さは４０ｎｍから３６０ｎｍまでとすることができるが、下部パッド層と上部パッド層の各々に対してより薄い厚さ及びより厚い厚さを用いることもできる。
少なくとも１つのパッド層の上にフォトレジスト層（図示せず）を塗布することができ、該フォトレジスト層に、リソグラフィによってパターン付けし、次に形成される深いトレンチの面積を各々が有する開口を形成することができる。フォトレジスト層内のパターンを、少なくとも１つのパッド層に転写することができる。次に、少なくとも１つのパッド層内のパターンを、少なくとも１つのパッド層をエッチング・マスクとして使用する異方性エッチングによって、上部半導体層３０Ｌ、埋込み絶縁体層２０、及び下部半導体層１０の上部分を通して転写することができる。少なくとも１つのパッド層内の開口ごとに深いトレンチを形成することができる。フォトレジストは、アッシングにより除去することもでき、又は、深いトレンチを形成する各エッチング・プロセスの間に消費することもできる。
深いトレンチの側壁は、深いトレンチがその中を延びる種々の層間で概ね垂直方向で一致させることができる。本明細書で用いられる場合、複数の要素の側壁は、それら複数の要素の側壁が図１のような上面図内で重なる場合に「垂直方向で一致する」。本明細書で用いられる場合、複数の要素の側壁は、完全に垂直な面からのそれら複数の要素の側壁の横方向のずれが５ｎｍ以内であるとき、「概ね垂直方向で一致する」。ＳＯＩ基板８の最上面から深いトレンチの底面まで計測される深いトレンチの深さは、５００ｎｍから１０ミクロンまでとすることができるが、より浅い又はより深い深さを用いることもできる。各深いトレンチの横方向寸法は、リソグラフィの性能、即ち、フォトレジスト層上に開口の像をプリントするためのリソグラフィ・ツールの性能によって制限され得る。一実施形態において、深いトレンチの「幅」、即ち、Ｂ−Ｂ’面に平行な方向に沿った、及び、Ｂ−Ｂ’面に直角の方向に沿った深いトレンチの側壁間の距離は３２ｎｍから１５０ｎｍまでにすることができるが、より小さい寸法をプリントすることが可能なリソグラフィ・ツールの将来的な利用可能性によって、より小さい寸法を用いることもできる。
各々の深いトレンチ内の下部半導体層１０の側壁の近傍の一部分１２をドープすることによって、埋込みプレート１２を形成することができる。ドーパントは、例えば、当技術分野で知られているように、ドーパント含有使い捨て材料（ドープ・シリケート・ガラスなど）からの外方拡散によって、又はイオン注入によって導入することができる。さらに、ドーパント含有使い捨て材料からの外方拡散又はイオン注入の代りに、ＳＯＩ基板８の下部半導体層１０の内部に埋込みプレート１２を形成するための他の任意の方法を用いることができる。
一実施形態において、埋込みプレート１２は、第１の導電型とは逆の第２の導電型のドーパントでドープすることができる。例えば、第１の導電型をｐ型とすることができ、第２の導電型をｎ型とすることができ、又は逆にすることもできる。下部半導体層１０の残りの部分と埋込みプレート１２との間にｐ−ｎ接合が形成される。埋込みプレート１２内のドーパント濃度は、例えば、１．０×１０１８／ｃｍ３から２．０×１０２１／ｃｍ３まで、典型的には５．０×１０１８／ｃｍ３から５．０×１０１９／ｃｍ３までとすることができるが、より低い又はより高いドーパント濃度を用いることもできる。
ノード誘電体１４のための誘電体材料を、深いトレンチ内の物理的に露出した全ての側壁上及び上部パッド層の上面上に共形に堆積させることができる。ノード誘電体１４のための誘電体材料は、キャパシタ内のノード誘電体材料として用いることができる当技術分野で既知の任意の誘電体材料を含むことができる。例えば、ノード誘電体１４のための誘電体材料は、当技術分野で既知の高誘電率（高ｋ）ゲート誘電体材料のような、窒化シリコン及び誘電性金属酸化物材料のうちの１つを含むことができる。
内側電極１６のための導電性材料を、深いトレンチを完全に充填するように堆積させることができる。導電性材料は、金属材料又はドープ半導体材料とすることができる。金属材料は、Ｗ、Ｔｉ、Ｔａ、Ｃｕ、若しくはＡｌなどの元素金属、又は少なくとも２つの元素金属の合金、又は少なくとも１つの金属の導電性金属窒化物、又は少なくとも１つの金属の導電性金属酸化物とすることができる。ドープ半導体材料は、ドープ元素半導体材料、ドープ化合物半導体材料、又はこれらの合金とすることができる。内側電極１６は、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気めっき、無電解めっき、又はこれらの組合せによって堆積させることができる。内側電極１６の材料は、深いトレンチを完全に充填するのに十分な厚さに堆積される。
内側電極１６のための材料を、リセス・エッチングによって、埋込み絶縁体層２０の上面と埋込み絶縁体層２０の底面との間のレベルまで垂直方向に凹ませることができる。導電性材料層のリセス・エッチングには、反応性イオン・エッチングなどの異方性エッチング、湿式エッチングなどの等方性エッチング、又はこれらの組合せを用いることができる。リセス・エッチングは、ノード誘電体１４の材料に対して選択的なものとすることができる。
リセスにより、各内側電極１６の最上面を概ね平坦にすることができ、埋込み絶縁体層２０の上面のレベルと埋込み絶縁体層２０の底面のレベルとの間のレベルに位置させることができる。表面は、当技術分野で既知の半導体処理ステップに付随する表面高さの微視的変動によって表面の平坦性が制限される場合に、概ね平坦であるとする。この時点では、内側電極１６の上方に空洞が存在する。
ノード誘電体１４の物理的に露出した部分を、エッチングによってパターン付けすることができ、このエッチングは、湿式エッチングとすることができる。例えば、ノード誘電体１４が窒化シリコンを含む場合、ノード誘電体１４の物理的に露出した部分は、高温リン酸を用いる湿式エッチングによって除去することができる。埋込みプレート１２、ノード誘電体１４、及び内側電極１６の組が、トレンチ・キャパシタ（１２、１４、１６）を構成する。埋込みプレート１２は、トレンチ・キャパシタの外側ノードであり、ノード誘電体１４は、外側電極を内側電極から分離する誘電体であり、内側電極１６は、トレンチ・キャパシタの内側電極である。トレンチ・キャパシタは、ＳＯＩ基板８の内部に埋め込まれている。埋込み絶縁体層２０は、埋込みプレート１２（即ち、外側電極）の上に重なる。
各々の深いトレンチを用いて導電性キャップ構造体１８を形成することができ、これは、例えば、各々の内側電極１６の上の空洞内及び少なくとも１つのパッド層の上に導電性材料を堆積させ、次に、少なくとも１つのパッド層の上から導電性材料をリセスによってほぼ取り去り、随意に、各深いトレンチの上部の導電性材料をリセスして凹ませることによって形成される。具体的には、導電性材料は、金属材料又はドープ半導体材料とすることができる。金属材料は、Ｗ、Ｔｉ、Ｔａ、Ｃｕ、若しくはＡｌなどの元素金属、又は少なくとも２つの元素金属の合金、又は少なくとも１つの金属の導電性金属窒化物、又は少なくとも１つの金属の導電性金属酸化物とすることができる。ドープ半導体材料は、ドープ元素半導体材料、ドープ化合物半導体材料、又はこれらの合金とすることができる。導電性材料は、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気めっき、無電解めっき、又はこれらの組合せによって堆積させることができる。導電性材料は、空洞を完全に充填するのに十分な厚さに堆積させることができる。
導電性材料は、例えば、上部パッド層を停止層として用いる化学機械研磨（ＣＭＰ）によって平坦化することができる。次に、導電性材料を、上部半導体層３０Ｌの最上面より下方まで凹ませて導電性キャップ構造体１８を形成する。一実施形態において、導電性キャップ構造体１８の上面は、上部半導体層３０Ｌの上面と同じ位置又はそれより上方に配置することができる。導電性キャップ構造体１８は、内側電極１６と同じ材料又は異なる材料を含むものとすることができる。導電性キャップ構造体１８の上に空洞が形成される。導電性キャップ構造体１８は、内側電極１６に接触してその上に重なる。
誘電体キャップ構造体３４のための誘電体材料を、各空洞内部の導電性キャップ構造体１８の上及び少なくとも１つのパッド層の上に堆積させることができる。次に、誘電体キャップ構造体３４ための誘電体材料を、上部パッド層を停止層として用いて平坦化し、次いで上部パッド層の最上面の下方まで凹ませて、誘電体キャップ構造体３４を形成することができる。一実施形態において、誘電体キャップ構造体３４の上面は、上部半導体層３０Ｌの上面と概ね同一平面にすることができ、又はその下方に位置するようにすることができる。誘電体キャップ構造体３４の誘電体材料は、例えば、窒化シリコン又は誘電性金属酸化物材料とすることができる。一実施形態において、誘電体キャップ構造体３４の誘電体材料は、後でナノワイヤを浮かせた状態にするのに用いる等方性エッチングに対してエッチング耐性であるように選択することができる。誘電体キャップ構造体３４の誘電体材料は、例えば、化学気相堆積（ＣＶＤ）によって堆積させることができる。
誘電体キャップ構造体３４は、導電性キャップ構造体１８の上面に接触する。具体的には、各誘電体キャップ構造体３４の底面を平坦にして、直下の導電性キャップ構造体１８の上面と一致させることができる。
上部パッド層は、例えば、下部パッド層に対して選択的な湿式エッチングによって除去することができる。次に、例えば別の湿式エッチングによって、下部パッド層を除去することができる。
図３及び図４を参照すると、フォトレジスト層３７を上部半導体層３０Ｌの上に塗布することができる。フォトレジスト層３７をリソグラフィによってパターン付けして、第１の幅ｗ１を有する第１の幅領域と、第１の幅ｗ１より小さい第２の幅ｗ２を有する第２の幅領域との交互の配列を各々が含む、複数のフォトレジスト部分を形成することができる。第１の幅ｗ１及び第２の幅ｗ２の各々は、リソグラフィ幅、即ち、単一のリソグラフィ露光ステップ及びその後の現像を用いてプリントすることができる幅である。
フォトレジスト層３７の各連続部分は、第１の幅ｗ１及び第２の幅の方向に直角の方向に延びるものとすることができる。フォトレジスト層３７の各々の連続部分内のパターンは、第１の幅ｗ１及び第２の幅に直角の水平方向、例えば、面Ｂ−Ｂ’内の水平方向に沿って周期的であるものとすることができる。フォトレジスト層３７の各連続部分内のパターンの周期は、第１の幅領域の長さと第２の幅領域の長さとの和とすることができ、これは図３に示す領域の横方向の寸法と一致する。フォトレジスト層３７の各連続部分のリソグラフィ・パターンは、第１の幅ｗ１及び第２の幅ｗ２に直角の水平方向に沿ったオフセットを有して、第１の幅ｗ１及び第２の幅ｗ２の方向に沿って繰返すことができる。オフセットは、フォトレジスト層３７の連続部分の周期の半分、即ち、第１の幅領域の長さと第２の幅領域の長さとの和の半分とすることができる。
第１の幅ｗ１は、第１の幅ｗ１の方向に沿った深いトレンチの寸法より大きくなるように選択される。一実施形態において、各々の第１の幅領域は、深いトレンチの各々の近接する対を連続して覆うことができる。さらに、各々の第１の幅領域は、近接する一対の深いトレンチを横方向に取り囲む領域を覆う。第２の幅ｗ２は、リソグラフィ最小寸法、即ち、リソグラフィでプリントすることができる最小寸法とすることができる。例えば、第２の幅ｗ２は、フォトレジスト層３７をパターン付けするのに使用されるリソグラフィ・ツールの性能に応じて、４５ｎｍから１５０ｎｍまでとすることができる。
フォトレジスト層３７内のパターンは、エッチングにより上部半導体層３０Ｌ内に転写することができ、このエッチングは、異方性エッチングとすることができる。上部半導体層３０Ｌの、フォトレジスト層３７で覆われていない部分はエッチング中に除去される。パターン付けされた半導体材料部分３０Ｐが、フォトレジスト層３７の各々の残留部分の下に形成される。各々のパターン付けされた半導体材料部分３０Ｐは、上に重なるフォトレジスト層３７の部分のパターンを複製する。例えば、各々のパターン付けされた半導体材料部分３０Ｐは、第１の幅ｗ１を有する第１の部分、及び第２の幅ｗ２を有する第２の部分を含むことができる。
図５及び図６を参照すると、フォトレジスト層３７は、パターン付けされた半導体材料部分３０Ｐ及び誘電体キャップ構造体３４に対して選択的に、例えばアッシングによって除去される。各々のパターン付けされた半導体材料部分３０Ｐは、第１の幅ｗ１を有し、２つの深いトレンチを横方向に囲む少なくとも１つの第１の幅領域と、第２の幅ｗ２を有する少なくとも１つの第２の幅領域とを含む。一実施形態において、各々のパターン付けされた半導体材料部分３０Ｐの第１の幅領域の側壁は、第１の幅ｗ１で横方向に離間し、各々のパターン付けされた半導体材料部分３０Ｐの第２の幅領域の側壁は、第２の幅ｗ２で横方向に離間する。
図７及び図８を参照すると、例示的な半導体構造体は、酸化雰囲気にさらされ、その結果、パターン付けされた半導体材料部分３０Ｐの半導体材料の表面部分が半導体酸化物材料に転化される。例えば、パターン付けされた半導体材料部分３０Ｐがシリコンを含む場合、半導体酸化物材料は、酸化シリコンを含むことができる。パターン付けされた半導体材料部分３０Ｐがシリコン・ゲルマニウム合金を含む場合、半導体酸化物材料はシリコン・ゲルマニウム酸化物、即ち、酸化シリコンと酸化ゲルマニウムの合金を含むことができる。
パターン付けされた半導体材料部分３０Ｐの半導体材料の表面部分の酸化は、例えば、水蒸気を用いる湿式酸化、酸素を用いる乾式酸化、又はプラズマを含む酸素を用いるプラズマ酸化によって行うことができる。湿式酸化又は乾式酸化は、例えば、６００℃から１２００℃までの範囲内の高温の酸化雰囲気を生じるように構成された炉の内部で行うことができるが、より低い温度又はより高い温度を用いることもできる。プラズマ酸化は、当技術分野で既知のように、プラズマ処理チャンバ内で行うことができる。次に、半導体酸化物材料は、例えば湿式エッチングによって、パターン付けされた半導体材料部分の残りの部分の半導体材料に対して選択的に除去され、湿式エッチングは、例えばＨＦをベースとする化学反応を利用することができる。
酸化プロセスの継続時間を含む、酸化プロセスの処理パラメータは、酸化後に、パターン付けされた半導体材料部分３０Ｐの各々の第２の幅領域の非酸化残留部分が目標の幅及び目標の高さを有するように選択される。パターン付けされた半導体材料部分３０Ｐの第２の幅領域の残留部分の目標の幅は、２ｎｍから３０ｎｍまでの範囲にあるが、より小さい目標幅及びより大きい目標幅を用いることもできる。パターン付けされた半導体材料部分３０Ｐの第２の幅領域の残留部分の目標の高さは、２ｎｍから３０ｎｍまでの範囲にあるが、より小さい目標高さ及びより大きい目標高さを用いることもできる。
パターン付けされた半導体材料部分３０Ｐの第２の幅領域の各残留部分の目標の幅及び目標の高さは数ナノメートル又は数十ナノメートルの程度であるので、パターン付けされた半導体材料部分３０Ｐの第２の幅領域の残留部分を、本明細書では半導体ナノワイヤ３０Ｎと呼ぶ。本明細書で用いる場合、「半導体ナノワイヤ」は、長手方向に沿って延びた、長手方向に直角の全ての方向において１ｎｍと１００ｎｍとの間の範囲の少なくとも１つの均一な横方向寸法を有する、連続した半導体構造体を指す。例えば、半導体ナノワイヤは、１ｎｍと１００ｎｍとの間の範囲の均一な幅、及び１ｎｍと１００ｎｍとの間の範囲の均一な高さを有するものとすることができる。あるいは、半導体ナノワイヤは、円筒形状を有し、１ｎｍと１００ｎｍとの間の範囲の直径を有するものとすることができる。一実施形態において、各々の半導体ナノワイヤは、均一な幅を有するものとすることができ、これを本明細書ではナノワイヤ幅ｗｎと呼ぶ。ナノワイヤ幅ｗｎは、例えば、２ｎｍから３０ｎｍまでとすることができるが、より小さいナノワイヤ幅ｗｎ及びより大きいナノワイヤ幅ｗｎを用いることもできる。
各々のパターン付けされた半導体材料部分３０Ｐの第１の幅領域の残留部分が、近接する深いトレンチの各対の間に存在する。この部分を本明細書ではパッド部分３０Ｄと呼び、各パッド部分の幅を本明細書ではパッド幅ｗｄと呼ぶ。各々の導電性キャップ構造体１８の、パッド部分３０Ｄと接触しない側壁は、パターン付けされた半導体材料部分３０Ｐの別の残留部分、本明細書ではラップアラウンド半導体部分３０Ｗと呼ぶ部分に横方向で接触する。パッド部分３０Ｄは、２つのラップアラウンド半導体部分３０Ｗに横方向で隣接することができる。
従って、各々のパターン付けされた半導体材料部分３０Ｐは、酸化プロセス及び該酸化プロセスによって形成された半導体酸化物材料の除去の後、２つのラップアラウンド半導体部分３０Ｗに横方向で隣接した少なくとも１つの半導体ナノワイヤ３０Ｎと、少なくとも２つのラップアラウンド半導体部分３０Ｗと、少なくとも１つのパッド部分３０Ｄとを含むものとすることができる。各々のラップアラウンド半導体部分３０Ｗは、半導体ナノワイヤ３０Ｎ及びパッド部分３０Ｄに隣接することができる。各パッド部分３０Ｄは、２つのラップアラウンド半導体部分３０Ｗに隣接することができる。導電性キャップ構造体１８の各側壁の一部分は、パッド部分３０Ｄ又はラップアラウンド半導体部分３０Ｗに横方向で接触する。
各パッド部分３０Ｄは中央部分Ｃを含むことができ、これは、パターン付けされた半導体材料構造体３０Ｐの残留部分の物理的に露出した側壁表面から、半導体ナノワイヤ３０Ｎ内部の任意の点とパターン付けされた半導体材料構造体３０Ｐの残留部分の物理的に露出した側壁表面との間の最大距離より大きい距離だけ、横方向に離間する。
図９及び図１０を参照すると、半導体ナノワイヤ３０Ｎ及びラップアラウンド半導体部分３０Ｗの下にある埋込み絶縁体層２０の部分が、湿式エッチングなどの等方性エッチングを用いて除去される。例えば、ＨＦをベースとする湿式エッチングを用いて、半導体ナノワイヤ３０Ｎ及びラップアラウンド半導体部分３０Ｗをアンダーカットすることができる。等方性エッチングの継続時間は、半導体ナノワイヤ３０Ｎの全底面が埋込み絶縁体層２０の凹んだ上面から離間するように、即ち、埋込み絶縁体層２０の凹んだ上面に接触しないように、選択される。さらに、等方性エッチングの継続時間は、パッド部分３０Ｄの中央部分Ｃが等方性エッチングによってアンダーカットされないように選択される。
従って、パッド部分３０Ｄの中央部分Ｃの底面と、埋込み絶縁体層のエッチングされていない上面との間の物理的接触部が、半導体ナノワイヤ３０Ｎ及びラップアラウンド半導体部分３０Ｗを機械的に支持する。半導体ナノワイヤ３０Ｎ及び一対の隣接したラップアラウンド半導体部分３０Ｗを、一対のパッド部分３Ｄの中央部分Ｃによって、埋込み絶縁体層２０の凹んだ表面の上方に浮かせた状態で懸架することができる。各導電性キャップ構造体１８の側壁の一部分を、各々のラップアラウンド半導体部分３０Ｗの下に物理的に露出させることができる。
各々の半導体ナノワイヤ３０Ｎは、埋込み絶縁体層２０の上に重なる。各々の半導体ナノワイヤ３０Ｎは、埋込み絶縁体層２０の平坦な上面、即ち、埋込み絶縁体層２０の凹んだ部分の表面から垂直方向に離間する。半導体ナノワイヤ３０Ｎの長手方向は水平であるので、埋込み絶縁体層２０の平坦な上面に平行である。埋込み絶縁体層２０の平坦な上面は、埋込み絶縁体層２０の湾曲した上面の各々に隣接し、この湾曲した上面が導電性キャップ構造体１８に隣接する。
図１１及び図１２を参照すると、ゲート誘電体層３２Ｌを、少なくとも、パターン付けされた半導体材料部分３０Ｐの半導体表面上に形成することができる。一実施形態において、ゲート誘電体層３２Ｌは、パターン付けされた半導体材料部分３０Ｐの表面部分を、誘電性半導体酸化物、誘電性半導体窒化物、誘電性半導体酸窒化物、又はこれらの組合せなどの誘電性半導体含有材料に転化することによって形成することができる。例えば、パターン付けされた半導体材料部分３０Ｐがシリコンを含む場合、誘電性半導体含有材料は、酸化シリコン、窒化シリコン、酸窒化シリコン、又はこれらの組合せとすることができる。ゲート誘電体層３２Ｌの厚さは、例えば、０．５ｎｍから６ｎｍまでとすることができるが、より薄い厚さ及びより厚い厚さを用いることもできる。
代替的に又は付加的に、ゲート誘電体層３２Ｌは、誘電体材料を堆積させることによって形成することができる。一実施形態において、ゲート誘電体層３２Ｌの材料は、原子層堆積（ＡＬＤ）及び／又は化学気相堆積（ＣＶＤ）のような共形堆積法によって堆積させることができる。一実施形態において、堆積された誘電体材料は、酸化シリコンなどの誘電性半導体酸化物を含むことができる。代替的に又は付加的に、堆積された誘電体材料は、誘電性金属酸化物、誘電性金属窒化物、及び／又は誘電性金属酸窒化物を含むことができる。一実施形態において、堆積された誘電体材料は、当技術分野で既知の高誘電率（高ｋ）ゲート誘電体材料を含むことができる。
ゲート誘電体層３２Ｌは、半導体ナノワイヤ３０Ｎの長手方向の回りで各半導体ナノワイヤ３０Ｎを連続的に囲む。各半導体ナノワイヤ３０Ｎの下面上のゲート誘電体層３２Ｌの下部は、埋込み絶縁体層２０の平坦な上面、即ち、埋込み絶縁体層２０の凹んだ表面の上に重なるものとすることができ、かつ、該平坦な上面から垂直方向に離間するものとすることができる。
図１３及び図１４を参照すると、ゲート積層体が、半導体ナノワイヤ３０Ｎの中央部分の上、及び深いトレンチ・キャパシタの上に形成される。例えば、ゲート電極層及び誘電体ゲート・キャップ層を堆積させ、次いでパターン付けしてゲート積層体を形成することができる。ゲート電極層の各残留部分がゲート電極３６を構成し、誘電体ゲート・キャップ層の各残留部分が誘電体ゲート・キャップ３８を構成する。
ゲート電極層は、導電性材料を含み、この導電性材料は、ドープ半導体材料、金属材料、又はこれらの組合せを含むことができる。ゲート電極層は、例えば、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、又は、導電性材料を堆積させるための他の任意の既知の方法によって堆積させることができる。ゲート電極層の厚さは、深いトレンチの上で計測して、２０ｎｍから３００ｎｍまでとすることができるが、より薄い厚さ及びより厚い厚さを用いることもできる。ゲート電極層は、各半導体ナノワイヤ３０Ｎの下に堆積される。
誘電体ゲート・キャップ層は、窒化シリコン、酸化シリコン、酸窒化シリコン、及び／又は誘電性金属酸化物などの誘電体材料を含む。誘電体ゲート・キャップ層は、例えば、化学気相堆積によって堆積させることができる。誘電体ゲート・キャップ層の厚さは、５ｎｍから５０ｎｍまでとすることができるが、より薄い厚さ及びより厚い厚さを用いることもできる。
誘電体ゲート・キャップ層及びゲート電極層は、例えば、誘電体ゲート・キャップ層の上にフォトレジスト層（図示せず）を塗布し、リソグラフィ法によってフォトレジスト層をパターン付けすることにより、そしてフォトレジスト層内のパターンをエッチングによって誘電体ゲート・キャップ層とゲート電極層との積層体内に転写することにより、パターン付けされる。エッチングは、反応性イオン・エッチングなどの異方性エッチングを含むことができ、これが、フォトレジスト層内のパターンを誘電体ゲート・キャップ層とゲート電極層との積層体内に転写する。エッチングの化学は、ゲート電極層のエッチング中にゲート誘電体層３２Ｌの材料がエッチングされないように選択することができる。従って、エッチングをゲート誘電体層３２Ｌの表面で停止させることができる。
ひとたび、埋込み絶縁体層２０の上面の、パターン付けされたフォトレジスト層によって覆われていない領域が物理的に露出されると、等方性エッチングを用いて、ゲート電極層の材料を横方向にエッチングし、そして随意に誘電体ゲート・キャップ層の材料を横方向にエッチングすることができる。ゲート電極層の材料の横方向のエッチングは、フォトレジスト層で覆われていない半導体ナノワイヤ３０Ｎの下にある部分からゲート電極層の材料が除去されるまで進めることができる。次いで、フォトレジスト層を、例えばアッシングによって除去することができる。
半導体ナノワイヤ３０Ｎの中央部分の上に形成される各ゲート電極３６はいずれも、半導体ナノワイヤ３０Ｎの外周を取り巻くラップアラウンド・ゲート電極部分とすることができる。ラップアラウンド・ゲート電極部分は、半導体ナノワイヤ３０Ｎの長手方向の回りで連続的に半導体ナノワイヤ３０Ｎを取り囲む。各ラップアラウンド・ゲート電極部分は、ゲート誘電体層３２Ｌによって半導体ナノワイヤから離間される。各ラップアラウンド・ゲート電極部分は、埋込み絶縁体層２０の凹んだ部分の平坦な上面に物理的に接触することができる。
各ゲート電極３６の、深いトレンチ・キャパシタの上に重なる部分は、本明細書では通過ゲート電極部分（ｐａｓｓｉｎｇ ｇａｔｅ ｅｌｅｃｔｒｏｄｅ ｐｏｒｔｉｏｎ）と呼ばれる。各通過ゲート電極部分は、少なくとも１つのラップアラウンド・ゲート電極部分と一体的に形成することができる。換言すれば、ゲート電極３６は、半導体ナノワイヤ３０Ｎの回りを取り巻く少なくとも１つのラップアラウンド・ゲート電極部分と、深いトレンチ・キャパシタの上に重なる少なくとも１つの通過ゲート電極部分とを含むことができる。各々の通過ゲート電極部分は、誘電体キャップ構造体３４によって下の深いトレンチ・キャパシタから電気的に絶縁される。ラップアラウンド半導体部分３０Ｗの小部分が通過ゲート電極部分の下にあり、導電性キャップ構造体１８に横方向に接触する。
随意に、電気的ドーパント、例えば、Ｂ、Ｉｎ、Ｇａ、Ａｓ、及び／又はＳｂなどを、半導体ナノワイヤ３０Ｎの、ゲート電極３６の下にない部分に、例えばイオン注入によって注入することができる。半導体ナノワイヤ３０Ｎの注入された部分は、電気的ドーパントでドープされることができ、導電性キャップ構造体１８に接触するソース拡張領域３２ＳＥ、又は、導電性キャップ構造体１８に接触しないドレイン拡張領域３２ＤＥになることができる。一実施形態において、ドレイン拡張領域３２ＤＥは、一対のゲート電極３６の間に位置する半導体ナノワイヤ３０Ｎの一部分の中に形成することができる。
図１５及び図１６を参照すると、フォトレジスト層５７を第１の例示的な構造体の上に塗布し、リソグラフィによってパターン付けして、パターン付けされた半導体材料部分３０Ｐの、パッド部分３０Ｄを含む領域内に開口を形成することができる。異方性エッチングを用いて、ゲート誘電体層３２Ｌ及びパターン付けされた半導体材料部分３０Ｐの一部分を、パターン付けされたフォトレジスト層５７内の開口の領域内から除去することができる。全てのパッド部分３０Ｄを異方性エッチングによって除去することができる。一実施形態において、誘電体キャップ構造体３４の、フォトレジスト層５７内の開口の領域内にある部分を異方性エッチング中に除去することができる。一実施形態において、導電性キャップ構造体１８の、フォトレジスト層５７内の開口の領域内にある部分を異方性エッチング中に凹ませることができる。
図１７及び図１８を参照すると、少なくとも１つのゲート・スペーサが、誘電体材料層を堆積させ、異方性エッチングで誘電体材料層の垂直部分を除去することによって形成される。例えば、第１の共形誘電体材料層を堆積させ、そして第１の共形誘電体材料層の物理的に露出した水平部分を異方性エッチングすることによって、ゲート電極３６及び誘電体ゲート・キャップ３８の垂直側壁上、及び半導体ナノワイヤ３６Ｎの下に、第１のゲート・スペーサ５２を直接形成することができる。次に、第２の共形誘電体材料層を堆積させ、そして第２の共形誘電体材料層の水平部分を異方性エッチングすることによって、第１のゲート・スペーサ５２の外側壁上に第２のゲート・スペーサ５４を形成することができる。
第１のゲート・スペーサ５２と第２のゲート・スペーサ５４は、例えば酸化シリコン、窒化シリコン、及び酸窒化シリコンから選択することができる、異なる誘電体材料を含むものとすることができる。第１のゲート・スペーサ５２は、ラップアラウンド・ゲート電極部分の全側壁に接触することができる。さらに、第１のゲート・スペーサ５２は、埋込み絶縁体層２０の凹んだ部分の平坦な上面に接触することができる。
図１９及び図２０を参照すると、パターン付けされた半導体構造体３０Ｐの、誘電体ゲート・キャップ３８又はゲート・スペーサ（５２、５４）で覆われていない部分が異方性エッチングによって除去される。異方性エッチングは、ゲート誘電体層３２Ｌの物理的に露出した部分の誘電体材料、及び、誘電体ゲート・キャップ３８又はゲート・スペーサ（５２、５４）の下にないパターン付けされた半導体材料部分の半導体材料を除去する。
従って、半導体ナノワイヤ３０Ｎの、ゲート電極３６又はゲート・スペーサ（５２、５４）の下にない部分が、異方性エッチングによってエッチングされる。各半導体ナノワイヤ３０Ｎの、ラップアラウンド半導体部分３０Ｗに隣接した部分が、異方性エッチングによって除去される。さらに、各半導体ナノワイヤ３０Ｎの、ゲート・スペーサ（５２、５４）の一対の外側表面の間に位置する部分が除去され、その結果、半導体ナノワイヤ３０Ｎが２つの半導体ナノワイヤ部分に分割され、この各々を本明細書では半導体ナノワイヤ３０と呼ぶ。半導体ナノワイヤ３０の上に位置するゲート誘電体層３２Ｌの各々の残留部分がゲート誘電体３２を構成する。
各々の半導体ナノワイヤ３０の第１の端面３０Ｅ１は、異方性エッチング後に物理的に露出され、導電性キャップ構造体１８と向き合うものとすることができる。各半導体ナノワイヤ３０の第２の端面３０Ｅ２は、異方性エッチング後に物理的に露出され、別の半導体ナノワイヤ３０の別の第２の端面３０Ｅ２と向き合うものとすることができる。半導体ナノワイヤ３０の第１及び第２の端面（３０Ｅ１、３０Ｅ２）は、半導体ナノワイヤ３０の長手方向に対して直角である。ゲート・スペーサ（５２、５４）が異方性エッチング中にエッチ・マスクとして使用されるので、半導体ナノワイヤ３０の第１及び第２の端面（３０Ｅ１、３０Ｅ２）を、少なくとも１つのゲート・スペーサ（５２、５４）の外面の垂直部分、即ち、第２のゲート・スペーサ５４の最外面の垂直部分、と垂直方向で一致させることができる。
パッド部分３０Ｄの小部分が、誘電体ゲート・キャップ３８又はゲート・スペーサ（５２、５４）で覆われていない半導体ナノワイヤの部分の除去と同時に除去される。ラップアラウンド半導体部分３０Ｗ及びパッド部分３０Ｄの残留部分が、ゲート電極３６の通過ゲート電極部分の下に存在する。ラップアラウンド半導体部分３０Ｗ及びパッド部分３０Ｄの残留部分は、半導体ナノワイヤ３０の、ゲート電極３６のラッピング・ゲート電極部分によって囲まれた部分と同じ組成及び厚さを有する半導体材料部分であり、本明細書では導電性キャップに接触する半導体材料部分３３と呼ぶ。ゲート電極３６のラッピング・ゲート電極部分によって囲まれた半導体ナノワイヤ３０の部分は、後で、半導体ナノワイヤ３０を用いて形成される電界効果トランジスタの本体領域として用いられる。
図２１及び図２２を参照すると、ソース領域６２及びドレイン領域６４を、それぞれ、半導体ナノワイヤ３０の第１の端面３０Ｅ１（図２０参照）上、及び第２の端面３０Ｅ２（図２０参照）上に形成することができる。ソース領域６２及びドレイン領域６４は、例えば、選択的エピタキシ・プロセスを用いて半導体材料を堆積させることによって形成することができる。一実施形態において、ソース領域６２及びドレイン領域６４は、半導体ナノワイヤ３０内部の単結晶半導体材料とエピタキシャルに整合する単結晶半導体材料部分として形成することができる。一実施形態において、ソース領域６２及びドレイン領域６４は、ｐ型ドーパント又はｎ型ドーパントのインサイチュ・ドーピングによって形成することができる。別の実施形態において、ソース領域６２及びドレイン領域６４は、非ドープ半導体材料部分として形成することができ、次に電気的ドーパントを例えばイオン注入によりソース領域６２及びドレイン領域６４に導入することができる。
一実施形態において、導電性キャップ構造体１８の導電性材料は、半導体材料の選択的堆積がそこから進行しない金属材料とすることができる。この場合、選択的エピタキシ中の半導体材料の選択的堆積は、半導体ナノワイヤ３０の第１の端面３０Ｅ１及び第２の端面３０Ｅ２からのみ進行する。
各ソース領域６２は、半導体ナノワイヤ３０の一方の端部に、その第１の端面３０Ｅ１で接触する。各ドレイン領域６４は、半導体ナノワイヤ３０の他方の端部に、その第２の端面３０Ｅ２で接触する。各ソース領域６２の垂直面が、ソース領域６２と半導体ナノワイヤ３０との間の界面の平面内の半導体ナノワイヤ３０の垂直面、即ち、第１の端面３０Ｅ１に接触する。各ドレイン領域６４の垂直面が、ドレイン領域６４と半導体ナノワイヤ３０との間の界面の平面内の半導体ナノワイヤ３０の別の垂直面、即ち、第２の端面３０Ｅ２に接触する。
各ソース領域６２は、半導体ナノワイヤ３０の第１の端面３０Ｅ１から、あらゆる方向に結晶学的小面を伴って又は伴わずに成長することができる。各ソース領域６２は、第１の端面３０Ｅ１と同じ垂直面内にあるゲート誘電体３２の側壁面に接触することができる。従って、第１の端面３０Ｅ１に接触する各ソース領域６２の垂直面は、第１の端面３０Ｅ１の面積より大きい面積を有することができる。同様に、各ドレイン領域６４は、半導体ナノワイヤ３０の第２の端面３０Ｅ２から、あらゆる方向に結晶学的小面を伴って又は伴わずに成長することができる。各ドレイン領域６４は、第２の端面３０Ｅ２と同じ垂直面内にあるゲート誘電体３２の側壁面に接触することができる。従って、第２の端面３０Ｅ２に接触する各ドレイン領域６４の垂直面は、第２の端面３０Ｅ２の面積より大きい面積を有することができる。
各ソース領域６２は、ソース領域６２が接触する半導体ナノワイヤ３０の最下面の下まで延びることができる。さらに、各ソース領域６２は、半導体ナノワイヤ３０の長手方向に直角の水平方向、即ち、Ｂ−Ｂ’面に直角の方向において、ソース領域６２が接触する半導体ナノワイヤ３０の最外側面よりも遠くまで横方向に延びることができる。各ドレイン領域６４は、ドレイン領域６４が接触する半導体ナノワイヤ３０の最下面の下まで延びることができる。さらに、各ドレイン領域６４は、半導体ナノワイヤ３０の長手方向に直角の水平方向、即ち、Ｂ−Ｂ’面に直角の方向において、ドレイン領域６４が接触する半導体ナノワイヤ３０の最外側面よりも遠くまで横方向に延びることができる。
図２３及び図２４を参照すると、ソース領域６２及びドレイン領域６４の上に金属半導体合金部分を形成することができる。例えば、ソース側金属半導体合金部分７２を各ソース領域６２の上に形成することができ、ドレイン側金属半導体合金部分７４を各ドレイン領域６４の上に形成することができる。種々の金属半導体合金部分（７２、７４）を、例えば、金属層を堆積させることにより、そして金属層内の金属を下層のソース領域６２及びドレイン領域６４の半導体材料と反応させることにより、形成することができる。金属層の未反応部分は、種々の金属半導体合金部分（７２、７４）に対して選択的に除去することができる。
各ソース側金属半導体合金部分７２は、ソース領域６２及び導電性キャップ構造体１８に接触する。従って、各半導体ナノワイヤ３０の第１の端面３０Ｅ１（図２０参照）と導電性キャップ構造体１８との間に、ソース領域６２とソース側金属半導体合金部分７２との組合せを通して導電経路が形成される。
図２５及び図２６を参照すると、誘電体材料を含むコンタクト・レベル誘電体層８０が、例えば化学気相堆積によって堆積される。コンタクト・レベル誘電体層８０の誘電体材料は、例えば、酸化シリコン、窒化シリコン、多孔質又は非多孔質有機シリケート・ガラス、又はこれらの組合せを含むことができる。随意に、コンタクト・レベル誘電体層８０の上面を、例えば化学機械研磨（ＣＭＰ）によって平坦化することができる。
コンタクト・レベルの誘電体層８０を貫通して種々のコンタクト・ビア構造体を形成し、例示的な半導体構造体の種々の要素への電気コンタクトをもたらすことができる。一実施形態において、種々のコンタクト・ビア構造体は、２つのドレイン側金属半導体合金部分７４に接触するドレイン・コンタクト・ビア構造体８８を含むことができる。さらに種々のコンタクト・ビア構造体は、ゲート電極３６に接触することができるゲート・コンタクト・ビア構造体（図示せず）を含むことができる。
深いトレンチ・キャパシタ（１２、１４、１６）の各々の内側電極１６は、アクセス・トランジスタに電気的に接続される。具体的には、各々の内側電極１６が、導電性キャップ構造体１８及びソース側金属半導体合金部分７２を通して、ナノワイヤ・アクセス・トランジスタのソース領域６２に接続される。ナノワイヤ・アクセス・トランジスタは、ソース領域６２と、半導体ナノワイヤ３０の一方の端部内に位置し、ソース領域６２に接触するソース拡張領域３２ＳＥと、半導体ナノワイヤ３０の他方の端部内に位置するドレイン拡張領域３２ＤＥと、ソース拡張領域３２ＳＥとドレイン拡張領域３２ＤＥとの間に位置する本体領域と、ゲート誘電体３２と、半導体ナノワイヤ３０の長手方向の回りで本体領域を取り巻くゲート電極３６のラップアラウンド・ゲート電極部分とを含む。
図２７及び図２８を参照すると、導電性キャップ構造体１８の材料が半導体材料の選択的堆積を可能にする場合に、例示的な半導体構造体のバリエーションを得ることができる。この場合、図２１及び図２２の処理ステップにおいて、半導体材料の選択的堆積中に、半導体材料は、第１の端面３０Ｅ１及び導電性キャップ構造体１８の物理的露出表面から同時に成長する。一実施形態において、導電性キャップ構造体１８の導電性材料は、半導体材料の選択的堆積がそこから進行する半導体材料とすることができる。第１の端面３０Ｅ１及び導電性キャップ構造体１８の物理的露出表面から成長した２つの半導体材料部分が融合してソース領域６２になる。次に、図２３、図２４、図２５、図２６、図２７、及び図２８の処理ステップが順次実施されて、図２７及び図２８に示す例示的半導体構造体のバリエーションがもたらされる。
本開示を特定の実施形態に関して説明してきたが、上記の説明を考慮すれば、多くの代替、修正及び変形が当業者には明らかとなることが明白である。本明細書で説明した各々の実施形態は、個々に実施することもでき、又は、特段の断りのない限り若しくは明らかに両立しないものでない限り、他の任意の実施形態と組合せて実施することもできる。従って、本開示は、本開示及び添付の特許請求の範囲の趣旨及び範囲に入る全ての代替、修正及び変形を包含することが意図されている。
本発明には、半導体構造体の製造において、具体的には、種々様々な電子装置及び電気装置に利用されるＶＬＳＩチップに不可欠なデバイス及び回路を設計し製造する分野で用いられる半導体ナノワイヤの製造において、産業上の利用可能性が見いだされる。
８：セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板
１０：下部半導体層
１２：埋込みプレート
１４：ノード誘電体
１６：内側電極
１８：導電性キャップ構造体
２０：埋込み絶縁体層
３０、３０Ｎ：半導体ナノワイヤ
３０Ｄ：パッド部分
３０Ｅ１：半導体ナノワイヤの第１の端面
３０Ｅ２：半導体ナノワイヤの第２の端面
３０Ｌ：上部半導体層
３０Ｐ：パターン付けされた半導体材料部分
３０Ｗ：ラップアラウンド半導体部分
３２：ゲート誘電体
３２Ｌ：ゲート誘電体層
３２ＤＥ：ドレイン拡張領域
３２ＳＥ：ソース拡張領域
３３：導電性キャップに接触する半導体材料部分
３４：誘電体キャップ構造体
３６：ゲート電極
３７、５７：フォトレジスト層
３８：誘電体ゲート・キャップ
５２：第１のゲート・スペーサ
５４：第２のゲート・スペーサ
６２：ソース領域
６４：ドレイン領域
７２：ソース側金属半導体合金部分
７４：ドレイン側金属半導体合金部分
８０：コンタクト・レベル誘電体層
８８：ドレイン・コンタクト・ビア構造体
Ｃ：パッド部分の中央部分

Claims (25)

  1. 基板（８）内に埋め込まれ、内側電極（１６）、ノード誘電体（１４）、及び外側電極（１２）を含むトレンチ・キャパシタ（１２、１４、１６）と、
    前記内側電極に接触してその上に重なる導電性キャップ構造体（１８）と、
    前記基板内の絶縁体層（２０）の上に重なる半導体ナノワイヤ（３０Ｎ）と、
    前記半導体ナノワイヤの一方の端部に接触するソース領域（６２）と、
    前記ソース領域に接触するソース側金属半導体合金部分（７２）と、を含み、
    前記ソース側金属半導体合金部分は、前記ソース領域の下側に在って前記導電性キャップ構造体に接触する部分を含み、
    前記半導体ナノワイヤが、前記絶縁体層の平坦な上面から垂直方向に離間し、前記半導体ナノワイヤの長手方向が前記絶縁体層の前記平坦な上面と平行であり、
    前記絶縁体層の前記平坦な上面が、前記導電性キャップ構造体に隣接した前記絶縁体層の湾曲した上面に隣接する、半導体構造体。
  2. 前記半導体ナノワイヤの中央部分を囲み、前記半導体ナノワイヤからゲート誘電体によって離間したラップアラウンド・ゲート電極部分（３６）をさらに含む、請求項１に記載の半導体構造体。
  3. 前記ラップアラウンド・ゲート電極部分の全ての側壁に横方向に接触する少なくとも１つのゲート・スペーサをさらに含む、請求項２に記載の半導体構造体。
  4. 前記少なくとも１つのゲート・スペーサ（５２）が前記絶縁体層の平坦な上面に接触する、請求項３記載の半導体構造体。
  5. 前記半導体ナノワイヤの長手方向に直角の前記半導体ナノワイヤの端面が、前記少なくとも１つのゲート・スペーサの外表面の垂直部分と垂直方向で一致する、請求項３に記載の半導体構造体。
  6. 前記半導体ナノワイヤの一方の端部内に位置し、前記ソース領域に接触するソース拡張領域をさらに含む、請求項１に記載の半導体構造体。
  7. 前記ソース領域の垂直面が、前記ソース領域と前記半導体ナノワイヤの界面の平面内の前記半導体ナノワイヤの垂直面と接触し、前記ソース領域の前記垂直面は、前記半導体ナノワイヤの前記垂直面より大きい面積を有する、請求項１に記載の半導体構造体。
  8. 前記半導体ナノワイヤの他方の端部に接触するドレイン領域（６４）をさらに含む、請求項１に記載の半導体構造体。
  9. 前記ソース領域が、前記半導体ナノワイヤの最下面の下まで延び、かつ、前記半導体ナノワイヤの長手方向に直角の水平方向において前記半導体ナノワイヤの最外側面よりも遠くまで横方向に延びる、請求項１に記載の半導体構造体。
  10. 前記トレンチ・キャパシタの上に重なり、前記トレンチ・キャパシタから電気的に絶縁された通過ゲート電極部分をさらに含む、請求項１に記載の半導体構造体。
  11. 前記通過ゲート電極部分の一部分の下にあり、前記導電性キャップ構造体に横方向に接触する少なくとも１つの半導体材料部分をさらに含む、請求項１０に記載の半導体構造体。
  12. 前記少なくとも１つの半導体材料部分の各々が、前記ラップアラウンド・ゲート電極部分によって囲まれた前記半導体ナノワイヤ内の本体領域と同じ組成及び厚さを有する、請求項１１に記載の半導体構造体。
  13. 前記ソース側金属半導体合金部分は、前記ソース領域を囲んでいる、請求項１に記載の半導体構造体。
  14. 前記ソース領域の最上部は、前記半導体ナノワイヤの最上面を含む水平面よりも上まで延び、前記ソース領域の最下部は、前記半導体ナノワイヤの最下面を含む水平面よりも下まで延びる、請求項１に記載の半導体構造体。
  15. 半導体構造体を形成する方法であって、
    内側電極（１６）、ノード誘電体（１４）、及び外側電極（１２）を含むトレンチ・キャパシタ（１２、１４、１６）を、ハンドル基板、埋込み絶縁体層（２０）、及び上部半導体層を含むセミコンダクタ・オン・インシュレータ基板（８）内に形成することと、
    導電性キャップ構造体を前記内側電極の上に形成することと、
    半導体ナノワイヤ（３０Ｎ）と、前記導電性キャップ構造体（１８）に横方向に接触するラップアラウンド半導体部分（３０Ｗ）とを含むパターン付けされた半導体材料部分（３０Ｐ）を、前記上部半導体層の部分から形成することと、
    前記ラップアラウンド半導体部分（３０Ｗ）に隣接した前記半導体ナノワイヤの部分を除去して、前記半導体ナノワイヤの端面を物理的に露出させることと、
    少なくとも１つの導電性材料を堆積させることによって、前記物理的に露出した端面と前記導電性キャップ構造体との間に導電経路を形成することと、を含む方法。
  16. 前記埋込み絶縁体層の上部を前記半導体ナノワイヤの下から除去することをさらに含む、請求項１５に記載の方法。
  17. 前記半導体ナノワイヤの長手方向の回りに、前記半導体ナノワイヤを連続的に囲むゲート誘電体層を形成することをさらに含み、前記ゲート誘電体層の下部は、前記埋込み絶縁体層の平坦な上面の上に重なり、かつ、そこから垂直方向に離間する、請求項１６に記載の方法。
  18. 前記パターン付けされた半導体材料構造体は、前記ラップアラウンド半導体部分に隣接したパッド部分をさらに含み、前記埋込み絶縁体層は、前記埋込み絶縁体層の前記上部の前記除去後、前記パッド部分の中央部分に接触している、請求項１６に記載の方法。
  19. 前記ラップアラウンド半導体部分及び前記パッド部分は、前記導電性キャップ構造体を横方向で囲み、その側壁に接触する、請求項１８に記載の方法。
  20. 前記物理的に露出した端面上に半導体材料を堆積させることによってソース領域を形成することをさらに含み、前記ソース領域が前記導電経路の一部分となる、請求項１５に記載の方法。
  21. 前記半導体ナノワイヤの別の部分を除去して、前記半導体ナノワイヤの別の端面を物理的に露出させることと、
    前記別の物理的に露出した端面上に前記半導体材料を堆積させることによってドレイン領域を形成することと、
    をさらに含む、請求項２０に記載の方法。
  22. 前記半導体材料は、選択的エピタキシによって堆積され、前記半導体ナノワイヤ内の単結晶半導体材料とエピタキシャルに整合する、請求項２０に記載の方法。
  23. 金属を前記半導体材料と反応させることにより前記ソース領域上に金属半導体合金部分を形成することをさらに含み、前記金属半導体合金部分が、前記導電性キャップ構造体に接触する、請求項２０に記載の方法。
  24. 前記半導体ナノワイヤの回りにゲート誘電体層を形成することと、
    前記半導体ナノワイヤの回りにラップアラウンド・ゲート電極を形成することと、
    をさらに含み、
    前記ラップアラウンド・ゲート電極が、前記半導体ナノワイヤの長手方向の回りに前記半導体ナノワイヤを連続的に囲む、請求項２０に記載の方法。
  25. 前記ラップアラウンド・ゲート電極部分の側壁上に少なくとも１つのゲート・スペーサを形成することと、
    異方性エッチングを用いて、前記半導体ナノワイヤの、前記ラップアラウンド・ゲート電極又は前記少なくとも１つのゲート・スペーサの下にない部分をエッチングすることと、をさらに含み、
    前記半導体ナノワイヤの前記部分が前記異方性エッチングによってエッチングされる、請求項２４に記載の方法。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101539669B1 (ko) * 2008-12-16 2015-07-27 삼성전자주식회사 코어-쉘 타입 구조물 형성방법 및 이를 이용한 트랜지스터 제조방법
US9343469B2 (en) 2012-06-27 2016-05-17 Intel Corporation Three dimensional NAND flash with self-aligned select gate
US10090327B2 (en) * 2014-01-17 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device and method for forming the same
US9799825B2 (en) 2014-03-14 2017-10-24 Massachusetts Institute Of Technology Voltage regulation of device functional properties
US10460804B2 (en) 2014-03-14 2019-10-29 Massachusetts Institute Of Technology Voltage-controlled resistive devices
US20150325278A1 (en) * 2014-03-14 2015-11-12 Uwe Bauer Voltage-controlled solid-state magnetic devices
US11018149B2 (en) 2014-03-27 2021-05-25 Intel Corporation Building stacked hollow channels for a three dimensional circuit device
US9263459B1 (en) * 2014-09-26 2016-02-16 Intel Corporation Capping poly channel pillars in stacked circuits
US9755013B2 (en) 2015-04-22 2017-09-05 Globalfoundries Inc. High density capacitor structure and method
US9761580B1 (en) 2016-11-01 2017-09-12 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10062745B2 (en) 2017-01-09 2018-08-28 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
US9837420B1 (en) 2017-01-10 2017-12-05 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, methods of forming a tier of an array of memory cells, and methods of forming an array of memory cells individually comprising a capacitor and an elevationally-extending transistor
US9935114B1 (en) 2017-01-10 2018-04-03 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US9842839B1 (en) 2017-01-12 2017-12-12 Micron Technology, Inc. Memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2T-1C memory cell, and methods of forming an array of capacitors and access transistors there-above
US10388658B1 (en) 2018-04-27 2019-08-20 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors
US10937789B2 (en) 2018-06-07 2021-03-02 International Business Machines Corporation Nanosheet eDRAM
US10833183B2 (en) * 2018-11-01 2020-11-10 Globalfoundries Inc. Interlayer ballistic transport semiconductor devices
US11869972B2 (en) 2018-11-26 2024-01-09 Etron Technology, Inc. Reduced-form-factor transistor with self-aligned terminals and adjustable on/off-currents and manufacture method thereof
CN117457634A (zh) 2018-12-10 2024-01-26 钰创科技股份有限公司 统一集成电路系统
JP2020129654A (ja) * 2019-01-18 2020-08-27 ヘリオス バイオエレクトロニクス インコーポレイテッド マルチレベルエッチングの方法、半導体センシングデバイス、および半導体センシングデバイスを製造するための方法
US11616128B2 (en) 2019-04-19 2023-03-28 Etron Technology, Inc. Transistor structure with reduced leakage current and adjustable on/off current
US11177266B2 (en) * 2019-08-26 2021-11-16 Micron Technology, Inc. Array of capacitors, an array of memory cells, a method of forming an array of capacitors, and a method of forming an array of memory cells
US10998321B1 (en) * 2019-10-28 2021-05-04 Nanya Technology Corporation Semiconductor device having a stacked nanowire structure disposed over a buried word line and method of manufacturing the same
US11342334B2 (en) * 2020-06-15 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell and method
KR102400382B1 (ko) * 2020-09-15 2022-05-19 에트론 테크놀로지, 아이엔씨. 반도체 dram 셀 구조 및 그 제조 방법
US11355531B1 (en) 2020-11-30 2022-06-07 Micron Technology, Inc. Array of capacitors, an array of memory cells, method used in forming an array of memory cells, methods used in forming an array of capacitors, and methods used in forming a plurality of horizontally-spaced conductive lines
US11557593B2 (en) 2020-11-30 2023-01-17 Micron Technology, Inc. Array of memory cells, methods used in forming an array of memory cells, methods used in forming an array of vertical transistors, and methods used in forming an array of capacitors
US11594459B2 (en) * 2021-02-11 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation layer for a semiconductor device and method for manufacturing the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365465B1 (en) 1999-03-19 2002-04-02 International Business Machines Corporation Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques
US6756276B1 (en) * 2002-09-30 2004-06-29 Advanced Micro Devices, Inc. Strained silicon MOSFET having improved source/drain extension dopant diffusion resistance and method for its fabrication
US7319252B2 (en) 2004-06-28 2008-01-15 Intel Corporation Methods for forming semiconductor wires and resulting devices
JP2006093635A (ja) 2004-09-27 2006-04-06 Toshiba Corp 半導体装置およびその製造方法
KR100755367B1 (ko) 2005-06-08 2007-09-04 삼성전자주식회사 실린더형 게이트를 갖는 나노-라인 반도체 소자 및 그제조방법
JP4500797B2 (ja) * 2005-12-06 2010-07-14 キヤノン株式会社 キャパシタと電界効果型トランジスタとを有する回路装置及び表示装置
JP2009532905A (ja) * 2006-04-04 2009-09-10 マイクロン テクノロジー， インク． ナノＦｉｎトンネリング・トランジスタ
GB0801494D0 (en) * 2007-02-23 2008-03-05 Univ Ind & Acad Collaboration Nonvolatile memory electronic device using nanowire used as charge channel and nanoparticles used as charge trap and method for manufacturing the same
US7713814B2 (en) * 2008-01-04 2010-05-11 International Business Machines Corporation Hybrid orientation substrate compatible deep trench capacitor embedded DRAM
US7705386B2 (en) 2008-01-07 2010-04-27 International Business Machines Corporation Providing isolation for wordline passing over deep trench capacitor
US8008160B2 (en) 2008-01-21 2011-08-30 International Business Machines Corporation Method and structure for forming trench DRAM with asymmetric strap
US7939876B2 (en) * 2008-04-09 2011-05-10 International Business Machines Corporation Metallized conductive strap spacer for SOI deep trench capacitor
US7884004B2 (en) 2009-02-04 2011-02-08 International Business Machines Corporation Maskless process for suspending and thinning nanowires
CN102034863B (zh) * 2009-09-28 2012-10-31 中芯国际集成电路制造(上海)有限公司 半导体器件、含包围圆柱形沟道的栅的晶体管及制造方法
US8008146B2 (en) 2009-12-04 2011-08-30 International Business Machines Corporation Different thickness oxide silicon nanowire field effect transistors
US8455334B2 (en) 2009-12-04 2013-06-04 International Business Machines Corporation Planar and nanowire field effect transistors
US8361907B2 (en) * 2010-05-10 2013-01-29 International Business Machines Corporation Directionally etched nanowire field effect transistors
US8318574B2 (en) 2010-07-30 2012-11-27 International Business Machines Corporation SOI trench DRAM structure with backside strap

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