JP2681298B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔概要〕 メモリ・セルに於ける電荷蓄積キャパシタとして樹枝
状多層スタックト・キャパシタを有する半導体記憶装置
を製造する方法の改良に関し、 樹枝状多層蓄積電極の樹枝状部分を構成する多結晶シ
リコン膜の間隔を維持する為の介在物膜に関する材質並
びにその除去手段を適切に選択することに依り、該介在
物膜を除去した際、前記多結晶シリコン膜の表面が清浄
に保たれるようにし、そこに良質な誘電体膜を形成でき
るようにすることを目的とし、 基板上に第一の導電膜並びに炭素膜を交互に積層形成
する工程と、次いで、該積層形成された膜の表面から該
基板表面に達する開口を形成する工程と、次いで、該開
口内を含めた全面に前記第一の導電膜を電気的に接続し
且つ機械的に支持する第二の導電膜を形成する工程と、
次いで、該第二の導電膜及び第一の導電膜及び炭素膜の
それぞれを蓄積電極形状にパターニングする工程と、次
いで、該炭素膜を酸化させガス状にして除去する工程
と、次いで、前記第二の導電膜並びに第一の導電膜に於
ける表出面の全てを覆う誘電体膜を形成する工程と、次
いで、前記炭素膜が除去されて生成された空間を埋め且
つ前記蓄積電極形状にパターニングされた第二の導電膜
並びに第一の導電膜を覆って対向電極となる第三の導電
膜を形成する工程とを含んでなるよう構成する。
状多層スタックト・キャパシタを有する半導体記憶装置
を製造する方法の改良に関し、 樹枝状多層蓄積電極の樹枝状部分を構成する多結晶シ
リコン膜の間隔を維持する為の介在物膜に関する材質並
びにその除去手段を適切に選択することに依り、該介在
物膜を除去した際、前記多結晶シリコン膜の表面が清浄
に保たれるようにし、そこに良質な誘電体膜を形成でき
るようにすることを目的とし、 基板上に第一の導電膜並びに炭素膜を交互に積層形成
する工程と、次いで、該積層形成された膜の表面から該
基板表面に達する開口を形成する工程と、次いで、該開
口内を含めた全面に前記第一の導電膜を電気的に接続し
且つ機械的に支持する第二の導電膜を形成する工程と、
次いで、該第二の導電膜及び第一の導電膜及び炭素膜の
それぞれを蓄積電極形状にパターニングする工程と、次
いで、該炭素膜を酸化させガス状にして除去する工程
と、次いで、前記第二の導電膜並びに第一の導電膜に於
ける表出面の全てを覆う誘電体膜を形成する工程と、次
いで、前記炭素膜が除去されて生成された空間を埋め且
つ前記蓄積電極形状にパターニングされた第二の導電膜
並びに第一の導電膜を覆って対向電極となる第三の導電
膜を形成する工程とを含んでなるよう構成する。
本発明は、メモリ・セルに於ける電荷蓄積キャパシタ
として樹枝状多層スタックト・キャパシタを有する半導
体記憶装置を製造する方法の改良に関する。
として樹枝状多層スタックト・キャパシタを有する半導
体記憶装置を製造する方法の改良に関する。
現在、ダイナミック・ランダム・アクセス・メモリ
（dynamic random access memory:DRAM）は更に高集
積化が進展し、例えば16Mビットのものが実用化されよ
うとしている。
（dynamic random access memory:DRAM）は更に高集
積化が進展し、例えば16Mビットのものが実用化されよ
うとしている。
この高集積化を実現するには、当然のことながら、メ
モリ・セルは微細化されなければならない。
モリ・セルは微細化されなければならない。
通常、DRAMのメモリ・セルは、情報電荷を蓄積する電
荷蓄積キャパシタ部分、電荷の出入りを制御するトラン
ジスタからなるトランスファ・ゲート部分、配線との接
続部分から構成され、このうち、電荷蓄積キャパシタ部
分は電荷を多量に蓄積することが必要であるから、その
占有面積は大きいほど良いのであるが、前記微細化を達
成する為には、その面積も縮小せざるを得ない状況にな
っている。然しながら、DRAMが正常に動作するのに必要
な電荷を蓄積できるだけの容量は確保されなければなら
ない。
荷蓄積キャパシタ部分、電荷の出入りを制御するトラン
ジスタからなるトランスファ・ゲート部分、配線との接
続部分から構成され、このうち、電荷蓄積キャパシタ部
分は電荷を多量に蓄積することが必要であるから、その
占有面積は大きいほど良いのであるが、前記微細化を達
成する為には、その面積も縮小せざるを得ない状況にな
っている。然しながら、DRAMが正常に動作するのに必要
な電荷を蓄積できるだけの容量は確保されなければなら
ない。
第13図乃至第16図は従来のDRAMを説明する為の要部切
断側面図を表している。
断側面図を表している。
図に於いて、１はｐ型シリコン半導体基板、２はSiO2
からなるフィールド絶縁膜、41はワード線である多結晶
シリコンからなるゲート電極、５はビット線コンタクト
領域であるn+型ソース領域、６はn+型ドレイン領域、29
は電荷蓄積キャパシタに於けるSiO2からなる誘電体膜、
30は電荷蓄積キャパシタに於ける多結晶シリコンからな
る対向電極、31は層間絶縁膜、32はAlからなるビット
線、33は多結晶シリコンからなる蓄積電極をそれぞれ示
している。
からなるフィールド絶縁膜、41はワード線である多結晶
シリコンからなるゲート電極、５はビット線コンタクト
領域であるn+型ソース領域、６はn+型ドレイン領域、29
は電荷蓄積キャパシタに於けるSiO2からなる誘電体膜、
30は電荷蓄積キャパシタに於ける多結晶シリコンからな
る対向電極、31は層間絶縁膜、32はAlからなるビット
線、33は多結晶シリコンからなる蓄積電極をそれぞれ示
している。
第13図に見られるDRAMはプレーナ型と呼ばれているも
のであり、その電荷蓄積容量は平面で見た占有面積に全
て依存しているので、大容量化するには、その占有面積
を増加させることが必要である。
のであり、その電荷蓄積容量は平面で見た占有面積に全
て依存しているので、大容量化するには、その占有面積
を増加させることが必要である。
第14図に見られるDRAMはトレンチ型と呼ばれているも
のであり、その電荷蓄積容量はトレンチの分だけ大きく
することができるのであるが、そのトレンチを形成する
場合のプロセス・コントロールが容易ではない。
のであり、その電荷蓄積容量はトレンチの分だけ大きく
することができるのであるが、そのトレンチを形成する
場合のプロセス・コントロールが容易ではない。
第15図に見られるDRAMはスタック型と呼ばれているも
のであり、その電荷蓄積容量はスタックにした分だけ大
きくすることが可能であり、しかも、トレンチ型と比較
して製造が容易である旨の利点がある。然しながら、そ
の電荷蓄積容量には、矢張り、限界がある。
のであり、その電荷蓄積容量はスタックにした分だけ大
きくすることが可能であり、しかも、トレンチ型と比較
して製造が容易である旨の利点がある。然しながら、そ
の電荷蓄積容量には、矢張り、限界がある。
第16図に見られるDRAMはトレンチド・スタック型と呼
ばれているものであり、その電荷蓄積容量はトレンチ型
とスタック型の長所を併せもっているが、欠点もまた併
せもっている。
ばれているものであり、その電荷蓄積容量はトレンチ型
とスタック型の長所を併せもっているが、欠点もまた併
せもっている。
前記したところから判るように、第13図乃至第16図に
見られるDRAMは何れも欠点をもっているので、これを解
消する為の半導体記憶装置が開発された。
見られるDRAMは何れも欠点をもっているので、これを解
消する為の半導体記憶装置が開発された。
第27図は改良されたDRAMの要部切断側面図を表し、第
13図乃至第16図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
13図乃至第16図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
図に於いて、42はワード線である多結晶シリコンから
なるゲート電極、７はSiO2からなる層間絶縁膜、12はAl
或いはWSi2からなるビット線、13はSi3N4からなる層間
絶縁膜、15,17,19は樹枝状多層スタックト・キャパシタ
の蓄積電極である多結晶シリコン膜、20は同じくSiO2か
らなる誘電体膜、21は同じく多結晶シリコンからなる対
向電極（セル・プレート）をそれぞれ示している。
なるゲート電極、７はSiO2からなる層間絶縁膜、12はAl
或いはWSi2からなるビット線、13はSi3N4からなる層間
絶縁膜、15,17,19は樹枝状多層スタックト・キャパシタ
の蓄積電極である多結晶シリコン膜、20は同じくSiO2か
らなる誘電体膜、21は同じく多結晶シリコンからなる対
向電極（セル・プレート）をそれぞれ示している。
このDRAMは、図からも判るように、所謂、樹枝状多層
スタックト・キャパシタをもち、その電荷蓄積量を飛躍
的に増大させることができ、しかも、製造プロセス面で
の困難性も少ないなどの利点がある。
スタックト・キャパシタをもち、その電荷蓄積量を飛躍
的に増大させることができ、しかも、製造プロセス面で
の困難性も少ないなどの利点がある。
第17図乃至第26図は第27図について説明した前記改良
されたDRAMを製造する場合について解説する為の工程要
所に於けるDRAMの要部切断側面図を表し、第13図乃至第
16図及び第27図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
されたDRAMを製造する場合について解説する為の工程要
所に於けるDRAMの要部切断側面図を表し、第13図乃至第
16図及び第27図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
第17図参照 （17）−１ 例えば、Si3N4膜など耐酸化性マスクを用いた選択的
熱酸化（例えば、local oxidation of silicon:LOCO
S）法を適用することに依り、ｐ型シリコン半導体基板
１にSiO2からなる厚さ例えば3000〔Å〕程度のフィール
ド絶縁膜２を形成する。
熱酸化（例えば、local oxidation of silicon:LOCO
S）法を適用することに依り、ｐ型シリコン半導体基板
１にSiO2からなる厚さ例えば3000〔Å〕程度のフィール
ド絶縁膜２を形成する。
（17）−２ 前記耐酸化性マスクを除去してｐ型シリコン半導体基
板１に於ける活性領域を表出させる。
板１に於ける活性領域を表出させる。
（17）−３ 同じく熱酸化法を適用することに依り、SiO2からなる
厚さ例えば150〔Å〕程度のゲート絶縁膜３を形成す
る。
厚さ例えば150〔Å〕程度のゲート絶縁膜３を形成す
る。
（17）−４ 化学気相堆積（chemical vapor deposition:CVD）
法を適用することに依り、厚さ例えば2000〔Å〕程度の
多結晶シリコン膜を形成する。
法を適用することに依り、厚さ例えば2000〔Å〕程度の
多結晶シリコン膜を形成する。
（17）−５ ソース・ガスをPOCl3とする熱拡散（thermal diffus
ion）法を適用することに依り、多結晶シリコン膜にＰ
をドーピングする。
ion）法を適用することに依り、多結晶シリコン膜にＰ
をドーピングする。
（17）−６ 通常のフォト・リソグラフィ技術に於けるレジスト・
プロセス並びにエッチング・ガスをCCl4＋O2とする反応
イオン・エッチング（reactive ion etching:RIE）法
を適用することに依り、前記多結晶シリコン膜のパター
ニングを行ってワード線であるゲート電極41,42などを
形成する。
プロセス並びにエッチング・ガスをCCl4＋O2とする反応
イオン・エッチング（reactive ion etching:RIE）法
を適用することに依り、前記多結晶シリコン膜のパター
ニングを行ってワード線であるゲート電極41,42などを
形成する。
（17）−７ イオン注入法を適用することに依り、ゲート電極41及
び42をマスクとしてAsイオンの打ち込みを行い、また、
活性化の為の熱処理を行ってビット線コンタクト領域で
あるn+型ソース領域５及び蓄積電極コンタクト領域であ
るn+型ドレイン領域６を形成する。尚、この場合に於け
るAsイオンのドーズ量は例えば１×1015〔cm-2〕程度と
して良い。
び42をマスクとしてAsイオンの打ち込みを行い、また、
活性化の為の熱処理を行ってビット線コンタクト領域で
あるn+型ソース領域５及び蓄積電極コンタクト領域であ
るn+型ドレイン領域６を形成する。尚、この場合に於け
るAsイオンのドーズ量は例えば１×1015〔cm-2〕程度と
して良い。
第18図参照 （18）−１ CVD法を適用することに依り、SiO2からなる厚さ例え
ば1000〔Å〕程度の層間絶縁膜７を形成する。尚、この
層間絶縁膜７にはSi3N4を用いても良い。
ば1000〔Å〕程度の層間絶縁膜７を形成する。尚、この
層間絶縁膜７にはSi3N4を用いても良い。
（18）−２ 通常のフォト・リソグラフィ技術に於けるレジスト・
プロセス及びエッチング・ガスをCHF3＋O2とするRIE法
を適用することに依り、層間絶縁膜７の選択的エッチン
グを行ってビット線コンタクト窓7Aを形成する。
プロセス及びエッチング・ガスをCHF3＋O2とするRIE法
を適用することに依り、層間絶縁膜７の選択的エッチン
グを行ってビット線コンタクト窓7Aを形成する。
第19図参照 （19）−１ CVD法を適用することに依り、厚さ例えば500〔Å〕程
度の多結晶シリコン膜を形成する。
度の多結晶シリコン膜を形成する。
（19）−２ 前記多結晶シリコン膜を導電性化する為、イオン注入
法を適用することに依り、ドーズ量を１×1016〔c
m-2〕、加速エネルギを50〔KeV〕としてAsイオンの打ち
込みを行う。
法を適用することに依り、ドーズ量を１×1016〔c
m-2〕、加速エネルギを50〔KeV〕としてAsイオンの打ち
込みを行う。
（19）−３ CVD法を適用することに依り、厚さ例えば1000〔Å〕
程度のタングステン（Ｗ）膜を形成する。
程度のタングステン（Ｗ）膜を形成する。
（19）−４ 通常のフォト・リソグラフィ技術に於けるレジスト・
プロセス並びにエッチング・ガスをCHl4＋O2並びにSF6
とするRIE法を適応することに依り、前記多結晶シリコ
ン膜及びＷ膜のパターニングを行ってビット線12を形成
する。
プロセス並びにエッチング・ガスをCHl4＋O2並びにSF6
とするRIE法を適応することに依り、前記多結晶シリコ
ン膜及びＷ膜のパターニングを行ってビット線12を形成
する。
（19）−５ 熱処理を行って、ビット線12に於ける多結晶シリコン
とＷとを反応させてタングステン・シリサイド（WSi2）
に変換する。
とＷとを反応させてタングステン・シリサイド（WSi2）
に変換する。
第20図参照 （20）−１ CVD法を適用することに依り、Si3N4からなる厚さ1000
〔Å〕程度のエッチング保護膜13を形成する。
〔Å〕程度のエッチング保護膜13を形成する。
第21図参照 （21）−１ CVD法を適用することに依り、SiO2膜14及び多結晶シ
リコン膜15を形成する。尚、この場合、両者とも厚さは
約1000〔Å〕程度で良い。
リコン膜15を形成する。尚、この場合、両者とも厚さは
約1000〔Å〕程度で良い。
（21）−２ 多結晶シリコン膜15を導電性化する為、イオン注入法
を適用することに依り、ドーズ量を４×1015〔cm-2〕、
加速エネルギを50〔KeV〕としてAsイオンの打ち込みを
行う。
を適用することに依り、ドーズ量を４×1015〔cm-2〕、
加速エネルギを50〔KeV〕としてAsイオンの打ち込みを
行う。
（21）−３ CVD法を適用することに依り、SiO2膜16及び多結晶シ
リコン膜17を形成する。尚、この場合も、両者の厚さは
約1000〔Å〕程度で良い。
リコン膜17を形成する。尚、この場合も、両者の厚さは
約1000〔Å〕程度で良い。
（21）−４ 多結晶シリコン膜17を導電性化する為、イオン注入法
を適用することに依り、ドーズ量を４×1015〔cm-2〕、
加速エネルギを50〔KeV〕としてAsイオンの打ち込みを
行う。
を適用することに依り、ドーズ量を４×1015〔cm-2〕、
加速エネルギを50〔KeV〕としてAsイオンの打ち込みを
行う。
（21）−５ CVD法を適用することに依り、SiO2膜18を形成する。
尚、SiO2膜18の厚さは約1000〔Å〕程度とする。
尚、SiO2膜18の厚さは約1000〔Å〕程度とする。
第22図参照 （22）−１ 通常のフォト・リソグラフィ技術に於けるレジスト・
プロセス及びRIE法を適用することに依り、SiO2膜18な
どの選択的エッチングを行って、表面からn+型ドレイン
領域６の表面に達する蓄積電極コンタクト窓7Bを形成す
る。
プロセス及びRIE法を適用することに依り、SiO2膜18な
どの選択的エッチングを行って、表面からn+型ドレイン
領域６の表面に達する蓄積電極コンタクト窓7Bを形成す
る。
この場合、エッチング・ガスは、 SiO2に対しCHF3＋O2 多結晶シリコンに対しCCl4＋O2 Si3N4に対しCHF3＋O2 をそれぞれ用いると良い。
第23図参照 （23）−１ CVD法を適用することに依り、多結晶シリコン膜19を
形成する。尚、このの場合も、多結晶シリコン膜の厚さ
は約1000〔Å〕程度で良い。
形成する。尚、このの場合も、多結晶シリコン膜の厚さ
は約1000〔Å〕程度で良い。
（23）−４ 多結晶シリコン膜19を導電性化する為、イオン注入法
を適用することに依り、ドーズ量を４×1015〔cm-2〕、
加速エネルギを50〔KeV〕としてAsイオンの打ち込みを
行う。
を適用することに依り、ドーズ量を４×1015〔cm-2〕、
加速エネルギを50〔KeV〕としてAsイオンの打ち込みを
行う。
第24図参照 （24）−１ 通常のフォト・リソグラフィ技術に於けるレジスト・
プロセス並びにエッチング・ガスをCCl4＋O2（多結晶シ
リコンに対して）やCHF3＋O2（SiO2に対して）とするRI
E法を適用することに依り、多結晶シリコン膜19、SiO2
膜18、多結晶シリコン膜17、SiO2膜16、多結晶シリコン
膜15のパターニングを行って蓄積電極パターンを形成す
る。
プロセス並びにエッチング・ガスをCCl4＋O2（多結晶シ
リコンに対して）やCHF3＋O2（SiO2に対して）とするRI
E法を適用することに依り、多結晶シリコン膜19、SiO2
膜18、多結晶シリコン膜17、SiO2膜16、多結晶シリコン
膜15のパターニングを行って蓄積電極パターンを形成す
る。
第25図参照 （25）−１ フッ酸、例えば、HF:H2O＝1:10をエッチャントとする
浸漬法を適用することに依り、SiO2膜18,16,14を除去す
る。
浸漬法を適用することに依り、SiO2膜18,16,14を除去す
る。
図から明らかなように、この工程に経ると多結晶シリ
コンからなる樹枝状多層蓄積電極が完成される。
コンからなる樹枝状多層蓄積電極が完成される。
第26図参照 （26）−１ 熱酸化法を適用することに依り、多結晶シリコン膜1
9,17,15の各表面にSiO2からなる厚さ例えば100〔Å〕程
度の誘電体膜20を形成する。
9,17,15の各表面にSiO2からなる厚さ例えば100〔Å〕程
度の誘電体膜20を形成する。
この工程は、前記手段に代えて、CVD法を適用するこ
とに依り、厚さ例えば100〔Å〕程度のSi3N4からなる誘
電体膜を形成するようにしても良い。
とに依り、厚さ例えば100〔Å〕程度のSi3N4からなる誘
電体膜を形成するようにしても良い。
第27図参照 （27）−１ CVD法を適用することに依り、多結晶シリコンからな
る厚さ例えば1000〔Å〕程度の対向電極（セル・プレー
ト）21を形成する。
る厚さ例えば1000〔Å〕程度の対向電極（セル・プレー
ト）21を形成する。
（27）−２ ソース・ガスをPOCl3とする熱拡散法を適用すること
に依り、対向電極21にＰをドーピングする。
に依り、対向電極21にＰをドーピングする。
（27）−３ エッチンズ・ガスをCCl4＋O2とするRIE法を適用する
ことに依り、対向電極21のパターニングを行う。
ことに依り、対向電極21のパターニングを行う。
（27）−４ 図示されていないが、この後、パッシベーション膜、
ボンディング・パッド、ワード線を低抵抗化する為の裏
打ち配線、その配線などを形成して完成する。
ボンディング・パッド、ワード線を低抵抗化する為の裏
打ち配線、その配線などを形成して完成する。
このようにして製造された半導体記憶装置は、樹枝状
多層スタックト・キャパシタからなる大容量の電荷蓄積
キャパシタを有していることから、微細化した場合にも
充分に大きな情報信号が得られ、そのS/Nは良好であ
り、そして、α線など放射線に対する耐性も大きい。ま
た、樹枝状多層スタックト・キャパシタを採用している
ので、その分、段差は大きくなるが、ビット線は工程の
初期段階で形成されてしまうので、その影響を受けない
など、多くの優れた資質をもっている。
多層スタックト・キャパシタからなる大容量の電荷蓄積
キャパシタを有していることから、微細化した場合にも
充分に大きな情報信号が得られ、そのS/Nは良好であ
り、そして、α線など放射線に対する耐性も大きい。ま
た、樹枝状多層スタックト・キャパシタを採用している
ので、その分、段差は大きくなるが、ビット線は工程の
初期段階で形成されてしまうので、その影響を受けない
など、多くの優れた資質をもっている。
第17図乃至第27図について説明した半導体記憶装置の
製造プロセスに於いては、第25図を参照しつつ工程（2
5）−１で説明したように、樹枝状多層蓄積電極を形成
する為、フッ酸、例えば、HF:H2O＝1:10をエッチャント
とする浸漬法を適用してSiO2膜18,16,14の除去を行って
いる。
製造プロセスに於いては、第25図を参照しつつ工程（2
5）−１で説明したように、樹枝状多層蓄積電極を形成
する為、フッ酸、例えば、HF:H2O＝1:10をエッチャント
とする浸漬法を適用してSiO2膜18,16,14の除去を行って
いる。
この工程を経た場合、かなり長時間かけて水洗を行っ
ても、薬品類、反応生成物、ゴミなどが残留し、第26図
を参照しつつ工程（26）−１で説明したように誘電体膜
20を形成した場合、良質のものが得られない旨の問題が
ある。若し、誘電体膜20が劣化していると、樹枝状多層
スタックト・キャパシタに於けるリーク電流が大きくな
るなど、半導体記憶装置の正常な動作に支障を来すこと
になる。
ても、薬品類、反応生成物、ゴミなどが残留し、第26図
を参照しつつ工程（26）−１で説明したように誘電体膜
20を形成した場合、良質のものが得られない旨の問題が
ある。若し、誘電体膜20が劣化していると、樹枝状多層
スタックト・キャパシタに於けるリーク電流が大きくな
るなど、半導体記憶装置の正常な動作に支障を来すこと
になる。
本発明は、樹枝状多層蓄積電極の樹枝状部分を構成す
る多結晶シリコン膜の間隔を維持する為の介在物膜に関
する材質並びにその除去手段を適切に選択することに依
り、該介在物膜を除去した際、前記多結晶シリコン膜の
表面が清浄に保たれるようにし、そこに良質な誘電体膜
を形成できるようにする。
る多結晶シリコン膜の間隔を維持する為の介在物膜に関
する材質並びにその除去手段を適切に選択することに依
り、該介在物膜を除去した際、前記多結晶シリコン膜の
表面が清浄に保たれるようにし、そこに良質な誘電体膜
を形成できるようにする。
本発明に依る半導体記憶装置の製造方法に於いては、
基板（例えばｐ型シリコン半導体基板１）上に第一の導
電膜（例えば多結晶シリコン膜23など）並びに炭素膜
（例えば炭素膜22、24など）を交互に積層形成する工程
と、次いで、該積層形成された膜の表面から該基板表面
に達する開口（例えば蓄積電極コンタクト窓7B）を形成
する工程と、次いで、該開口内を含めた全面に前記第一
の導電膜を電気的に接続し且つ機械的に支持する第二の
導電膜（例えば多結晶シリコン膜25）を形成する工程
と、次いで、該第二の導電膜及び第一の導電膜及び炭素
膜のそれぞれを蓄積電極形状にパターニングする工程
と、次いで、該炭素膜を酸化させガス状にして除去する
工程と、次いで、前記第二の導電膜並びに第一の導電膜
に於ける表出面の全てを覆う誘電体膜（例えば誘電体膜
26）を形成する工程と、次いで、前記炭素膜が除去され
て生成された空間を埋め且つ前記蓄積電極形状にパター
ニングされた第二の導電膜並びに第一の導電膜を覆って
対向電極となる第三の導電膜（例えば対向電極27）を形
成する工程とを含んでいる。
基板（例えばｐ型シリコン半導体基板１）上に第一の導
電膜（例えば多結晶シリコン膜23など）並びに炭素膜
（例えば炭素膜22、24など）を交互に積層形成する工程
と、次いで、該積層形成された膜の表面から該基板表面
に達する開口（例えば蓄積電極コンタクト窓7B）を形成
する工程と、次いで、該開口内を含めた全面に前記第一
の導電膜を電気的に接続し且つ機械的に支持する第二の
導電膜（例えば多結晶シリコン膜25）を形成する工程
と、次いで、該第二の導電膜及び第一の導電膜及び炭素
膜のそれぞれを蓄積電極形状にパターニングする工程
と、次いで、該炭素膜を酸化させガス状にして除去する
工程と、次いで、前記第二の導電膜並びに第一の導電膜
に於ける表出面の全てを覆う誘電体膜（例えば誘電体膜
26）を形成する工程と、次いで、前記炭素膜が除去され
て生成された空間を埋め且つ前記蓄積電極形状にパター
ニングされた第二の導電膜並びに第一の導電膜を覆って
対向電極となる第三の導電膜（例えば対向電極27）を形
成する工程とを含んでいる。
前記手段を採ることに依り、多結晶シリコンからなる
樹枝状多層蓄積電極を形成する場合に用いたスペーサは
完全に除去され、薬品類、反応生成物、ゴミなどが残留
することは皆無となり、従って、その後、樹枝状多層蓄
積電極の表面に形成する誘電体膜は良質なものとなり、
電荷蓄積キャパシタである樹枝状多層スタックト・キャ
パシタの性能は向上する。
樹枝状多層蓄積電極を形成する場合に用いたスペーサは
完全に除去され、薬品類、反応生成物、ゴミなどが残留
することは皆無となり、従って、その後、樹枝状多層蓄
積電極の表面に形成する誘電体膜は良質なものとなり、
電荷蓄積キャパシタである樹枝状多層スタックト・キャ
パシタの性能は向上する。
〔実施例〕 第１図乃至第８図は本発明一実施例を解説する為の工
程要所に於けるDRAMの要部切断側面図を表し、第13図乃
至第16図及び第17図乃至第27図に於いて用いた記号と同
記号は同部分を示すか或いは同じ意味を持つものとす
る。尚、本実施例に於いて、層間絶縁膜13′（従来技術
ではエッチング保護膜13）を形成するまでの工程は第17
図乃至第27図について説明した従来技術と同様であり、
従って、層間絶縁膜13を形成した段階から説明する。
程要所に於けるDRAMの要部切断側面図を表し、第13図乃
至第16図及び第17図乃至第27図に於いて用いた記号と同
記号は同部分を示すか或いは同じ意味を持つものとす
る。尚、本実施例に於いて、層間絶縁膜13′（従来技術
ではエッチング保護膜13）を形成するまでの工程は第17
図乃至第27図について説明した従来技術と同様であり、
従って、層間絶縁膜13を形成した段階から説明する。
第１図参照 （１）−１ CVD法を適用することに依り、Si3N4からなる厚さ例え
ば1000〔Å〕程度の層間絶縁膜13′を形成する。
ば1000〔Å〕程度の層間絶縁膜13′を形成する。
第２図参照 （２）−１ 例えばメタンの熱分解、即ち、 CH4→Ｃ＋H2↑ なる反応を利用したCVD法を適用することに依り、カー
ボン（Ｃ）膜22を形成する。尚、この場合、厚さは例え
ば約1000〔Å〕程度とする。
ボン（Ｃ）膜22を形成する。尚、この場合、厚さは例え
ば約1000〔Å〕程度とする。
（２）−２ CVD法を適用することに依り、多結晶シリコン膜23を
形成する。尚、この場合、厚さは約1000〔Å〕程度で良
い。
形成する。尚、この場合、厚さは約1000〔Å〕程度で良
い。
（２）−３ 多結晶シリコン膜23を導電性化する為、イオン注入法
を適用することに依り、ドーズ量を４×1015〔cm-2〕、
加速エネルギを50〔KeV〕としてAsイオンの打ち込みを
行う。
を適用することに依り、ドーズ量を４×1015〔cm-2〕、
加速エネルギを50〔KeV〕としてAsイオンの打ち込みを
行う。
（２）−４ CVD法を適用することに依り、Ｃ膜24を形成する。
尚、この場合、厚さは例えば約1000〔Å〕程度とする。
尚、この場合、厚さは例えば約1000〔Å〕程度とする。
第３図参照 （３）−１ 通常のフォト・リソグラフィ技術に於けるレジスト・
プロセス及びRIE法を適用することに依り、Ｃ膜24など
の選択的エッチングを行って、表面からn+型ドレイン領
域６の表面に達する蓄積電極コンタクト窓7Bを形成す
る。
プロセス及びRIE法を適用することに依り、Ｃ膜24など
の選択的エッチングを行って、表面からn+型ドレイン領
域６の表面に達する蓄積電極コンタクト窓7Bを形成す
る。
この場合、エッチング・ガスは、 Ｃに対しO2 多結晶シリコンに対しCCl4＋O2 Si3N4に対しCHF3＋O2 をそれぞれ用いると良い。
第４図参照 （４）−１ CVD法を適用することに依り、多結晶シリコン膜25を
形成する。尚、このの場合も、多結晶シリコン膜の厚さ
は約1000〔Å〕程度で良い。
形成する。尚、このの場合も、多結晶シリコン膜の厚さ
は約1000〔Å〕程度で良い。
（４）−２ 多結晶シリコン膜19を導電性化する為、イオン注入法
を適用することに依り、ドーズ量を４×1015〔cm-2〕、
加速エネルギを50〔KeV〕としてAsイオンの打ち込みを
行う。
を適用することに依り、ドーズ量を４×1015〔cm-2〕、
加速エネルギを50〔KeV〕としてAsイオンの打ち込みを
行う。
第５図参照 （５）−１ 通常のフォト・リソグラフィ技術に於けるレジスト・
プロセス並びにエッチング・ガスをCCl4＋O2（多結晶シ
リコンに対して）やO2（Ｃに対して）とするRIE法を適
用することに依り、多結晶シリコン膜25、Ｃ膜24、多結
晶シリコン膜23、Ｃ膜22のパターニングを行って蓄積電
極パターンを形成する。
プロセス並びにエッチング・ガスをCCl4＋O2（多結晶シ
リコンに対して）やO2（Ｃに対して）とするRIE法を適
用することに依り、多結晶シリコン膜25、Ｃ膜24、多結
晶シリコン膜23、Ｃ膜22のパターニングを行って蓄積電
極パターンを形成する。
第６図参照 （６）−１ 温度例えば300〜900〔℃〕程度のO2雰囲気中で熱処理
を行ってＣ膜24,22を除去する。
を行ってＣ膜24,22を除去する。
ここでＣ膜24,22が除去されるのは、 Ｃ＋O2→CO2↑ なる反応に依る。
図から明らかなように、この工程に経ると多結晶シリ
コンからなる樹枝状多層蓄積電極が完成される。尚、こ
の工程に適用する技術としては、O2雰囲気中の熱処理に
代え、等方性のO2プラズマ・エッチング法を適用しても
良く、何れにせよ、この場合、残留物は皆無であり、多
結晶シリコン膜23,25等の表面は極めて清浄な状態とな
る。
コンからなる樹枝状多層蓄積電極が完成される。尚、こ
の工程に適用する技術としては、O2雰囲気中の熱処理に
代え、等方性のO2プラズマ・エッチング法を適用しても
良く、何れにせよ、この場合、残留物は皆無であり、多
結晶シリコン膜23,25等の表面は極めて清浄な状態とな
る。
第７図参照 （７）−１ CVD法を適用することに依り、厚さ例えば100〔Å〕程
度のSi3N4からなる誘電体膜26を形成する。
度のSi3N4からなる誘電体膜26を形成する。
この構成は、前記手段に代えて、熱酸化法を適用する
ことに依り、多結晶シリコン膜23及び25の各表面にSiO2
からなる厚さ例えば100〔Å〕程度の誘電体膜を形成す
るようにしても良い。
ことに依り、多結晶シリコン膜23及び25の各表面にSiO2
からなる厚さ例えば100〔Å〕程度の誘電体膜を形成す
るようにしても良い。
第８図参照 （８）−１ CVD法を適用することに依り、多結晶シリコンからな
る厚さ例えば1000〔Å〕程度の対向電極（セル・プレー
ト）27を形成する。
る厚さ例えば1000〔Å〕程度の対向電極（セル・プレー
ト）27を形成する。
（８）−２ ソース・ガスをPOCl3とする熱拡散法を適用すること
に依り、対向電極21にＰをドーピングする。
に依り、対向電極21にＰをドーピングする。
（８）−３ エッチング・ガスをCCl4＋O2とするRIE法を適用する
ことに依り、対向電極21のパターニングを行う。
ことに依り、対向電極21のパターニングを行う。
（８）−４ 図示されていないが、この後、パッシベーション膜、
ボンディング・パッド、ワード線を低抵抗化する為の裏
打ち配線、その配線などを形成して完成する。
ボンディング・パッド、ワード線を低抵抗化する為の裏
打ち配線、その配線などを形成して完成する。
このようにして製造された半導体記憶装置に於ける誘
電体膜26の膜質は極めて良質であった。
電体膜26の膜質は極めて良質であった。
第９図乃至第12図は樹枝状多層スタックト・キャパシ
タに関する構成例を説明する為の要部切断側面を表し、
第１図乃至第８図に於いて用いた記号と同記号は同部分
を示すか或いは同じ意味を持つものとする。
タに関する構成例を説明する為の要部切断側面を表し、
第１図乃至第８図に於いて用いた記号と同記号は同部分
を示すか或いは同じ意味を持つものとする。
第９図に見られる樹枝状多層スタックト・キャパシタ
では樹枝状部分が中央で束ねられた構成になっている。
では樹枝状部分が中央で束ねられた構成になっている。
第10図に見られる樹枝状多層スタックト・キャパシタ
では樹枝状部分が端で束ねられた構成になっている。
では樹枝状部分が端で束ねられた構成になっている。
第11図に見られる樹枝状多層スタックト・キャパシタ
では樹枝状部分が中央で束ねられ、且つ、樹枝状部分で
は蓄積電極が最下層になっている。
では樹枝状部分が中央で束ねられ、且つ、樹枝状部分で
は蓄積電極が最下層になっている。
第12図に見られる樹枝状多層スタックト・キャパシタ
では樹枝状部分が中央で束ねられ、且つ、樹枝状部分で
は対向電極が最下層になっている。
では樹枝状部分が中央で束ねられ、且つ、樹枝状部分で
は対向電極が最下層になっている。
本発明に依る半導体記憶装置の製造方法に於いては、
多結晶シリコンからなる樹枝状多層蓄積電極を形成する
際に必要なスペーサを炭素膜で構成し、それを除去する
場合には、酸化することでガス状にして気散させてい
る。
多結晶シリコンからなる樹枝状多層蓄積電極を形成する
際に必要なスペーサを炭素膜で構成し、それを除去する
場合には、酸化することでガス状にして気散させてい
る。
前記構成を採ることに依り、スペーサは完全に除去さ
れ、薬品類、反応生成物、ゴミなどが残留することは少
なくなり、従って、その後、樹枝状多層蓄積電極の表面
に形成する誘電体膜は良質なものとなり、電荷蓄積キャ
パシタである樹枝状多層スタックト・キャパシタの性能
は向上する。
れ、薬品類、反応生成物、ゴミなどが残留することは少
なくなり、従って、その後、樹枝状多層蓄積電極の表面
に形成する誘電体膜は良質なものとなり、電荷蓄積キャ
パシタである樹枝状多層スタックト・キャパシタの性能
は向上する。
第１図乃至第８図は本発明一実施例を説明する為の工程
要所に於ける半導体記憶装置の要部切断側面図、第９図
乃至第12図は樹枝状多層スタックト・キャパシタの構成
例を説明する為の要部切断側面図、第13図乃至第16図は
従来のDRAMを説明する為の要部切断側面図、第17図乃至
第27図は従来例を説明する為の工程要所に於ける半導体
記憶装置の要部切断側面図をそれぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２はSiO2か
らなるフィールド絶縁膜、41並びに42はワード線である
多結晶シリコンからなるゲート電極、５はビット線コン
タクト領域であるn+型ソース領域、６はn+型ドレイン領
域、７はSiO2からなる層間絶縁膜、13はSi3N4からなる
エッチング保護膜、13′はSi3N4からなる層間絶縁膜、2
2並びに24は炭素膜、23並びに25は多結晶シリコン膜、2
6は誘電体膜、27は多結晶シリコンからなる対向電極を
それぞれ示している。
要所に於ける半導体記憶装置の要部切断側面図、第９図
乃至第12図は樹枝状多層スタックト・キャパシタの構成
例を説明する為の要部切断側面図、第13図乃至第16図は
従来のDRAMを説明する為の要部切断側面図、第17図乃至
第27図は従来例を説明する為の工程要所に於ける半導体
記憶装置の要部切断側面図をそれぞれ表している。 図に於いて、１はｐ型シリコン半導体基板、２はSiO2か
らなるフィールド絶縁膜、41並びに42はワード線である
多結晶シリコンからなるゲート電極、５はビット線コン
タクト領域であるn+型ソース領域、６はn+型ドレイン領
域、７はSiO2からなる層間絶縁膜、13はSi3N4からなる
エッチング保護膜、13′はSi3N4からなる層間絶縁膜、2
2並びに24は炭素膜、23並びに25は多結晶シリコン膜、2
6は誘電体膜、27は多結晶シリコンからなる対向電極を
それぞれ示している。
Claims (1)
- 【請求項１】基板上に第一の導電膜並びに炭素膜を交互
に積層形成する工程と、 次いで、該積層形成された膜の表面から該基板表面に達
する開口を形成する工程と、 次いで、該開口内を含めた全面に前記第一の導電膜を電
気的に接続し且つ機械的に支持する第二の導電膜を形成
する工程と、 次いで、該第二の導電膜及び第一の導電膜及び炭素膜の
それぞれを蓄積電極形状にパターニングする工程と、 次いで、該炭素膜を酸化させガス状にして除去する工程
と、 次いで、前記第二の導電膜並びに第一の導電膜に於ける
表出面の全てを覆う誘電体膜を形成する工程と、 次いで、前記炭素膜が除去されて生成された空間を埋め
且つ前記蓄積電極形状にパターニングされた第二の導電
膜並びに第一の導電膜を覆って対向電極となる第三の導
電膜を形成する工程とを含んでなることを特徴とする半
導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066244A JP2681298B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1066244A JP2681298B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02246260A JPH02246260A (ja) | 1990-10-02 |
| JP2681298B2 true JP2681298B2 (ja) | 1997-11-26 |
Family
ID=13310262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1066244A Expired - Lifetime JP2681298B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2681298B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2569969B2 (ja) * | 1991-01-18 | 1997-01-08 | 富士通株式会社 | 半導体装置の製造方法 |
| US5153813A (en) * | 1991-10-31 | 1992-10-06 | International Business Machines Corporation | High area capacitor formation using dry etching |
| US5155657A (en) * | 1991-10-31 | 1992-10-13 | International Business Machines Corporation | High area capacitor formation using material dependent etching |
| KR20010059284A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체 소자의 캐패시터 형성방법 |
-
1989
- 1989-03-20 JP JP1066244A patent/JP2681298B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02246260A (ja) | 1990-10-02 |
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