JPH06310675A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06310675A JPH06310675A JP5097881A JP9788193A JPH06310675A JP H06310675 A JPH06310675 A JP H06310675A JP 5097881 A JP5097881 A JP 5097881A JP 9788193 A JP9788193 A JP 9788193A JP H06310675 A JPH06310675 A JP H06310675A
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Abstract
(57)【要約】 （修正有）
【目的】 ＤＲＡＭのトレンチタイプのメモリセルにお
いて、微細なメモリセルサイズでも必要な記憶容量の確
保を可能にする。 【構成】 ＭＯＳキャパシタ２５の下部電極２６を、ト
レンチ１９内壁表面に形成された下部電極膜２６ａと、
その表面に形成された凸状導電膜３０ａ，ｂとで構成す
ることによって、下部電極２６の表面形状が凹凸を有す
るように形成し、記憶容量として用いる面積を増加させ
る。
いて、微細なメモリセルサイズでも必要な記憶容量の確
保を可能にする。 【構成】 ＭＯＳキャパシタ２５の下部電極２６を、ト
レンチ１９内壁表面に形成された下部電極膜２６ａと、
その表面に形成された凸状導電膜３０ａ，ｂとで構成す
ることによって、下部電極２６の表面形状が凹凸を有す
るように形成し、記憶容量として用いる面積を増加させ
る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）に関するものである。
特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）に関するものである。
【０００２】
【従来の技術】近年、半導体装置は、コンピュータなど
の情報処理機器の目覚ましい普及によってその需要が急
速に拡大している。また、機能的にも、メモリーの大規
模記憶容量や高速動作性等が要求され、これに伴って、
半導体装置の高集積化および高速応答性ならびに高信頼
性に関する技術開発が進められている。
の情報処理機器の目覚ましい普及によってその需要が急
速に拡大している。また、機能的にも、メモリーの大規
模記憶容量や高速動作性等が要求され、これに伴って、
半導体装置の高集積化および高速応答性ならびに高信頼
性に関する技術開発が進められている。
【０００３】ＤＲＡＭは、記憶情報のランダムな入出力
が可能で、多数の記憶情報を記憶する領域であるメモリ
セルアレイと、外部との入出力に必要な周辺回路とから
構成される。図８は、ＤＲＡＭの構成を示すブロック図
である。図において、１は記憶情報のデータ信号を蓄積
するためのメモリセルアレイで、単位記憶情報を蓄積す
るためのメモリセルがマトリックス状に規制正しく配列
されている。２はメモリセルアレイ１内のメモリセルを
選択するためのアドレス信号を外部から受けるためのロ
ウアンドカラムアドレスバッファ、３および４は上記ア
ドレス信号を解読することによってメモリセルを指定す
るためのロウデコーダおよびカラムデコーダ、５は指定
されたメモリセルに蓄積された記憶情報の信号を増幅し
て読み出すセンスリフレッシュアンプである。６および
７はデータ入出力のためのデータインバッファおよびデ
ータアウトバッファ、８はクロック信号を発生させるた
めのクロックジェネレータである。
が可能で、多数の記憶情報を記憶する領域であるメモリ
セルアレイと、外部との入出力に必要な周辺回路とから
構成される。図８は、ＤＲＡＭの構成を示すブロック図
である。図において、１は記憶情報のデータ信号を蓄積
するためのメモリセルアレイで、単位記憶情報を蓄積す
るためのメモリセルがマトリックス状に規制正しく配列
されている。２はメモリセルアレイ１内のメモリセルを
選択するためのアドレス信号を外部から受けるためのロ
ウアンドカラムアドレスバッファ、３および４は上記ア
ドレス信号を解読することによってメモリセルを指定す
るためのロウデコーダおよびカラムデコーダ、５は指定
されたメモリセルに蓄積された記憶情報の信号を増幅し
て読み出すセンスリフレッシュアンプである。６および
７はデータ入出力のためのデータインバッファおよびデ
ータアウトバッファ、８はクロック信号を発生させるた
めのクロックジェネレータである。
【０００４】図９はメモリセルの構成を説明するための
４ビット分の等価回路図である。ＤＲＡＭのメモリセル
は、電荷を記憶するＭＯＳキャパシタとその電荷を転送
するＭＯＳトランジスタとで構成されるのが特徴であ
る。図９に示すメモリセル９は、１個のＭＯＳトランジ
スタ１０と１個のＭＯＳキャパシタ１１とから成る、い
わゆる１トランジスタ１キャパシタ型のメモリセルであ
る。このタイプのメモリセル９は構造が簡単であるた
め、メモリセルアレイの集積度を向上させることが容易
であり、大容量のＤＲＡＭに広く用いられている。
４ビット分の等価回路図である。ＤＲＡＭのメモリセル
は、電荷を記憶するＭＯＳキャパシタとその電荷を転送
するＭＯＳトランジスタとで構成されるのが特徴であ
る。図９に示すメモリセル９は、１個のＭＯＳトランジ
スタ１０と１個のＭＯＳキャパシタ１１とから成る、い
わゆる１トランジスタ１キャパシタ型のメモリセルであ
る。このタイプのメモリセル９は構造が簡単であるた
め、メモリセルアレイの集積度を向上させることが容易
であり、大容量のＤＲＡＭに広く用いられている。
【０００５】また、ＤＲＡＭのメモリセルは、ＭＯＳキ
ャパシタの構造によっていくつかのタイプに分けること
ができるが、その１つにトレンチタイプのメモリセルが
ある。図１０は従来のトレンチタイプのメモリセルの構
造を示す断面図である。図において、１２はシリコン単
結晶等から成る半導体基板（以後、基板と称す）、１３
はメモリセルの周囲を囲んで、隣接するメモリセルと電
気的に分離するフィールド絶縁膜、１４ａ，１４ｂは基
板１２に所定の間隔を隔てて形成されたソース・ドレイ
ン領域、１５は基板１２上に形成されたゲート絶縁膜、
１６はゲート絶縁膜１５を介してソース・ドレイン領域
１４ａ，１４ｂの間の基板１２上に形成され、ワード線
となるゲート電極、１７はソース・ドレイン領域１４
ａ，１４ｂ、ゲート絶縁膜１５、およびゲート電極１６
で構成されるＭＯＳトランジスタである。また１８はＭ
ＯＳキャパシタ、１９は基板１２の垂直方向に溝を掘っ
て形成したトレンチで、その側面をＭＯＳキャパシタ１
８の記憶容量として用いるものである。２０はソース・
ドレイン領域の一方１４ａに接続されたＭＯＳキャパシ
タ１８の下部電極、２１は下部電極２０上に形成された
ＭＯＳキャパシタ１８の誘電体層、２２は誘電体層２１
上に形成された上部電極である。２３は層間絶縁膜、２
４は層間絶縁膜２３上に形成され、ソース・ドレイン領
域の他方１４ｂに接続されたビット線である。
ャパシタの構造によっていくつかのタイプに分けること
ができるが、その１つにトレンチタイプのメモリセルが
ある。図１０は従来のトレンチタイプのメモリセルの構
造を示す断面図である。図において、１２はシリコン単
結晶等から成る半導体基板（以後、基板と称す）、１３
はメモリセルの周囲を囲んで、隣接するメモリセルと電
気的に分離するフィールド絶縁膜、１４ａ，１４ｂは基
板１２に所定の間隔を隔てて形成されたソース・ドレイ
ン領域、１５は基板１２上に形成されたゲート絶縁膜、
１６はゲート絶縁膜１５を介してソース・ドレイン領域
１４ａ，１４ｂの間の基板１２上に形成され、ワード線
となるゲート電極、１７はソース・ドレイン領域１４
ａ，１４ｂ、ゲート絶縁膜１５、およびゲート電極１６
で構成されるＭＯＳトランジスタである。また１８はＭ
ＯＳキャパシタ、１９は基板１２の垂直方向に溝を掘っ
て形成したトレンチで、その側面をＭＯＳキャパシタ１
８の記憶容量として用いるものである。２０はソース・
ドレイン領域の一方１４ａに接続されたＭＯＳキャパシ
タ１８の下部電極、２１は下部電極２０上に形成された
ＭＯＳキャパシタ１８の誘電体層、２２は誘電体層２１
上に形成された上部電極である。２３は層間絶縁膜、２
４は層間絶縁膜２３上に形成され、ソース・ドレイン領
域の他方１４ｂに接続されたビット線である。
【０００６】次に、このように構成されるＤＲＡＭのメ
モリセルの製造方法を、図１１〜図１４に基づいて以下
に示す。まず、基板１２の所定領域に、例えばＬＯＣＯ
Ｓ法により厚いフィールド絶縁膜１３を形成し（図１
１）、次いでホトリソグラフィ法および異方性ドライエ
ッチング法を用いて、フィールド絶縁膜１３に隣接する
所定領域に基板１２の垂直方向に溝を掘り、トレンチ１
９を形成する（図１２）。次に、基板１２上の全面に例
えば、多結晶シリコン等から成る導電膜を減圧ＣＶＤ法
により堆積し、ホトリソグラフィ法およびエッチング法
を用いてこの導電膜を選択的に除去して、トレンチ１９
内壁に下部電極２０を形成する（図１３）。
モリセルの製造方法を、図１１〜図１４に基づいて以下
に示す。まず、基板１２の所定領域に、例えばＬＯＣＯ
Ｓ法により厚いフィールド絶縁膜１３を形成し（図１
１）、次いでホトリソグラフィ法および異方性ドライエ
ッチング法を用いて、フィールド絶縁膜１３に隣接する
所定領域に基板１２の垂直方向に溝を掘り、トレンチ１
９を形成する（図１２）。次に、基板１２上の全面に例
えば、多結晶シリコン等から成る導電膜を減圧ＣＶＤ法
により堆積し、ホトリソグラフィ法およびエッチング法
を用いてこの導電膜を選択的に除去して、トレンチ１９
内壁に下部電極２０を形成する（図１３）。
【０００７】次に、基板１２上の全面に、例えば、シリ
コン窒化膜等の絶縁膜を形成し、ホトリソグラフィ法お
よびエッチング法を用いてこの絶縁膜を選択的に除去し
て、トレンチ１９内壁の下部電極２０上に誘電体層２１
を形成する。次に、基板１２上の全面に、トレンチ１９
内を埋め込むように多結晶シリコン等から成る導電膜を
堆積し、ホトリソグラフィ法およびエッチング法を用い
てこの導電膜を選択的に除去して、上部電極２２を形成
する（図１４）。
コン窒化膜等の絶縁膜を形成し、ホトリソグラフィ法お
よびエッチング法を用いてこの絶縁膜を選択的に除去し
て、トレンチ１９内壁の下部電極２０上に誘電体層２１
を形成する。次に、基板１２上の全面に、トレンチ１９
内を埋め込むように多結晶シリコン等から成る導電膜を
堆積し、ホトリソグラフィ法およびエッチング法を用い
てこの導電膜を選択的に除去して、上部電極２２を形成
する（図１４）。
【０００８】次に、ゲート絶縁膜１５、ゲート電極１６
およびソース・ドレイン領域１４ａ，１４ｂを順次形成
してＭＯＳトランジスタ１７を形成した後、基板１２上
の全面に層間絶縁膜２３を例えばＣＶＤ法により形成
し、ホトリソグラフィ法およびエッチング法を用いて選
択的に除去して開口部を形成する。次に、層間絶縁膜２
３上の全面に、例えば、タングステンシリサイド膜等の
導電膜を、例えばスパッタ法により被着し、ホトリソグ
ラフィ法およびエッチング法を用いて所定の形状にパタ
ーニングすることにより、層間絶縁膜２３の開口部を介
してソース・ドレイン領域の一方１４ｂに接続されたビ
ット線２４を形成する（図１０参照）。
およびソース・ドレイン領域１４ａ，１４ｂを順次形成
してＭＯＳトランジスタ１７を形成した後、基板１２上
の全面に層間絶縁膜２３を例えばＣＶＤ法により形成
し、ホトリソグラフィ法およびエッチング法を用いて選
択的に除去して開口部を形成する。次に、層間絶縁膜２
３上の全面に、例えば、タングステンシリサイド膜等の
導電膜を、例えばスパッタ法により被着し、ホトリソグ
ラフィ法およびエッチング法を用いて所定の形状にパタ
ーニングすることにより、層間絶縁膜２３の開口部を介
してソース・ドレイン領域の一方１４ｂに接続されたビ
ット線２４を形成する（図１０参照）。
【０００９】
【発明が解決しようとする課題】ＤＲＡＭの記憶領域と
しての安定動作および信頼性の観点から、１ビットのメ
モリセルに蓄える電荷は、メモリセルサイズが縮小され
てもほぼ一定に維持する必要がある。しかしながら従来
のトレンチタイプのメモリセルは、以上のように構成さ
れているため、ＤＲＡＭの高集積化に伴ってメモリセル
サイズが縮小されると、キャパシタ１８面積も同時に縮
小され、キャパシタ１８容量を維持するのが困難であっ
た。そのためにキャパシタ１８の誘電体層２１を薄くす
る方法が考えられるが、誘電体層２１を薄くすると誘電
体層２１の信頼性が低下するという問題点があった。
しての安定動作および信頼性の観点から、１ビットのメ
モリセルに蓄える電荷は、メモリセルサイズが縮小され
てもほぼ一定に維持する必要がある。しかしながら従来
のトレンチタイプのメモリセルは、以上のように構成さ
れているため、ＤＲＡＭの高集積化に伴ってメモリセル
サイズが縮小されると、キャパシタ１８面積も同時に縮
小され、キャパシタ１８容量を維持するのが困難であっ
た。そのためにキャパシタ１８の誘電体層２１を薄くす
る方法が考えられるが、誘電体層２１を薄くすると誘電
体層２１の信頼性が低下するという問題点があった。
【００１０】この発明は、上記のような問題点を解消す
るためになされたものであって、微細なメモリサイズに
おいても、微細な領域でキャパシタ容量を確保できる高
集積化に適した、トレンチタイプのＤＲＡＭのメモリセ
ルを得ることを目的とする。
るためになされたものであって、微細なメモリサイズに
おいても、微細な領域でキャパシタ容量を確保できる高
集積化に適した、トレンチタイプのＤＲＡＭのメモリセ
ルを得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明に係る半導体装
置は、ＭＯＳキャパシタの下部電極がトレンチ内壁全面
に、表面形状に凹凸を有して形成され、この下部電極表
面を被覆するＭＯＳキャパシタの誘電体層が上記下部電
極の表面形状に沿った所定厚さの膜状に形成され、さら
にこの誘電体層表面で囲まれる上記トレンチ中央部がＭ
ＯＳキャパシタの上部電極によって埋め込まれたもので
ある。
置は、ＭＯＳキャパシタの下部電極がトレンチ内壁全面
に、表面形状に凹凸を有して形成され、この下部電極表
面を被覆するＭＯＳキャパシタの誘電体層が上記下部電
極の表面形状に沿った所定厚さの膜状に形成され、さら
にこの誘電体層表面で囲まれる上記トレンチ中央部がＭ
ＯＳキャパシタの上部電極によって埋め込まれたもので
ある。
【００１２】また、この発明に係る半導体装置の製造方
法は、半導体基板に、この半導体基板と垂直方向に溝を
掘ってトレンチを形成する工程と、このトレンチ内壁全
面に下部電極膜を形成する工程と、この下部電極膜が形
成された上記トレンチ内に、異方性膜形成方法により絶
縁膜と導電膜とを交互に形成する工程と、上記絶縁膜お
よび導電膜の中央部分を柱状に除去した後上記絶縁膜の
残存部分をさらに除去することによって、上記下部電極
膜表面に上記導電膜を凸状に形成して、この下部電極膜
と凸状導電膜とで構成されるＭＯＳキャパシタの下部電
極を形成する工程と、上記下部電極表面を被覆するよう
にＭＯＳキャパシタの誘電体層を形成する工程と、上記
誘電体層表面で囲まれる上記トレンチ内にＭＯＳキャパ
シタの上部電極を埋め込むように形成する工程とを有す
るものである。
法は、半導体基板に、この半導体基板と垂直方向に溝を
掘ってトレンチを形成する工程と、このトレンチ内壁全
面に下部電極膜を形成する工程と、この下部電極膜が形
成された上記トレンチ内に、異方性膜形成方法により絶
縁膜と導電膜とを交互に形成する工程と、上記絶縁膜お
よび導電膜の中央部分を柱状に除去した後上記絶縁膜の
残存部分をさらに除去することによって、上記下部電極
膜表面に上記導電膜を凸状に形成して、この下部電極膜
と凸状導電膜とで構成されるＭＯＳキャパシタの下部電
極を形成する工程と、上記下部電極表面を被覆するよう
にＭＯＳキャパシタの誘電体層を形成する工程と、上記
誘電体層表面で囲まれる上記トレンチ内にＭＯＳキャパ
シタの上部電極を埋め込むように形成する工程とを有す
るものである。
【００１３】
【作用】この発明による半導体装置は、ＭＯＳキャパシ
タの下部電極の表面形状に凹凸を有し、この下部電極表
面を被覆するＭＯＳキャパシタの誘電体層が、下部電極
の表面形状に沿った所定厚さの膜状に形成されている。
このため誘電体層の下部電極と接する面および上部電極
と接する面の双方が、凹凸を有する分だけ従来のものよ
り面積が増加する。すなわち、記憶容量として用いる面
積が従来のトレンチタイプのメモリセルよりも増加する
ため、微細なメモリサイズでも十分な容量の確保ができ
る。
タの下部電極の表面形状に凹凸を有し、この下部電極表
面を被覆するＭＯＳキャパシタの誘電体層が、下部電極
の表面形状に沿った所定厚さの膜状に形成されている。
このため誘電体層の下部電極と接する面および上部電極
と接する面の双方が、凹凸を有する分だけ従来のものよ
り面積が増加する。すなわち、記憶容量として用いる面
積が従来のトレンチタイプのメモリセルよりも増加する
ため、微細なメモリサイズでも十分な容量の確保ができ
る。
【００１４】また、この発明による半導体装置の製造方
法は、ＭＯＳキャパシタの下部電極を形成するのに、ト
レンチ内壁に下部電極膜を形成した後、トレンチ内に絶
縁膜と導電膜とを交互に埋め込んでその中央部分を除去
し、さらに残存した絶縁膜を除去することにより、下部
電極膜とその表面に凸状に形成された導電膜とで下部電
極を形成する。このため下部電極の表面形状が確実に十
分な凸部を有するため、誘電体層の表面積、すなわち記
憶容量として用いる面積を確実に増加させることができ
る。
法は、ＭＯＳキャパシタの下部電極を形成するのに、ト
レンチ内壁に下部電極膜を形成した後、トレンチ内に絶
縁膜と導電膜とを交互に埋め込んでその中央部分を除去
し、さらに残存した絶縁膜を除去することにより、下部
電極膜とその表面に凸状に形成された導電膜とで下部電
極を形成する。このため下部電極の表面形状が確実に十
分な凸部を有するため、誘電体層の表面積、すなわち記
憶容量として用いる面積を確実に増加させることができ
る。
【００１５】
【実施例】以下、この発明の一実施例を図について説明
する。なお、従来の技術と重複する箇所は、適宜説明を
省略する。図１はこの発明の一実施例によるＤＲＡＭの
トレンチタイプのメモリセルの構造を示す断面図であ
る。図において、１２〜１７、１９、２３、２４は従来
のものと同じもの、２５はトレンチ１９内に形成された
ＭＯＳキャパシタ、２６はトレンチ１９内壁に、表面形
状が凹凸を有して形成され、ソース・ドレイン領域の一
方１４ａに接続されたＭＯＳキャパシタ２５の下部電
極、２７は下部電極２６の表面を覆って形成されたＭＯ
Ｓキャパシタ２５の誘電体層、２８は誘電体層２７で囲
まれたトレンチ１９内中心部に埋め込まれた上部電極で
ある。
する。なお、従来の技術と重複する箇所は、適宜説明を
省略する。図１はこの発明の一実施例によるＤＲＡＭの
トレンチタイプのメモリセルの構造を示す断面図であ
る。図において、１２〜１７、１９、２３、２４は従来
のものと同じもの、２５はトレンチ１９内に形成された
ＭＯＳキャパシタ、２６はトレンチ１９内壁に、表面形
状が凹凸を有して形成され、ソース・ドレイン領域の一
方１４ａに接続されたＭＯＳキャパシタ２５の下部電
極、２７は下部電極２６の表面を覆って形成されたＭＯ
Ｓキャパシタ２５の誘電体層、２８は誘電体層２７で囲
まれたトレンチ１９内中心部に埋め込まれた上部電極で
ある。
【００１６】次に、このように構成されるＤＲＡＭのメ
モリセルの製造方法を図２〜図７に基づいて以下に示
す。まず、従来のものと同様に、基板１２にフィールド
絶縁膜１３を形成し、所定領域にトレンチ１９を形成す
る（図１１，図１２参照）。次に、基板１２上の全面に
例えば多結晶シリコン等から成る導電膜を減圧ＣＶＤ法
により堆積し、ホトリソグラフィ法およびエッチング法
を用いてこの導電膜を選択的に除去して、トレンチ１９
内壁に下部電極膜２６ａを形成する（図２）。
モリセルの製造方法を図２〜図７に基づいて以下に示
す。まず、従来のものと同様に、基板１２にフィールド
絶縁膜１３を形成し、所定領域にトレンチ１９を形成す
る（図１１，図１２参照）。次に、基板１２上の全面に
例えば多結晶シリコン等から成る導電膜を減圧ＣＶＤ法
により堆積し、ホトリソグラフィ法およびエッチング法
を用いてこの導電膜を選択的に除去して、トレンチ１９
内壁に下部電極膜２６ａを形成する（図２）。
【００１７】次に、基板１２上の全面に、シリコン酸化
膜等の絶縁膜および多結晶シリコン等の導電膜を、絶縁
膜２９ａ、導電膜３０ａ、絶縁膜２９ｂ、導電膜３０ｂ
の順に、例えばコリメーションスパッタ法等の異方性膜
形成方法によって堆積する。続いて、ホトリソグラフィ
法により基板１２上のトレンチ１９部分にのみレジスト
パターンを形成し、ウェットエッチング法あるいはドラ
イエッチング法によってエッチングを繰り返すことによ
り、トレンチ１９内以外の絶縁膜２９ａ，ｂおよび導電
膜３０ａ，ｂを順次除去して、トレンチ１９内にのみ残
存させる（図３）。次に、シリコン酸化膜および多結晶
シリコンとのエッチング選択性の高い膜、例えばシリコ
ン窒化膜を基板１２上の全面に堆積後、全面に異方性ド
ライエッチング法を用いて、トレンチ１９内の側壁にシ
リコン窒化膜の枠３１を形成する（図４）。
膜等の絶縁膜および多結晶シリコン等の導電膜を、絶縁
膜２９ａ、導電膜３０ａ、絶縁膜２９ｂ、導電膜３０ｂ
の順に、例えばコリメーションスパッタ法等の異方性膜
形成方法によって堆積する。続いて、ホトリソグラフィ
法により基板１２上のトレンチ１９部分にのみレジスト
パターンを形成し、ウェットエッチング法あるいはドラ
イエッチング法によってエッチングを繰り返すことによ
り、トレンチ１９内以外の絶縁膜２９ａ，ｂおよび導電
膜３０ａ，ｂを順次除去して、トレンチ１９内にのみ残
存させる（図３）。次に、シリコン酸化膜および多結晶
シリコンとのエッチング選択性の高い膜、例えばシリコ
ン窒化膜を基板１２上の全面に堆積後、全面に異方性ド
ライエッチング法を用いて、トレンチ１９内の側壁にシ
リコン窒化膜の枠３１を形成する（図４）。
【００１８】次に、シリコン窒化膜の枠３１をマスクに
異方性ドライエッチング法によってエッチングを繰り返
すことにより、トレンチ１９内の導電膜３０ｂ、絶縁膜
２９ｂ、導電膜３０ａ、および絶縁膜２９ａの中央部分
を除去する（図５）。次に、基板１２にウェットエッチ
ング法を用いて、シリコン窒化膜の枠３１と絶縁膜２９
ａ，ｂを除去する。これにより、下部電極膜２６ａとそ
の表面に凸状に形成された導電膜３０ａ，ｂとで構成さ
れるＭＯＳキャパシタ２５の下部電極２６が形成される
（図６）。
異方性ドライエッチング法によってエッチングを繰り返
すことにより、トレンチ１９内の導電膜３０ｂ、絶縁膜
２９ｂ、導電膜３０ａ、および絶縁膜２９ａの中央部分
を除去する（図５）。次に、基板１２にウェットエッチ
ング法を用いて、シリコン窒化膜の枠３１と絶縁膜２９
ａ，ｂを除去する。これにより、下部電極膜２６ａとそ
の表面に凸状に形成された導電膜３０ａ，ｂとで構成さ
れるＭＯＳキャパシタ２５の下部電極２６が形成される
（図６）。
【００１９】次に、基板１２上の全面に、例えば薄いシ
リコン窒化膜等のカバレジ性が良くしかも誘電率の高い
膜を形成後、この膜をホトリソグラフィ法およびエッチ
ング法を用いて選択的に除去して、トレンチ１９内の下
部電極２６上にＭＯＳキャパシタ２５の誘電体層２７を
形成する。次いで、基板１２上の全面に、トレンチ１９
内の最下部まで成膜されるように、比較的薄い多結晶シ
リコン等の導電膜を形成後、ホトリソグラフィ法および
エッチング法を用いて選択的に除去して、トレンチ１９
内に埋め込まれたＭＯＳキャパシタ２５の上部電極２８
を形成する。この時この上部電極２８は完全にトレンチ
１９内部に埋まらなくても、少なくとも誘電体層２７上
には形成されるためＭＯＳキャパシタ２６の性能には影
響しない（図７）。
リコン窒化膜等のカバレジ性が良くしかも誘電率の高い
膜を形成後、この膜をホトリソグラフィ法およびエッチ
ング法を用いて選択的に除去して、トレンチ１９内の下
部電極２６上にＭＯＳキャパシタ２５の誘電体層２７を
形成する。次いで、基板１２上の全面に、トレンチ１９
内の最下部まで成膜されるように、比較的薄い多結晶シ
リコン等の導電膜を形成後、ホトリソグラフィ法および
エッチング法を用いて選択的に除去して、トレンチ１９
内に埋め込まれたＭＯＳキャパシタ２５の上部電極２８
を形成する。この時この上部電極２８は完全にトレンチ
１９内部に埋まらなくても、少なくとも誘電体層２７上
には形成されるためＭＯＳキャパシタ２６の性能には影
響しない（図７）。
【００２０】その後、従来のものと同様にＭＯＳトラン
ジスタ１７、層間絶縁膜２３およびビット線２４を形成
し（図１参照）、所定の処理を施してＤＲＡＭのメモリ
セルを完成する。
ジスタ１７、層間絶縁膜２３およびビット線２４を形成
し（図１参照）、所定の処理を施してＤＲＡＭのメモリ
セルを完成する。
【００２１】以上のように製造されるＤＲＡＭのメモリ
セルでは、ＭＯＳキャパシタ２５の下部電極２６が、ト
レンチ１９内壁に形成された下部電極膜２６ａと、その
表面に形成された凸状の導電膜３０ａ，ｂとで構成され
る。この凸状の導電膜３０ａ，ｂが下部電極２６表面の
凸部となるため、下部電極２６の表面積を確実に増加さ
せることができる。従って誘電体層２７の表面積、すな
わち記憶容量として用いる面積を従来のトレンチタイプ
のメモリセルよりも増加できる。
セルでは、ＭＯＳキャパシタ２５の下部電極２６が、ト
レンチ１９内壁に形成された下部電極膜２６ａと、その
表面に形成された凸状の導電膜３０ａ，ｂとで構成され
る。この凸状の導電膜３０ａ，ｂが下部電極２６表面の
凸部となるため、下部電極２６の表面積を確実に増加さ
せることができる。従って誘電体層２７の表面積、すな
わち記憶容量として用いる面積を従来のトレンチタイプ
のメモリセルよりも増加できる。
【００２２】なお、上記実施例において、ＭＯＳキャパ
シタ２５の下部電極２６の一部となる凸状の導電膜３０
ａ，ｂの断面形状は同心円の他に同心楕円、星型、十字
型などであっても良い。
シタ２５の下部電極２６の一部となる凸状の導電膜３０
ａ，ｂの断面形状は同心円の他に同心楕円、星型、十字
型などであっても良い。
【００２３】また、凸状の導電膜３０ａ，ｂは二層とし
たが、一層もしくは三層以上であっても良く、層数が多
いほど下部電極２６の表面積、すなわち記憶容量として
用いる面積を増やすことができる。
たが、一層もしくは三層以上であっても良く、層数が多
いほど下部電極２６の表面積、すなわち記憶容量として
用いる面積を増やすことができる。
【００２４】また、上記実施例では、ビット線２４とし
て、スパッタ法により被着されたタングステンシリサイ
ド膜を示したが、他の導電膜でも良く、多結晶シリコン
膜、金属シリサイド膜、金属膜、ＴｉＮ膜、あるいはこ
れらの膜を交互に重ね合わせた複合膜であっても良い。
て、スパッタ法により被着されたタングステンシリサイ
ド膜を示したが、他の導電膜でも良く、多結晶シリコン
膜、金属シリサイド膜、金属膜、ＴｉＮ膜、あるいはこ
れらの膜を交互に重ね合わせた複合膜であっても良い。
【００２５】また、上記実施例では、ビット線２４は直
接ソース・ドレイン領域の一方１４ｂに接続されている
が、何等かの導電膜を介して接続されていても良い。
接ソース・ドレイン領域の一方１４ｂに接続されている
が、何等かの導電膜を介して接続されていても良い。
【００２６】また、ＭＯＳトランジスタ１７の構造とし
てＬＤＤ構造を図示したが、他の構造でも同様の効果を
示す。
てＬＤＤ構造を図示したが、他の構造でも同様の効果を
示す。
【００２７】また、ＬＯＣＯＳ法によるフィールド絶縁
膜１３による素子間分離を示したが、他の分離法でも良
く、例えばフィールドシールド分離方法やトレンチ分離
方法でも同様の効果を示す。
膜１３による素子間分離を示したが、他の分離法でも良
く、例えばフィールドシールド分離方法やトレンチ分離
方法でも同様の効果を示す。
【００２８】
【発明の効果】以上の様に、この発明によればＭＯＳキ
ャパシタの下部電極の表面形状を凹凸を有するように形
成したので、記憶容量として使用する面積が、従来のト
レンチタイプのメモリセルよりも増加させることができ
るため、微細なメモリサイズでも十分な容量の確保が可
能となり高集積化に対応できる半導体装置が得られる。
ャパシタの下部電極の表面形状を凹凸を有するように形
成したので、記憶容量として使用する面積が、従来のト
レンチタイプのメモリセルよりも増加させることができ
るため、微細なメモリサイズでも十分な容量の確保が可
能となり高集積化に対応できる半導体装置が得られる。
【００２９】また、トレンチ内壁に下部電極膜を形成し
た後、その表面に凸状の導電膜を形成することによって
下部電極を形成したため、下部電極表面に確実に十分な
凸部を形成でき、ＭＯＳキャパシタの記憶容量として使
用する面積の増加した半導体装置を、安定して高い信頼
性で製造できる。
た後、その表面に凸状の導電膜を形成することによって
下部電極を形成したため、下部電極表面に確実に十分な
凸部を形成でき、ＭＯＳキャパシタの記憶容量として使
用する面積の増加した半導体装置を、安定して高い信頼
性で製造できる。
【図面の簡単な説明】
【図１】この発明の一実施例による半導体装置の構造を
示す断面図である。
示す断面図である。
【図２】この発明の一実施例による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図３】この発明の一実施例による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図４】この発明の一実施例による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図５】この発明の一実施例による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図６】この発明の一実施例による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図７】この発明の一実施例による半導体装置の製造方
法の一工程を示す断面図である。
法の一工程を示す断面図である。
【図８】ＤＲＡＭの構成を示すブロック図である。
【図９】ＤＲＡＭのメモリセルの等価回路図である。
【図１０】従来の半導体装置の構造を示す断面図であ
る。
る。
【図１１】従来の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
【図１２】従来の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
【図１３】従来の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
【図１４】従来の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
１２ 半導体基板 １４ａ，ｂ ソース・ドレイン領域 １５ ゲート絶縁膜 １６ ゲート電極 １７ ＭＯＳトランジスタ １９ トレンチ ２４ ビット線 ２５ ＭＯＳキャパシタ ２６ 下部電極 ２６ａ 下部電極膜 ２７ 誘電体層 ２８ 上部電極 ２９ａ，ｂ 絶縁膜 ３０ａ，ｂ 導電膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年７月２３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】なお、上記実施例において、ＭＯＳキャパ
シタ２５の下部電極２６の一部となる凸状の導電膜３０
ａ，ｂの断面形状は同心円の他に同心楕円、星型、十字
型などであっても良い。この場合、トレンチ１９内中央
部をエッチングする際（図５参照）使用するマスクとし
ては、上記実施例ではシリコン窒化膜の枠３１を使用し
たが、ホトリソグラフィ法によって形成されたマスクを
用いる。
シタ２５の下部電極２６の一部となる凸状の導電膜３０
ａ，ｂの断面形状は同心円の他に同心楕円、星型、十字
型などであっても良い。この場合、トレンチ１９内中央
部をエッチングする際（図５参照）使用するマスクとし
ては、上記実施例ではシリコン窒化膜の枠３１を使用し
たが、ホトリソグラフィ法によって形成されたマスクを
用いる。
Claims (2)
- 【請求項１】 半導体基板に、ソース・ドレイン領域と
ゲート絶縁膜とワード線となるゲート電極とで構成され
るＭＯＳトランジスタと、下部電極と誘電体層と上部電
極とで構成されるＭＯＳキャパシタと、ビット線とを有
し、上記ＭＯＳキャパシタが、上記半導体基板にこの半
導体基板と垂直方向に形成されたトレンチ内に配設さ
れ、上記ソース・ドレイン領域の一方が上記下部電極と
接続され、他方が上記ビット線と接続された半導体装置
において、上記下部電極が上記トレンチ内壁全面に、表
面形状に凹凸を有して形成され、この下部電極表面を被
覆する上記誘電体層が、上記下部電極の表面形状に沿っ
た所定厚さの膜状に形成され、さらにこの誘電体層表面
で囲まれる上記トレンチ中央部が上記上部電極によって
埋め込まれていることを特徴とする半導体装置。 - 【請求項２】 半導体基板に、この半導体基板と垂直方
向に溝を掘ってトレンチを形成する工程と、このトレン
チ内壁全面に下部電極膜を形成する工程と、この下部電
極膜が形成された上記トレンチ内に、異方性膜形成方法
により絶縁膜と導電膜とを交互に形成する工程と、上記
絶縁膜および導電膜の中央部分を柱状に除去した後上記
絶縁膜の残存部分をさらに除去することによって、上記
下部電極膜表面に上記導電膜を凸状に形成して、この下
部電極膜と凸状導電膜とで構成されるＭＯＳキャパシタ
の下部電極を形成する工程と、上記下部電極表面を被覆
するようにＭＯＳキャパシタの誘電体層を形成する工程
と、上記誘電体層表面で囲まれる上記トレンチ内にＭＯ
Ｓキャパシタの上部電極を埋め込むように形成する工程
とを有することを特徴とする請求項１記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5097881A JPH06310675A (ja) | 1993-04-23 | 1993-04-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5097881A JPH06310675A (ja) | 1993-04-23 | 1993-04-23 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06310675A true JPH06310675A (ja) | 1994-11-04 |
Family
ID=14204094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5097881A Pending JPH06310675A (ja) | 1993-04-23 | 1993-04-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06310675A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020080291A1 (ja) * | 2018-10-17 | 2020-04-23 | 太陽誘電株式会社 | トレンチキャパシタおよびトレンチキャパシタの製造方法 |
-
1993
- 1993-04-23 JP JP5097881A patent/JPH06310675A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020080291A1 (ja) * | 2018-10-17 | 2020-04-23 | 太陽誘電株式会社 | トレンチキャパシタおよびトレンチキャパシタの製造方法 |
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