JPH06204428A - ダイナミックランダムアクセスメモリ装置及びその製造方法 - Google Patents
ダイナミックランダムアクセスメモリ装置及びその製造方法Info
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- JPH06204428A JPH06204428A JP5174004A JP17400493A JPH06204428A JP H06204428 A JPH06204428 A JP H06204428A JP 5174004 A JP5174004 A JP 5174004A JP 17400493 A JP17400493 A JP 17400493A JP H06204428 A JPH06204428 A JP H06204428A
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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Abstract
(57)【要約】
【目的】 セルキャパシタンスが向上されたダイナミッ
クランダムアクセスメモリ装置とその製造方法を提供す
る。 【構成】 ＤＲＡＭ装置を構成するキャパシターのスト
レージ電極６０が第１絶縁層５０に形成された開口部を
通じて半導体基板１００と連結され、前記第１絶縁層５
０の上でその下部構造が水平方向へ拡張された外部円筒
と前記外部円筒の内部で前記開口部内の一定の深さまで
深くなったホールを含む内部円筒からなる構造を有す
る。 【効果】 これにより、制限された単位セル面積内でセ
ルキャパシタンスが向上されその信頼性も高められる。
ひいてはその製造方法を非常に単純化させ得る。
クランダムアクセスメモリ装置とその製造方法を提供す
る。 【構成】 ＤＲＡＭ装置を構成するキャパシターのスト
レージ電極６０が第１絶縁層５０に形成された開口部を
通じて半導体基板１００と連結され、前記第１絶縁層５
０の上でその下部構造が水平方向へ拡張された外部円筒
と前記外部円筒の内部で前記開口部内の一定の深さまで
深くなったホールを含む内部円筒からなる構造を有す
る。 【効果】 これにより、制限された単位セル面積内でセ
ルキャパシタンスが向上されその信頼性も高められる。
ひいてはその製造方法を非常に単純化させ得る。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置及びそ
の製造方法に係り、特に簡単な製造工程でセルキャパシ
タンスが大いに増加されたダイナミックランダムアクセ
スメモリ（Dynamic Random Access Memory; 以下 ＤＲ
ＡＭ）装置及びその製造方法に関する。
の製造方法に係り、特に簡単な製造工程でセルキャパシ
タンスが大いに増加されたダイナミックランダムアクセ
スメモリ（Dynamic Random Access Memory; 以下 ＤＲ
ＡＭ）装置及びその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ装置は通常各メモリセルが一つ
の蓄積容量（storage capacitor ）とその蓄積容量に電
荷を蓄積し或いはそこにある電荷を除く伝送ゲートとし
て作用する一つのトランジスタから構成される多数のメ
モリセルを有する。前記多数のメモリセルは単一基板上
にマトリックス状に配置され２次元アドレッシングによ
り与えられた時間にメモリの中の只一セルのみが選択さ
れるよう動作する。前記各メモリセルに情報を書き込み
しようとすればビット線（データ線）電圧をトランジス
タを経て蓄積容量に印加し、書き込みされた情報を読み
出すためには前記蓄積容量をゲートを通じてデータ線に
接続し蓄積容量の電圧を感知すれば良い。
の蓄積容量（storage capacitor ）とその蓄積容量に電
荷を蓄積し或いはそこにある電荷を除く伝送ゲートとし
て作用する一つのトランジスタから構成される多数のメ
モリセルを有する。前記多数のメモリセルは単一基板上
にマトリックス状に配置され２次元アドレッシングによ
り与えられた時間にメモリの中の只一セルのみが選択さ
れるよう動作する。前記各メモリセルに情報を書き込み
しようとすればビット線（データ線）電圧をトランジス
タを経て蓄積容量に印加し、書き込みされた情報を読み
出すためには前記蓄積容量をゲートを通じてデータ線に
接続し蓄積容量の電圧を感知すれば良い。
【０００３】一方、半導体メモリ装置においてメモリ容
量（素子数／チップ）は半導体製造技術の発達と共に２
年毎に４倍の速度で増大している。このようなメモリ装
置ではメモリセルアレイがチップ面積の大部分を占めて
いるのでメモリの大容量化、高集積化のためには比例縮
小法則に基づき各単位メモリセルの面積減少が必然的で
ある。しかしながら、メモリセルの面積縮小は必然的に
デ−タ記憶のため微細なメモリセル内に蓄積すべき蓄積
電荷量の減少をもたらす。
量（素子数／チップ）は半導体製造技術の発達と共に２
年毎に４倍の速度で増大している。このようなメモリ装
置ではメモリセルアレイがチップ面積の大部分を占めて
いるのでメモリの大容量化、高集積化のためには比例縮
小法則に基づき各単位メモリセルの面積減少が必然的で
ある。しかしながら、メモリセルの面積縮小は必然的に
デ−タ記憶のため微細なメモリセル内に蓄積すべき蓄積
電荷量の減少をもたらす。
【０００４】このような蓄積電荷量の減少は情報読み出
し能力を低下させ、α−粒子によるソフトエラー率を増
加させるだけでなく、低電圧での素子の動作を難しくし
て作動の際電力消耗が過多であるので半導体装置の高集
積化のためにはかならず解決すべき課題である。一般的
に制限された面積内で蓄積容量を増加させるために、キ
ャパシターのストレージ電極の表面積を増加させる方
法、キャパシターの誘電体膜の厚さを縮める方法、誘電
体膜を高誘電率化する方法等が提案されてきた。この中
でストレージ電極の表面積を増加させるための方法とし
て、スタック（stack ）形キャパシターとトレンチ（tr
ench）形キャパシター及びこれらの併合形に関する様々
な技術が提案され、その中でもスタック形がトレンチ形
に比べ通常製造工程が簡便でソフトエラーに対する免疫
性が大きいのでメガビット級ＤＲＡＭで多くの研究が成
されている。
し能力を低下させ、α−粒子によるソフトエラー率を増
加させるだけでなく、低電圧での素子の動作を難しくし
て作動の際電力消耗が過多であるので半導体装置の高集
積化のためにはかならず解決すべき課題である。一般的
に制限された面積内で蓄積容量を増加させるために、キ
ャパシターのストレージ電極の表面積を増加させる方
法、キャパシターの誘電体膜の厚さを縮める方法、誘電
体膜を高誘電率化する方法等が提案されてきた。この中
でストレージ電極の表面積を増加させるための方法とし
て、スタック（stack ）形キャパシターとトレンチ（tr
ench）形キャパシター及びこれらの併合形に関する様々
な技術が提案され、その中でもスタック形がトレンチ形
に比べ通常製造工程が簡便でソフトエラーに対する免疫
性が大きいのでメガビット級ＤＲＡＭで多くの研究が成
されている。
【０００５】一方、通常約１〜１．５μm2のメモリセル
面積に制限される64Mb級ＤＲＡＭにおいて一般の２次元
的なスタック形キャパシターを使用するならTa2O5 のよ
うな高誘電物質を使用しても充分なキャパシタンスが得
にくいので、キャパシタンス向上を図るために３次元的
な構造のスタック形キャパシターが提案された。例え
ば、二重スタック（Double Stack）構造、フィン（Fin
）構造、円筒形電極（Cylindrical Electrode ）構
造、スプレッドスタック（Spread Stack）構造及びボッ
クス（Box ）構造はメモリセルのセルキャパシタンス増
加のため提案された３次元的な構造のストレージ電極で
ある。
面積に制限される64Mb級ＤＲＡＭにおいて一般の２次元
的なスタック形キャパシターを使用するならTa2O5 のよ
うな高誘電物質を使用しても充分なキャパシタンスが得
にくいので、キャパシタンス向上を図るために３次元的
な構造のスタック形キャパシターが提案された。例え
ば、二重スタック（Double Stack）構造、フィン（Fin
）構造、円筒形電極（Cylindrical Electrode ）構
造、スプレッドスタック（Spread Stack）構造及びボッ
クス（Box ）構造はメモリセルのセルキャパシタンス増
加のため提案された３次元的な構造のストレージ電極で
ある。
【０００６】３次元的なスタック形キャパシター構造の
中で特に円筒構造は円筒の外面だけでなく内面まで有効
キャパシター領域に利用でき 64Mb 級メモリセルやそれ
以上に高集積されるメモリセルに適した構造として採択
されているが、現在は円筒の内部に円柱或いは他の円筒
を添加することによりセルキャパシタンスを向上させる
ためのキャパシター構造が提案されている。
中で特に円筒構造は円筒の外面だけでなく内面まで有効
キャパシター領域に利用でき 64Mb 級メモリセルやそれ
以上に高集積されるメモリセルに適した構造として採択
されているが、現在は円筒の内部に円柱或いは他の円筒
を添加することによりセルキャパシタンスを向上させる
ためのキャパシター構造が提案されている。
【０００７】前者は１９９０年日本のＳＨＡＲＰ社で発
表した論文“A-Stacked CapacitorCell with Ring Stru
cture"(Ref, N.shinmura et a1., 22nd conference on
SSDM, PartII, page 833 〜836, 1990)に開示されたも
ので、円筒形のストレージ電極の内部に円柱を添加する
ことにより、円筒の外面及び内面だけでなく円筒の内部
に含まれる円柱の外面まで有効キャパシター領域にでき
るので目的のセルキャパシタンスの増加が達成できる
が、その製造方法が難しく大量生産に多くの困難を伴う
短所がある。
表した論文“A-Stacked CapacitorCell with Ring Stru
cture"(Ref, N.shinmura et a1., 22nd conference on
SSDM, PartII, page 833 〜836, 1990)に開示されたも
ので、円筒形のストレージ電極の内部に円柱を添加する
ことにより、円筒の外面及び内面だけでなく円筒の内部
に含まれる円柱の外面まで有効キャパシター領域にでき
るので目的のセルキャパシタンスの増加が達成できる
が、その製造方法が難しく大量生産に多くの困難を伴う
短所がある。
【０００８】後者は１９９１年日本人カガトオル（Toru
Kaga ）などが発表した論文“Crown-Shaped Stacked-C
apacitor Cell for 1.5V Operation 64Mb DRAMs"（Ref,
Toru Kaga et a1., IEEE Electron Devices, vol.38,
NO.2 page 255 〜260, 1991)に開示されたもので、円筒
形のストレージ電極の内部に又他の円筒が添加された構
造である。
Kaga ）などが発表した論文“Crown-Shaped Stacked-C
apacitor Cell for 1.5V Operation 64Mb DRAMs"（Ref,
Toru Kaga et a1., IEEE Electron Devices, vol.38,
NO.2 page 255 〜260, 1991)に開示されたもので、円筒
形のストレージ電極の内部に又他の円筒が添加された構
造である。
【０００９】図１〜図４は前記カガ等により提示された
半導体メモリ装置の製造方法を説明するために示した断
面図である。特に前記図１〜図４はＤＲＡＭの製造方法
において、半導体基板上にＤＲＡＭのメモリセルの一構
成部分であるトランジスタとワードライン及びビットラ
インを形成した構造物上にキャパシターを形成する方法
に関する。
半導体メモリ装置の製造方法を説明するために示した断
面図である。特に前記図１〜図４はＤＲＡＭの製造方法
において、半導体基板上にＤＲＡＭのメモリセルの一構
成部分であるトランジスタとワードライン及びビットラ
インを形成した構造物上にキャパシターを形成する方法
に関する。
【００１０】図１を参照しＤＲＡＭのキャパシター形成
以前までの通常のＤＲＡＭの製造過程を見ると次の通り
である。先ず、半導体基板１００上にLOCOS 法など通常
の素子分離方法により活性領域と、フィールド酸化膜が
周囲より更に厚く形成された非活性領域とに区分され
る。前記活性領域に一つのビットライン６とドレイン領
域５を共有し、それぞれが一つずつのソース領域４及び
ゲート電極２を具備するトランジスタを沈積法、写真蝕
刻法、イオン注入法等の通常の半導体製造技術を使用し
て形成する。次に前記結果物全面に前記トランジスタを
他の導電層（この後の工程により形成される導電層）か
ら絶縁させるための絶縁層８を形成する。そして前記結
果物全面に通常の絶縁物質よりなる平坦化層１０を形成
する。
以前までの通常のＤＲＡＭの製造過程を見ると次の通り
である。先ず、半導体基板１００上にLOCOS 法など通常
の素子分離方法により活性領域と、フィールド酸化膜が
周囲より更に厚く形成された非活性領域とに区分され
る。前記活性領域に一つのビットライン６とドレイン領
域５を共有し、それぞれが一つずつのソース領域４及び
ゲート電極２を具備するトランジスタを沈積法、写真蝕
刻法、イオン注入法等の通常の半導体製造技術を使用し
て形成する。次に前記結果物全面に前記トランジスタを
他の導電層（この後の工程により形成される導電層）か
ら絶縁させるための絶縁層８を形成する。そして前記結
果物全面に通常の絶縁物質よりなる平坦化層１０を形成
する。
【００１１】図１は前記平坦化層１０まで形成された構
造物上にキャパシターのストレージ電極の一部を形成す
る過程を示す断面図である。即ち、前記トランジスタの
ソース領域４上に積層されている絶縁層８及び平坦化層
１０を部分的に除きコンタクトホールを形成する。次に
前記コンタクトホールを第１多結晶シリコンで満たすこ
とにより柱電極１６を形成する。そして前記結果物全面
に第１二酸化シリコン層１２、シリコン窒化物層１４及
び第２二酸化シリコン層１８を順次に積層する。次い
で、各メモリセル単位に限定され、前記柱電極１６の表
面がその限定された部分に含まれ、又その表面が露出さ
れるよう前記積層された第２二酸化シリコン層１８、シ
リコン窒化物層１４、第１二酸化シリコン層１２を順次
に除き井戸を形成する。そして結果物全面にストレージ
電極を形成するための物質として、例えば多結晶シリコ
ンを蒸着し第２多結晶シリコン層２０を形成し、前記第
２多結晶シリコン層２０上に第３二酸化シリコン層を蒸
着し異方性蝕刻することにより前記井戸の内部の第２多
結晶シリコン層２０の側壁に第３二酸化シリコン層から
なるスペーサ２２を形成する。
造物上にキャパシターのストレージ電極の一部を形成す
る過程を示す断面図である。即ち、前記トランジスタの
ソース領域４上に積層されている絶縁層８及び平坦化層
１０を部分的に除きコンタクトホールを形成する。次に
前記コンタクトホールを第１多結晶シリコンで満たすこ
とにより柱電極１６を形成する。そして前記結果物全面
に第１二酸化シリコン層１２、シリコン窒化物層１４及
び第２二酸化シリコン層１８を順次に積層する。次い
で、各メモリセル単位に限定され、前記柱電極１６の表
面がその限定された部分に含まれ、又その表面が露出さ
れるよう前記積層された第２二酸化シリコン層１８、シ
リコン窒化物層１４、第１二酸化シリコン層１２を順次
に除き井戸を形成する。そして結果物全面にストレージ
電極を形成するための物質として、例えば多結晶シリコ
ンを蒸着し第２多結晶シリコン層２０を形成し、前記第
２多結晶シリコン層２０上に第３二酸化シリコン層を蒸
着し異方性蝕刻することにより前記井戸の内部の第２多
結晶シリコン層２０の側壁に第３二酸化シリコン層から
なるスペーサ２２を形成する。
【００１２】図２を参照すれば、第２多結晶シリコン層
２０が前面に形成され前記井戸の内部側面にのみ第３二
酸化シリコン層よりなるスペーサ２２が形成された前記
半導体基板の前面に前記第２多結晶シリコン層２０と共
にストレージ電極を形成するための物質として、例えば
多結晶シリコンを蒸着し第３多結晶シリコン層２４を形
成する。次に前記第３多結晶シリコン層２４の表面が露
出されないよう結果物全面に第４二酸化シリコン層２６
を形成する。
２０が前面に形成され前記井戸の内部側面にのみ第３二
酸化シリコン層よりなるスペーサ２２が形成された前記
半導体基板の前面に前記第２多結晶シリコン層２０と共
にストレージ電極を形成するための物質として、例えば
多結晶シリコンを蒸着し第３多結晶シリコン層２４を形
成する。次に前記第３多結晶シリコン層２４の表面が露
出されないよう結果物全面に第４二酸化シリコン層２６
を形成する。
【００１３】図３を参照すれば、スペーサ２２の最上部
表面の高さぐらいまで前記第４二酸化シリコン層２６を
エッチバックし前記第４二酸化シリコン層２６の一部を
除く。そして表面が露出された前記第３多結晶シリコン
層２４を異方性蝕刻で前記第２多結晶シリコン層２０の
表面が露出されるまで除く。以後前記異方性蝕刻により
表面に露出された前記第２多結晶シリコン層２０と前記
第３多結晶シリコン層２４を前記第２二酸化シリコン層
１８が露出されるまで異方性蝕刻することによりキャパ
シターのストレージ電極２８を形成する。この時前記ス
トレージ電極は前記第１多結晶シリコン層よりなる柱電
極１６上に第２多結晶シリコン層２０よりなる大きい円
筒構造と前記大きい円筒構造の内部に第３多結晶シリコ
ン層２４からなる小さい円筒構造よりなる形状を有す
る。
表面の高さぐらいまで前記第４二酸化シリコン層２６を
エッチバックし前記第４二酸化シリコン層２６の一部を
除く。そして表面が露出された前記第３多結晶シリコン
層２４を異方性蝕刻で前記第２多結晶シリコン層２０の
表面が露出されるまで除く。以後前記異方性蝕刻により
表面に露出された前記第２多結晶シリコン層２０と前記
第３多結晶シリコン層２４を前記第２二酸化シリコン層
１８が露出されるまで異方性蝕刻することによりキャパ
シターのストレージ電極２８を形成する。この時前記ス
トレージ電極は前記第１多結晶シリコン層よりなる柱電
極１６上に第２多結晶シリコン層２０よりなる大きい円
筒構造と前記大きい円筒構造の内部に第３多結晶シリコ
ン層２４からなる小さい円筒構造よりなる形状を有す
る。
【００１４】図４を参照すれば、前記結果物上に残存す
る第４二酸化シリコン層２６、スペーサ２２及び第２二
酸化シリコン層１８を除き前記キャパシターのストレー
ジ電極２８の表面を露出させる。次いで前記ストレージ
電極２８の前面に誘電体膜３０を形成し、前記結果物全
面に第４多結晶シリコンを蒸着しキャパシターのプレー
ト電極３２を形成してＤＲＡＭのキャパシター構造を完
成する。
る第４二酸化シリコン層２６、スペーサ２２及び第２二
酸化シリコン層１８を除き前記キャパシターのストレー
ジ電極２８の表面を露出させる。次いで前記ストレージ
電極２８の前面に誘電体膜３０を形成し、前記結果物全
面に第４多結晶シリコンを蒸着しキャパシターのプレー
ト電極３２を形成してＤＲＡＭのキャパシター構造を完
成する。
【００１５】前述した従来の方法による半導体メモリ装
置の製造方法に従うと、円筒の内部に又他の円筒の添加
されたキャパシターのストレージ電極が形成でき、キャ
パシターの有効表面積がそれほど増加しセルキャパシタ
ンスが向上させ得るが、次のような６項目の問題点があ
る。 柱電極（図１の１６）形成のためコンタクトホールを
形成した後第１多結晶シリコンを満たす時、前記第１多
結晶シリコンが満たされる状態によりその上部に形成さ
れる円筒の模様が左右される。即ち、コンタクトホール
部分にのみ前記第１多結晶シリコンを正確に満たすこと
が重要だが、その工程が非常に難しい。
置の製造方法に従うと、円筒の内部に又他の円筒の添加
されたキャパシターのストレージ電極が形成でき、キャ
パシターの有効表面積がそれほど増加しセルキャパシタ
ンスが向上させ得るが、次のような６項目の問題点があ
る。 柱電極（図１の１６）形成のためコンタクトホールを
形成した後第１多結晶シリコンを満たす時、前記第１多
結晶シリコンが満たされる状態によりその上部に形成さ
れる円筒の模様が左右される。即ち、コンタクトホール
部分にのみ前記第１多結晶シリコンを正確に満たすこと
が重要だが、その工程が非常に難しい。
【００１６】ストレージ電極を限定するための井戸
（図１で第１二酸化シリコン層、シリコン窒化物層、第
２二酸化シリコン層が部分的に除かれた部分）を形成す
るために前記第２二酸化シリコン層１８、シリコン窒化
物層１４、第１二酸化シリコン層１２を異方性蝕刻する
工程の際、前記井戸はその側壁がネガチブに傾斜するよ
う形成されやすいが、これはプレート電極形成の際プレ
ート電極とストレージ電極の間に孔（void）を形成しメ
モリ装置の電気的特性を低下させる。ここでネガチブ傾
斜とは、表面部の側壁蝕刻量が少なく、深部の側壁蝕刻
量が多い状態を示す。
（図１で第１二酸化シリコン層、シリコン窒化物層、第
２二酸化シリコン層が部分的に除かれた部分）を形成す
るために前記第２二酸化シリコン層１８、シリコン窒化
物層１４、第１二酸化シリコン層１２を異方性蝕刻する
工程の際、前記井戸はその側壁がネガチブに傾斜するよ
う形成されやすいが、これはプレート電極形成の際プレ
ート電極とストレージ電極の間に孔（void）を形成しメ
モリ装置の電気的特性を低下させる。ここでネガチブ傾
斜とは、表面部の側壁蝕刻量が少なく、深部の側壁蝕刻
量が多い状態を示す。
【００１７】第４二酸化シリコン２６をエッチバック
する時（図３及びその説明参照）、その蝕刻の程度を調
節しにくいので蝕刻程度によりストレージ電極の有効表
面積が変化して均一なセルキャパシタンスの確保が難し
い。 第２多結晶シリコン層２０を形成した後第３多結晶シ
リコン層２４を形成する時（図２及びその説明参照）、
前記第２多結晶シリコン層２０の表面に薄い自然酸化膜
が生成されメモリ装置の電気的特性を低下させる。
する時（図３及びその説明参照）、その蝕刻の程度を調
節しにくいので蝕刻程度によりストレージ電極の有効表
面積が変化して均一なセルキャパシタンスの確保が難し
い。 第２多結晶シリコン層２０を形成した後第３多結晶シ
リコン層２４を形成する時（図２及びその説明参照）、
前記第２多結晶シリコン層２０の表面に薄い自然酸化膜
が生成されメモリ装置の電気的特性を低下させる。
【００１８】円筒電極の端部が尖って形成されるので
漏れ電流が生じる可能性が多い。 工程が非常に複雑で製造原価の上昇要因となる。
漏れ電流が生じる可能性が多い。 工程が非常に複雑で製造原価の上昇要因となる。
【００１９】
【発明が解決しようとする課題】本発明の目的は集積度
の減少なくセルキャパシタンスのより向上されたダイナ
ミックランダムアクセスメモリ装置を提供することであ
る。本発明の他の目的はセルキャパシタンスの信頼性の
より高められたダイナミックランダムアクセスメモリ装
置を提供することである。
の減少なくセルキャパシタンスのより向上されたダイナ
ミックランダムアクセスメモリ装置を提供することであ
る。本発明の他の目的はセルキャパシタンスの信頼性の
より高められたダイナミックランダムアクセスメモリ装
置を提供することである。
【００２０】本発明の又他の目的は非常に単純化された
工程により製造され得るダイナミックランダムアクセス
メモリ装置を提供することである。本発明の又他の目的
は前記本発明のダイナミックランダムアクセスメモリ装
置を製造するのに適した単純化された方法を提供するこ
とである。
工程により製造され得るダイナミックランダムアクセス
メモリ装置を提供することである。本発明の又他の目的
は前記本発明のダイナミックランダムアクセスメモリ装
置を製造するのに適した単純化された方法を提供するこ
とである。
【００２１】
【課題を解決するための手段】前記の目的を達成するた
めに本発明の基本的な特徴はダイナミックランダムアク
セスメモリ装置において、制限された空間内で有効キャ
パシター領域を最大化するためにキャパシターのストレ
ージ電極の表面積を増加させることである。前記の目的
を達成するために提供された本発明によるダイナミック
ランダムアクセスメモリ装置は、半導体基板と、開口部
を有し前記半導体基板上に形成された絶縁層と、前記絶
縁層に形成された開口部を通じて前記半導体基板と連結
され、前記絶縁層の上でその下部構造が水平方向へ拡張
された外部円筒と前記外部円筒の内部で前記開口部内の
一定の深さまで深くなったホールを含む内部円筒からな
る構造を有するストレージ電極と、前記ストレージ電極
の露出された表面を覆う誘電膜と、前記誘電膜の覆われ
たストレージ電極を取り囲む形で形成されたプレート電
極を含むことを特徴とする。
めに本発明の基本的な特徴はダイナミックランダムアク
セスメモリ装置において、制限された空間内で有効キャ
パシター領域を最大化するためにキャパシターのストレ
ージ電極の表面積を増加させることである。前記の目的
を達成するために提供された本発明によるダイナミック
ランダムアクセスメモリ装置は、半導体基板と、開口部
を有し前記半導体基板上に形成された絶縁層と、前記絶
縁層に形成された開口部を通じて前記半導体基板と連結
され、前記絶縁層の上でその下部構造が水平方向へ拡張
された外部円筒と前記外部円筒の内部で前記開口部内の
一定の深さまで深くなったホールを含む内部円筒からな
る構造を有するストレージ電極と、前記ストレージ電極
の露出された表面を覆う誘電膜と、前記誘電膜の覆われ
たストレージ電極を取り囲む形で形成されたプレート電
極を含むことを特徴とする。
【００２２】前記側面へ拡張されたストレージ電極の外
郭円筒は前記絶縁層と接して形成されることもでき、前
記絶縁層の間に一定の空間が確保されストレージ電極の
有効面積がより増加され得る。又、前記目的を達成する
ために本発明の又他の特徴は前記セルキャパシタンスが
より向上された本発明のダイナミックランダムアクセス
メモリ装置をより簡単で信頼できるよう製造することで
ある。
郭円筒は前記絶縁層と接して形成されることもでき、前
記絶縁層の間に一定の空間が確保されストレージ電極の
有効面積がより増加され得る。又、前記目的を達成する
ために本発明の又他の特徴は前記セルキャパシタンスが
より向上された本発明のダイナミックランダムアクセス
メモリ装置をより簡単で信頼できるよう製造することで
ある。
【００２３】前記目的を達成するための本発明の一実施
例によるダイナミックランダムアクセスメモリ装置の製
造方法は半導体基板上に第１絶縁層を形成する工程と、
前記第１絶縁層上に第１導電層を形成する工程と、前記
第１導電層上に第１物質層を形成する工程と、前記第１
物質層から構成され各セル単位に限定される模様の第１
パターンを形成する工程と、前記第１パターンの一部と
その下部の第１絶縁層、第１導電層を除き前記半導体基
板が露出されるよう開口部を形成する工程と、前記結果
物全面に第２導電層を形成する工程と、前記第２導電層
を前記第１物質層が露出されるよう異方性蝕刻して前記
第１パターンの外側壁及び下部と前記開口部の内壁に沿
って形成されるストレージ電極を形成する工程と、前記
第１物質層を除く工程と、前記露出されたストレージ電
極の表面に誘電体膜を形成する工程と、前記誘電体膜上
に第３導電層からなるプレート電極を形成する工程を含
むことを特徴とする。
例によるダイナミックランダムアクセスメモリ装置の製
造方法は半導体基板上に第１絶縁層を形成する工程と、
前記第１絶縁層上に第１導電層を形成する工程と、前記
第１導電層上に第１物質層を形成する工程と、前記第１
物質層から構成され各セル単位に限定される模様の第１
パターンを形成する工程と、前記第１パターンの一部と
その下部の第１絶縁層、第１導電層を除き前記半導体基
板が露出されるよう開口部を形成する工程と、前記結果
物全面に第２導電層を形成する工程と、前記第２導電層
を前記第１物質層が露出されるよう異方性蝕刻して前記
第１パターンの外側壁及び下部と前記開口部の内壁に沿
って形成されるストレージ電極を形成する工程と、前記
第１物質層を除く工程と、前記露出されたストレージ電
極の表面に誘電体膜を形成する工程と、前記誘電体膜上
に第３導電層からなるプレート電極を形成する工程を含
むことを特徴とする。
【００２４】前記目的を達成するための他の実施例によ
るダイナミックランダムアクセスメモリ装置の製造方法
は、半導体基板上に第１絶縁層を形成する工程と、前記
第１絶縁層上に前記第１絶縁層に対し蝕刻選択比の大き
い第１導電層を形成する工程と、前記第１導電層上に第
１物質層を形成する工程と、前記第１物質層上に前記第
１物質層に対し蝕刻選択比の大きい第４導電層を形成す
る工程と、前記第１物質層と第４導電層より構成され各
セル単位に限定される模様の第２パターンを形成する工
程と、前記第２パターン内に前記第４導電層、第１物質
層及び第１導電層を部分的に除き開口部を形成する工程
と、前記第４導電層と第１導電層を蝕刻マスクでし前記
開口部内で露出された第１絶縁層を除き前記半導体基板
の表面まで開口部を拡張する工程と、前記結果物全面に
第２導電層を形成する工程と、前記第２導電層及び第４
導電層を前記第１物質層が露出されるよう異方性蝕刻し
前記第２パターンの外側壁及び下部と前記開口部の内壁
に沿ってストレージ電極を形成する工程と、前記第１物
質層を除く工程と、前記露出されたストレージ電極の表
面に誘電体膜を形成する工程と、前記誘電体膜上に第３
導電層よりなるプレート電極を形成する工程を含むこと
を特徴とする。
るダイナミックランダムアクセスメモリ装置の製造方法
は、半導体基板上に第１絶縁層を形成する工程と、前記
第１絶縁層上に前記第１絶縁層に対し蝕刻選択比の大き
い第１導電層を形成する工程と、前記第１導電層上に第
１物質層を形成する工程と、前記第１物質層上に前記第
１物質層に対し蝕刻選択比の大きい第４導電層を形成す
る工程と、前記第１物質層と第４導電層より構成され各
セル単位に限定される模様の第２パターンを形成する工
程と、前記第２パターン内に前記第４導電層、第１物質
層及び第１導電層を部分的に除き開口部を形成する工程
と、前記第４導電層と第１導電層を蝕刻マスクでし前記
開口部内で露出された第１絶縁層を除き前記半導体基板
の表面まで開口部を拡張する工程と、前記結果物全面に
第２導電層を形成する工程と、前記第２導電層及び第４
導電層を前記第１物質層が露出されるよう異方性蝕刻し
前記第２パターンの外側壁及び下部と前記開口部の内壁
に沿ってストレージ電極を形成する工程と、前記第１物
質層を除く工程と、前記露出されたストレージ電極の表
面に誘電体膜を形成する工程と、前記誘電体膜上に第３
導電層よりなるプレート電極を形成する工程を含むこと
を特徴とする。
【００２５】
【作用】本発明によると、前記ストレージ電極の外部円
筒の内部に形成された内部円筒の中央部に一定の深さま
で深くなったホールが形成されるので、そのホールの深
さに応じて内部円筒の表面積が増加し、キャパシターの
有効面積が増加する。
筒の内部に形成された内部円筒の中央部に一定の深さま
で深くなったホールが形成されるので、そのホールの深
さに応じて内部円筒の表面積が増加し、キャパシターの
有効面積が増加する。
【００２６】
【実施例】以下、添付した図面に基づき本発明を詳細に
説明する。図５〜図９は本発明の一実施例によるダイナ
ミックランダムアクセスメモリ装置の製造方法を説明す
るための断面図である。図５を参照すれば、半導体基板
１００上にトランジスタを形成し前記構造物上に第１絶
縁層５０を形成する前の過程は前述した従来の技術と同
一である。即ち、先ず半導体基板１００上にLOCOS 法な
ど通常の素子分離方法により活性領域と、フィ−ルド酸
化膜が周囲より更に厚く形成された非活性領域１０１と
に区分される。前記活性領域に、一つのビットライン４
６とドレイン領域４４を共有しそれぞれが一つずつのソ
ース領域４５及びゲート電極４２を具備するトランジス
タを沈積法、写真蝕刻法、イオン注入法など通常の半導
体技術を用いて形成する。次に前記結果物全面に前記ト
ランジスタを他の導電層（この後の工程により形成され
る導電層）から絶縁させるための絶縁層４８を形成す
る。そして結果物全面に、例えば酸化物のような絶縁物
質を約５，０００〜６，０００Åの厚さで（工程により
差がある）塗布した後平坦化し第１絶縁層５０を形成す
る。これまでの工程は従来の技術で通常用いられる製造
工程である。以下、本発明と係わる製造工程を見ること
にする。
説明する。図５〜図９は本発明の一実施例によるダイナ
ミックランダムアクセスメモリ装置の製造方法を説明す
るための断面図である。図５を参照すれば、半導体基板
１００上にトランジスタを形成し前記構造物上に第１絶
縁層５０を形成する前の過程は前述した従来の技術と同
一である。即ち、先ず半導体基板１００上にLOCOS 法な
ど通常の素子分離方法により活性領域と、フィ−ルド酸
化膜が周囲より更に厚く形成された非活性領域１０１と
に区分される。前記活性領域に、一つのビットライン４
６とドレイン領域４４を共有しそれぞれが一つずつのソ
ース領域４５及びゲート電極４２を具備するトランジス
タを沈積法、写真蝕刻法、イオン注入法など通常の半導
体技術を用いて形成する。次に前記結果物全面に前記ト
ランジスタを他の導電層（この後の工程により形成され
る導電層）から絶縁させるための絶縁層４８を形成す
る。そして結果物全面に、例えば酸化物のような絶縁物
質を約５，０００〜６，０００Åの厚さで（工程により
差がある）塗布した後平坦化し第１絶縁層５０を形成す
る。これまでの工程は従来の技術で通常用いられる製造
工程である。以下、本発明と係わる製造工程を見ること
にする。
【００２７】前記第１絶縁層５０を形成した後、前記第
１絶縁層５０上に、例えば多結晶シリコンを約５００〜
１，０００Åの厚さで沈積し第１導電層５２を形成す
る。前記第１導電層５２の上面に、例えば酸化物のよう
な絶縁物質よりなる第１物質層を約４，０００〜５，０
００Åまたはそれ以上になるよう沈積した後平坦化す
る。次に、各セル単位に限定された模様のフォトレジス
トパターン（図示せず）を形成した後、前記フォトレジ
ストパターンを蝕刻マスクとして前記第１物質層を異方
性蝕刻することにより各セル単位に限定された第１パタ
ーン５４を形成する。前記第１パターン５４はその垂直
下部にある前記半導体基板のソース領域４５の上に形成
され、後述する開口部を前記ソース領域４５上に形成さ
せる。
１絶縁層５０上に、例えば多結晶シリコンを約５００〜
１，０００Åの厚さで沈積し第１導電層５２を形成す
る。前記第１導電層５２の上面に、例えば酸化物のよう
な絶縁物質よりなる第１物質層を約４，０００〜５，０
００Åまたはそれ以上になるよう沈積した後平坦化す
る。次に、各セル単位に限定された模様のフォトレジス
トパターン（図示せず）を形成した後、前記フォトレジ
ストパターンを蝕刻マスクとして前記第１物質層を異方
性蝕刻することにより各セル単位に限定された第１パタ
ーン５４を形成する。前記第１パターン５４はその垂直
下部にある前記半導体基板のソース領域４５の上に形成
され、後述する開口部を前記ソース領域４５上に形成さ
せる。
【００２８】図６を参照すれば、ソース領域４５と後述
するキャパシターのストレージ電極を電気的に連結する
ために前記ソース領域４５上に積層されている絶縁層４
８、第１絶縁層５０、第１導電層５２及び第１パタ−ン
５４を通常の写真蝕刻工程により部分的に除き開口部５
６を形成する。図７を参照すれば、第１パターン５４が
形成されている結果物の上面に、例えば多結晶シリコン
を約５００〜１，０００Åの厚さで沈積し第２導電層５
８を形成する。この際、もし図６の工程で形成された開
口部５６の大きさが小さいなら前記第２導電層５８の沈
積の時他の部分に比べ前記開口部５６の下部に厚く沈積
されるので問題がない。しかしながら、開口部５６の大
きさが比較的に大きいなら他の部分に比べ前記開口部５
６の下部にそれほど厚く沈積されないので後述する前記
第２導電層５８の蝕刻工程の際除かれてしまうおそれが
ある。従って、このような過剰蝕刻を防ぐために、図８
のように前記第２導電層５８を沈積した後結果物全面に
フォトレジスト或いは酸化物９０を塗布する。次いで、
前記フォトレジスト或いは酸化物９０をエッチバックし
て前記開口部５６の下部にのみ前記フォトレジスト或い
は酸化物９０を満たした後、前記第２導電層５８を後述
する異方性蝕刻により蝕刻する。従って、蝕刻工程の後
にも前記開口部５６の下部に沈積された第２導電層５８
は残るようになり工程の信頼度を期することもできる。
するキャパシターのストレージ電極を電気的に連結する
ために前記ソース領域４５上に積層されている絶縁層４
８、第１絶縁層５０、第１導電層５２及び第１パタ−ン
５４を通常の写真蝕刻工程により部分的に除き開口部５
６を形成する。図７を参照すれば、第１パターン５４が
形成されている結果物の上面に、例えば多結晶シリコン
を約５００〜１，０００Åの厚さで沈積し第２導電層５
８を形成する。この際、もし図６の工程で形成された開
口部５６の大きさが小さいなら前記第２導電層５８の沈
積の時他の部分に比べ前記開口部５６の下部に厚く沈積
されるので問題がない。しかしながら、開口部５６の大
きさが比較的に大きいなら他の部分に比べ前記開口部５
６の下部にそれほど厚く沈積されないので後述する前記
第２導電層５８の蝕刻工程の際除かれてしまうおそれが
ある。従って、このような過剰蝕刻を防ぐために、図８
のように前記第２導電層５８を沈積した後結果物全面に
フォトレジスト或いは酸化物９０を塗布する。次いで、
前記フォトレジスト或いは酸化物９０をエッチバックし
て前記開口部５６の下部にのみ前記フォトレジスト或い
は酸化物９０を満たした後、前記第２導電層５８を後述
する異方性蝕刻により蝕刻する。従って、蝕刻工程の後
にも前記開口部５６の下部に沈積された第２導電層５８
は残るようになり工程の信頼度を期することもできる。
【００２９】図９を参照すれば、前記図７の結果物の最
上層に塗布されている第２導電層５８を蝕刻対象物にす
る蝕刻工程を前面に行い前記第２導電層５８を前記第１
物質よりなる第１パターン５４が露出されるまで異方性
蝕刻する。従って、図９に示すように二つの円筒の結合
された第１導電層５２の一部と第２導電層５８の一部よ
りなる二重シリンダー形のストレージ電極６０を形成す
る。即ち、前記ストレージ電極６０は前記開口部５６の
側に沿って形成され前記ソース領域４５に連結されてお
り、前記第１絶縁層５０上で側面へ拡張され外部円筒構
造を成し、前記外部の円筒構造の内部にはその中央部が
前記開口部５６の一定の深さまでホールが形成された又
他の内部円筒構造を成す二重シリンダー形態である。次
に、結果物全面に、例えばシリコン窒化物SiN やシリコ
ン窒化物／酸化膜等からなる高誘電物質を塗布し誘電体
膜６２を形成する。続けて結果物全面に多結晶シリコン
のような導電物質を塗布し第３導電層からなるプレート
電極６４を形成する。従って、ストレージ電極６０、誘
電体膜６２及びプレート電極６４から構成されたキャパ
シター(C1 、C2) を完成する。
上層に塗布されている第２導電層５８を蝕刻対象物にす
る蝕刻工程を前面に行い前記第２導電層５８を前記第１
物質よりなる第１パターン５４が露出されるまで異方性
蝕刻する。従って、図９に示すように二つの円筒の結合
された第１導電層５２の一部と第２導電層５８の一部よ
りなる二重シリンダー形のストレージ電極６０を形成す
る。即ち、前記ストレージ電極６０は前記開口部５６の
側に沿って形成され前記ソース領域４５に連結されてお
り、前記第１絶縁層５０上で側面へ拡張され外部円筒構
造を成し、前記外部の円筒構造の内部にはその中央部が
前記開口部５６の一定の深さまでホールが形成された又
他の内部円筒構造を成す二重シリンダー形態である。次
に、結果物全面に、例えばシリコン窒化物SiN やシリコ
ン窒化物／酸化膜等からなる高誘電物質を塗布し誘電体
膜６２を形成する。続けて結果物全面に多結晶シリコン
のような導電物質を塗布し第３導電層からなるプレート
電極６４を形成する。従って、ストレージ電極６０、誘
電体膜６２及びプレート電極６４から構成されたキャパ
シター(C1 、C2) を完成する。
【００３０】本発明の前記実施例では制限された空間内
で従来のＤＲＡＭキャパシターに比べストレージ電極の
有効表面積が増加することによりセルキャパシタンスが
より向上されたＤＲＡＭ装置が具現できる。又、本発明
の前記実施例ではキャパシターのストレージ電極を形成
するために、第１導電層５２積層工程と第２導電層５８
積層工程など只２回の導電層積層工程と１回の第２導電
層５８蝕刻工程を遂行する等その製造工程が非常に単純
化された。
で従来のＤＲＡＭキャパシターに比べストレージ電極の
有効表面積が増加することによりセルキャパシタンスが
より向上されたＤＲＡＭ装置が具現できる。又、本発明
の前記実施例ではキャパシターのストレージ電極を形成
するために、第１導電層５２積層工程と第２導電層５８
積層工程など只２回の導電層積層工程と１回の第２導電
層５８蝕刻工程を遂行する等その製造工程が非常に単純
化された。
【００３１】図１０〜図１２は本発明の他の実施例によ
るＤＲＡＭ装置の製造過程を説明するための断面図であ
る。前述した図５で第１物質層はその高さが高ければ高
いほど後続する工程で形成されるストレージ電極６０の
円筒の高さを高めるので、高くなった分だけストレージ
電極６０の有効表面積を増加させセルキャパシタンスを
向上させる。本発明では前記第１物質層の高さを約４，
０００〜５，０００Åまたはそれ以上になるよう形成
し、得ようとするセルキャパシタンスによりその高さは
調整できる。しかしながら、前記第１物質層の高さが増
加すればするほど、前記図５に示されないフォトレジス
トパターンにより前記第１物質層に対する第１パターン
５４の形成の際、又、前記図６にやはり示されないフォ
トレジストパターンにより前記第１導電層５２、第１絶
縁層５０に対する蝕刻の時、蝕刻部分が垂直的に正確な
プロファイルを有することが難しくなる。これはセルキ
ャパシタンスの変化をもたらす要因となる。
るＤＲＡＭ装置の製造過程を説明するための断面図であ
る。前述した図５で第１物質層はその高さが高ければ高
いほど後続する工程で形成されるストレージ電極６０の
円筒の高さを高めるので、高くなった分だけストレージ
電極６０の有効表面積を増加させセルキャパシタンスを
向上させる。本発明では前記第１物質層の高さを約４，
０００〜５，０００Åまたはそれ以上になるよう形成
し、得ようとするセルキャパシタンスによりその高さは
調整できる。しかしながら、前記第１物質層の高さが増
加すればするほど、前記図５に示されないフォトレジス
トパターンにより前記第１物質層に対する第１パターン
５４の形成の際、又、前記図６にやはり示されないフォ
トレジストパターンにより前記第１導電層５２、第１絶
縁層５０に対する蝕刻の時、蝕刻部分が垂直的に正確な
プロファイルを有することが難しくなる。これはセルキ
ャパシタンスの変化をもたらす要因となる。
【００３２】従って、前記図１０〜図１２に示された実
施例は前記の問題点を改善するためのものである。前記
図１０〜図１２において前記図５〜図９と同一の符号は
同一の構成要素を表す。図１０を参照すれば、トランジ
スタとビットライン４６が形成された半導体基板１００
上に第１絶縁層５０をその表面が平坦であるよう形成さ
せる過程は従来の技術と同一である。前記第１絶縁層５
０は、例えば酸化物のような絶縁物質であり、約５，０
００〜６，０００Åになるよう形成し、前記第１絶縁層
５０上に前記第１絶縁層５０に対し蝕刻選択比の大きい
第１導電層５２を形成する。前記第１導電層５２は、例
えば多結晶シリコンであることもあり、約５００〜１，
０００Åになるよう形成する。次いで、結果物上に第１
物質層と第４導電層を順次に積層した後通常の写真蝕刻
工程により前記第１物質層と第４導電層の積層構造より
なる第２パターン５５を形成する。この時前記第２パタ
ーン５５は各メモリセル単位に限定され半導体基板１０
０に形成されたトランジスタのソース領域４５の上に形
成される。一方、前記第４導電層は前記第１物質層に対
し蝕刻選択比の大きい物質として例えば、多結晶シリコ
ンを約５００〜１，０００Åぐらいで形成する。
施例は前記の問題点を改善するためのものである。前記
図１０〜図１２において前記図５〜図９と同一の符号は
同一の構成要素を表す。図１０を参照すれば、トランジ
スタとビットライン４６が形成された半導体基板１００
上に第１絶縁層５０をその表面が平坦であるよう形成さ
せる過程は従来の技術と同一である。前記第１絶縁層５
０は、例えば酸化物のような絶縁物質であり、約５，０
００〜６，０００Åになるよう形成し、前記第１絶縁層
５０上に前記第１絶縁層５０に対し蝕刻選択比の大きい
第１導電層５２を形成する。前記第１導電層５２は、例
えば多結晶シリコンであることもあり、約５００〜１，
０００Åになるよう形成する。次いで、結果物上に第１
物質層と第４導電層を順次に積層した後通常の写真蝕刻
工程により前記第１物質層と第４導電層の積層構造より
なる第２パターン５５を形成する。この時前記第２パタ
ーン５５は各メモリセル単位に限定され半導体基板１０
０に形成されたトランジスタのソース領域４５の上に形
成される。一方、前記第４導電層は前記第１物質層に対
し蝕刻選択比の大きい物質として例えば、多結晶シリコ
ンを約５００〜１，０００Åぐらいで形成する。
【００３３】図１１を参照すれば、前記結果物全面にフ
ォトレジストを塗布した後通常の写真蝕刻技術によりフ
ォトレジストパターンを形成した後に、前記フォトレジ
ストパターンを蝕刻マスクとして前記第２パターン５５
の一部を除き予備開口部５６′を形成する。この際除か
れる部分は前記第４導電層、第１物質層及び第１導電層
５２であり、前記予備開口部５６′は前記ソース領域４
５の上に形成させる。
ォトレジストを塗布した後通常の写真蝕刻技術によりフ
ォトレジストパターンを形成した後に、前記フォトレジ
ストパターンを蝕刻マスクとして前記第２パターン５５
の一部を除き予備開口部５６′を形成する。この際除か
れる部分は前記第４導電層、第１物質層及び第１導電層
５２であり、前記予備開口部５６′は前記ソース領域４
５の上に形成させる。
【００３４】図１２を参照すれば、前記フォトレジスト
パターンを除き前記第１導電層５２と第２パターン５５
を蝕刻マスクとして基板前面に蝕刻工程を遂行し半導体
基板１００が露出されるよう開口部５６を形成する。次
いで、前記結果物全面に第２導電層（前記図７の“５
８”のような物質）を積層した後異方性蝕刻を行いスト
レージ電極を形成するなど以後のキャパシター形成過程
は前記図７〜図９に示された所と同一である。
パターンを除き前記第１導電層５２と第２パターン５５
を蝕刻マスクとして基板前面に蝕刻工程を遂行し半導体
基板１００が露出されるよう開口部５６を形成する。次
いで、前記結果物全面に第２導電層（前記図７の“５
８”のような物質）を積層した後異方性蝕刻を行いスト
レージ電極を形成するなど以後のキャパシター形成過程
は前記図７〜図９に示された所と同一である。
【００３５】前記図１０〜図１２に説明された実施例に
よると正確な垂直的なプロファイルを有するストレージ
電極が実現できるのでセルキャパシタンスの信頼性が向
上されたＤＲＡＭ装置が実現できる。図１３〜図１４は
本発明の又他の実施例によるＤＲＡＭ装置の製造工程を
説明するための断面図として、キャパシターの有効面積
を更に増加させ得る方法を提示する。
よると正確な垂直的なプロファイルを有するストレージ
電極が実現できるのでセルキャパシタンスの信頼性が向
上されたＤＲＡＭ装置が実現できる。図１３〜図１４は
本発明の又他の実施例によるＤＲＡＭ装置の製造工程を
説明するための断面図として、キャパシターの有効面積
を更に増加させ得る方法を提示する。
【００３６】図１３を参照すれば、トランジスタが形成
された半導体基板１００上に平坦化された第１絶縁層５
０を形成するまでの工程は従来の技術と同一である。前
記第１絶縁層５０上に前記第１絶縁層５０を形成する物
質とは蝕刻率の異なる物質、例えば前記第１絶縁層５０
をシリコン酸化物で形成する場合その上にシリコン窒化
物を積層し第２物質層８０を形成する。次に、前記図５
〜図８に示された実施例と同一の方法で後続工程を進行
して二重円筒構造のストレージ電極６０を形成する。
された半導体基板１００上に平坦化された第１絶縁層５
０を形成するまでの工程は従来の技術と同一である。前
記第１絶縁層５０上に前記第１絶縁層５０を形成する物
質とは蝕刻率の異なる物質、例えば前記第１絶縁層５０
をシリコン酸化物で形成する場合その上にシリコン窒化
物を積層し第２物質層８０を形成する。次に、前記図５
〜図８に示された実施例と同一の方法で後続工程を進行
して二重円筒構造のストレージ電極６０を形成する。
【００３７】図１４を参照すれば、第１絶縁層５０の上
に積層されている前記第２物質層８０を蝕刻対象物にす
る蝕刻工程を結果物全面に行い図１４に示される通り、
円筒構造のストレージ電極６０の下部までもキャパシタ
ーの有効面積に使用できるようにした後に、誘電膜６２
及びプレート電極６４を形成することによりキャパシタ
ーを形成する。
に積層されている前記第２物質層８０を蝕刻対象物にす
る蝕刻工程を結果物全面に行い図１４に示される通り、
円筒構造のストレージ電極６０の下部までもキャパシタ
ーの有効面積に使用できるようにした後に、誘電膜６２
及びプレート電極６４を形成することによりキャパシタ
ーを形成する。
【００３８】前記実施例を通じてセルキャパシタンスは
更に増加する。図１５は本発明の又他の実施例を示すＤ
ＲＡＭ装置の断面図である。前記図１３〜図１４に示さ
れる実施例で前記第２物質層８０を蝕刻して除く工程の
際、ストレージ電極６０を形成する多結晶シリコンが蝕
刻されるおそれがある。これはキャパシターの有効面積
の変化をもたらすことでＤＲＡＭ装置の信頼性を低下さ
せる要因となる。従って、図１５のように前記第２物質
層８０上に、前記第２物質層８０に比べ前記ストレージ
電極を構成する多結晶シリコンとの蝕刻選択比が更に良
い第３物質層（図示せず）、例えば酸化膜を積層した
後、後続工程を前述の実施例と同一に進行しキャパシタ
ーを完成できる。
更に増加する。図１５は本発明の又他の実施例を示すＤ
ＲＡＭ装置の断面図である。前記図１３〜図１４に示さ
れる実施例で前記第２物質層８０を蝕刻して除く工程の
際、ストレージ電極６０を形成する多結晶シリコンが蝕
刻されるおそれがある。これはキャパシターの有効面積
の変化をもたらすことでＤＲＡＭ装置の信頼性を低下さ
せる要因となる。従って、図１５のように前記第２物質
層８０上に、前記第２物質層８０に比べ前記ストレージ
電極を構成する多結晶シリコンとの蝕刻選択比が更に良
い第３物質層（図示せず）、例えば酸化膜を積層した
後、後続工程を前述の実施例と同一に進行しキャパシタ
ーを完成できる。
【００３９】本発明を構成する物質は前記実施例に提示
した物質に限定せずその特性が許す限り種々の物質に替
えられるだけでなく、本発明を構成する各構造物の寸法
も前記実施例に限定されないことは無論である。
した物質に限定せずその特性が許す限り種々の物質に替
えられるだけでなく、本発明を構成する各構造物の寸法
も前記実施例に限定されないことは無論である。
【００４０】
【発明の効果】前述した本発明によるＤＲＡＭ装置の製
造方法に関する様々な実施例と、それに対する説明過程
で表した本発明のＤＲＡＭ装置によると、従来のＤＲＡ
Ｍ装置に比べ制限された単位セル面積内でセルキャパシ
タンスが向上され、又セルキャパシタンスに対する信頼
性が高められ、ひいては従来の方法に比べ簡単な製造工
程を通じて向上されたセルキャパシタンスを有するＤＲ
ＡＭ装置を具現できる。
造方法に関する様々な実施例と、それに対する説明過程
で表した本発明のＤＲＡＭ装置によると、従来のＤＲＡ
Ｍ装置に比べ制限された単位セル面積内でセルキャパシ
タンスが向上され、又セルキャパシタンスに対する信頼
性が高められ、ひいては従来の方法に比べ簡単な製造工
程を通じて向上されたセルキャパシタンスを有するＤＲ
ＡＭ装置を具現できる。
【図１】従来のダイナミックランダムアクセスメモリ装
置の製造過程を説明するための断面図である。
置の製造過程を説明するための断面図である。
【図２】従来のダイナミックランダムアクセスメモリ装
置の製造過程を説明するための断面図である。
置の製造過程を説明するための断面図である。
【図３】従来のダイナミックランダムアクセスメモリ装
置の製造過程を説明するための断面図である。
置の製造過程を説明するための断面図である。
【図４】従来のダイナミックランダムアクセスメモリ装
置の製造過程を説明するための断面図である。
置の製造過程を説明するための断面図である。
【図５】本発明の一実施例によるダイナミックランダム
アクセスメモリ装置の製造方法を説明するための断面図
である。
アクセスメモリ装置の製造方法を説明するための断面図
である。
【図６】本発明の一実施例によるダイナミックランダム
アクセスメモリ装置の製造方法を説明するための断面図
である。
アクセスメモリ装置の製造方法を説明するための断面図
である。
【図７】本発明の一実施例によるダイナミックランダム
アクセスメモリ装置の製造方法を説明するための断面図
である。
アクセスメモリ装置の製造方法を説明するための断面図
である。
【図８】本発明の一実施例によるダイナミックランダム
アクセスメモリ装置の製造方法を説明するための断面図
である。
アクセスメモリ装置の製造方法を説明するための断面図
である。
【図９】本発明の一実施例によるダイナミックランダム
アクセスメモリ装置の製造方法を説明するための断面図
である。
アクセスメモリ装置の製造方法を説明するための断面図
である。
【図１０】本発明の他の実施例によるダイナミックラン
ダムアクセスメモリ装置の製造方法を説明するための断
面図である。
ダムアクセスメモリ装置の製造方法を説明するための断
面図である。
【図１１】本発明の他の実施例によるダイナミックラン
ダムアクセスメモリ装置の製造方法を説明するための断
面図である。
ダムアクセスメモリ装置の製造方法を説明するための断
面図である。
【図１２】本発明の他の実施例によるダイナミックラン
ダムアクセスメモリ装置の製造方法を説明するための断
面図である。
ダムアクセスメモリ装置の製造方法を説明するための断
面図である。
【図１３】本発明の又他の実施例によるダイナミックラ
ンダムアクセスメモリ装置の製造方法を説明するための
断面図である。
ンダムアクセスメモリ装置の製造方法を説明するための
断面図である。
【図１４】本発明の又他の実施例によるダイナミックラ
ンダムアクセスメモリ装置の製造方法を説明するための
断面図である。
ンダムアクセスメモリ装置の製造方法を説明するための
断面図である。
【図１５】本発明の又他の実施例により製造されたダイ
ナミックランダムアクセスメモリ装置の断面図である。
ナミックランダムアクセスメモリ装置の断面図である。
５０ 第１絶縁層（絶縁層） ５６ 開口部 ６０ ストレージ電極 ６２ 誘電体膜 ６４ プレート電極 １００ 半導体基板
Claims (41)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成された絶縁層と、 前記絶縁層に形成された開口部を通じて前記半導体基板
と連結され、前記絶縁層の上でその下部構造が水平方向
へ拡張された外部円筒と前記外部円筒の内部で前記開口
部内の一定の深さまで深くなったホールを含む内部円筒
からなる構造を有するストレージ電極と、 前記ストレージ電極の露出された表面を覆う誘電体膜
と、 前記誘電体膜の覆われたストレージ電極を取り囲む形で
形成されたプレート電極を含むことを特徴とするダイナ
ミックランダムアクセスメモリ装置。 - 【請求項２】 前記ストレ−ジ電極は多結晶シリコンを
含むことを特徴とする請求項１記載のダイナミックラン
ダムアクセスメモリ装置。 - 【請求項３】 前記水平方向へ拡張されたストレージ電
極の外部円筒は前記開口部の回りに沿って前記絶縁層と
接することを特徴とする請求項１記載のダイナミックラ
ンダムアクセスメモリ装置。 - 【請求項４】 前記絶縁層は酸化物を含むことを特徴と
する請求項３記載のダイナミックランダムアクセスメモ
リ装置。 - 【請求項５】 前記側面へ拡張されたストレージ電極の
外郭円筒構造は前記絶縁層と一定の距離ほど離れている
ことを特徴とする請求項１記載のダイナミックランダム
アクセスメモリ装置。 - 【請求項６】 前記絶縁層は酸化物を含むことを特徴と
する請求項５記載のダイナミックランダムアクセスメモ
リ装置。 - 【請求項７】 前記絶縁層は酸化物とシリコン窒化物の
積層構造から形成されたことを特徴とする請求項５記載
のダイナミックランダムアクセスメモリ装置。 - 【請求項８】 半導体基板上に形成されたストレージキ
ャパシターと伝送トランジスタを含んで成される複数個
のメモリセルから構成され、 前記伝送トランジスタは、前記半導体基板上に形成され
るフィールド酸化膜により限定される領域内に位置し前
記半導体基板に形成される一対の不純物拡散領域と、前
記不純物拡散領域の間に位置し絶縁層で絶縁され形成さ
れたゲ−ト電極を含み、 前記ストレージキャパシターは、前記絶縁層に形成され
た開口部を通じて前記半導体基板と連結され、前記絶縁
層の上でその下部構造が水平方向へ拡張された外部円筒
と前記外部円筒の内部で前記開口部内の一定の深さまで
深くなったホールを含む内部円筒からなる構造を有する
ストレージ電極と、前記ストレージ電極の露出された表
面を覆う誘電体膜と、前記誘電体膜の覆われたストレー
ジ電極を取り囲む形態から形成されたプレート電極を含
むことを特徴とするダイナミックランダムアクセスメモ
リ装置。 - 【請求項９】 前記絶縁層はゲート絶縁層とその上に平
坦に形成された又他の絶縁層から成された二重の絶縁層
であることを特徴とする請求項８記載のダイナミックラ
ンダムアクセスメモリ装置。 - 【請求項１０】 前記ストレージ電極は多結晶シリコン
を含むことを特徴とする請求項８記載のダイナミックラ
ンダムアクセスメモリ装置。 - 【請求項１１】 前記ストレージ電極の内部円筒の外側
壁と前記開口部の内壁と垂直的に一致することを特徴と
する請求項８記載のダイナミックランダムアクセスメモ
リ装置。 - 【請求項１２】 前記側面へ拡張されたストレージ電極
の外部円筒の下部の高さは５００〜１，０００Åの範囲
内であることを特徴とする請求項８記載のダイナミック
ランダムアクセスメモリ装置。 - 【請求項１３】 前記ストレージ電極の円筒の高さは約
４，０００〜５，０００Åの範囲内であることを特徴と
する請求項８記載のダイナミックランダムアクセスメモ
リ装置。 - 【請求項１４】 前記ストレージ電極の外部円筒の高さ
と内部円筒の高さが同じであることを特徴とする請求項
８記載のダイナミックランダムアクセスメモリ装置。 - 【請求項１５】 半導体基板上に形成されたストレージ
キャパシターと伝送トランジスタを含んで形成される複
数個のメモリセルから構成され、 前記伝送トランジスタは、前記半導体基板上に形成され
るフィールド酸化膜により限定される領域内に位置し前
記半導体基板に形成される一対の不純物拡散領域と、前
記不純物拡散領域の間に位置し絶縁膜で絶縁され形成さ
れたゲート電極を含み、 前記ストレージキャパシターは、前記絶縁層に形成され
た開口部を通じて前記半導体基板と連結され、前記絶縁
層から一定の高さでその下部構造が水平方向へ拡張され
た外部円筒と前記外部円筒の内部で前記開口部内の一定
の深さまで深くなったホールを含む内部円筒からなる構
造を有するストレージ電極と、前記ストレージ電極の露
出された表面を覆う誘電体膜と、前記誘電体膜の覆われ
たストレージ電極を取り囲む形態から形成されたプレー
ト電極を含むことを特徴とするダイナミックランダムア
クセスメモリ装置。 - 【請求項１６】 前記絶縁膜は酸化物を含むことを特徴
とする請求項１５記載のダイナミックランダムアクセス
メモリ装置。 - 【請求項１７】 前記酸化物上にシリコン窒化物層が形
成されたことを特徴とする請求項１６記載のダイナミッ
クランダムアクセスメモリ装置。 - 【請求項１８】 前記ストレージ電極の内部円筒の外側
壁と前記開口部の内壁と垂直的に一致することを特徴と
する請求項１５記載のダイナミックランダムアクセスメ
モリ装置。 - 【請求項１９】 前記ストレージ電極の外部円筒の高さ
と内部円筒の高さが同じであることを特徴とする請求項
１５記載のダイナミックランダムアクセスメモリ装置。 - 【請求項２０】 半導体基板上に第１絶縁層を形成する
工程と、 前記第１絶縁層上に第１導電層を形成する工程と、 前記第１導電層上に第１物質層を形成する工程と、 前記第１物質層から構成され各セル単位に限定される模
様の第１パタ−ンを形成する工程と、 前記第１パタ−ンの一部とその下部の第１絶縁層、第１
導電層を除き前記半導体基板が露出されるよう開口部を
形成する工程と、 前記結果物全面に第２導電層を形成する工程と、 前記第２導電層を前記第１物質層が露出されるよう異方
性蝕刻して前記第１パターンの外側壁及び下部と前記開
口部の内壁に沿って形成されるストレージ電極を形成す
る工程と、 前記第１物質層を除く工程と、 前記露出されたストレージ電極の表面に誘電体膜を形成
する工程と、 前記誘電体膜上に第３導電層からなるプレート電極を形
成する工程を含むことを特徴とするダイナミックランダ
ムアクセスメモリ装置の製造方法。 - 【請求項２１】 前記第１導電層及び第２導電層は多結
晶シリコン層を含むことを特徴とする請求項２０記載の
ダイナミックランダムアクセスメモリ装置の製造方法。 - 【請求項２２】 前記第１絶縁層及び第１物質層は酸化
物を含むことを特徴とする請求項２０記載のダイナミッ
クランダムアクセスメモリ装置の製造方法。 - 【請求項２３】 前記第２導電層を異方性蝕刻する前に
前記開口部の下面に蝕刻防止物質を充填させる工程を追
加することを特徴とする請求項２０記載のダイナミック
ランダムアクセスメモリ装置の製造方法。 - 【請求項２４】 前記蝕刻防止物質はフォトレジストで
あることを特徴とする請求項２３記載のダイナミックラ
ンダムアクセスメモリ装置の製造方法。 - 【請求項２５】 前記蝕刻防止物質はシリコン酸化物で
あることを特徴とする請求項２３記載のダイナミックラ
ンダムアクセスメモリ装置の製造方法。 - 【請求項２６】 前記第１絶縁層はその上部が酸化物よ
り構成されることを特徴とする請求項２０記載のダイナ
ミックランダムアクセスメモリ装置の製造方法。 - 【請求項２７】 前記第１絶縁層は酸化物とシリコン窒
化物から成された積層構造であることを特徴とする請求
項２０記載のダイナミックランダムアクセスメモリ装置
の製造方法。 - 【請求項２８】 前記誘電体膜を形成する前に前記シリ
コン窒化物のみを除く工程を追加することを特徴とする
請求項２７記載のダイナミックランダムアクセスメモリ
装置の製造方法。 - 【請求項２９】 前記シリコン窒化物上に酸化物が積層
されていることを特徴とする請求項２７記載のダイナミ
ックランダムアクセスメモリ装置の製造方法。 - 【請求項３０】 前記誘電体膜を形成する前に前記シリ
コン窒化物上の酸化物を除く工程を追加することを特徴
とする請求項２９記載のダイナミックランダムアクセス
メモリ装置の製造方法。 - 【請求項３１】 半導体基板上に第１絶縁層を形成する
工程と、 前記第１絶縁層上に前記第１絶縁層に対し蝕刻選択比の
大きい第１導電層を形成する工程と、 前記第１導電層上に第１物質層を形成する工程と、 前記第１物質層上に前記第１物質層に対し蝕刻選択比の
大きい第４導電層を形成する工程と、 前記第１物質層と第４導電層より構成され各セル単位に
限定される模様の第２パターンを形成する工程と、 前記第２パターン内に前記第４導電層、第１物質層及び
第１導電層を部分的に除き開口部を形成する工程と、 前記第４導電層と第１導電層を蝕刻マスクとし前記開口
部内で露出された第１絶縁層を除き前記半導体基板の表
面まで開口部を拡張する工程と、 前記結果物全面に第２導電層を形成する工程と、 前記第２導電層及び第４導電層を前記第１物質層が露出
されるよう異方性蝕刻し前記第２パターンの外側壁及び
下部と前記開口部の内壁に沿ってストレージ電極を形成
する工程と、 前記第１物質層を除く工程と、 前記露出されたストレージ電極の表面に誘電体膜を形成
する工程と、 前記誘電体膜上に第３導電層よりなるプレート電極を形
成する工程を含むことを特徴とするダイナミックランダ
ムアクセスメモリ１装置の製造方法。 - 【請求項３２】 前記第４導電層は多結晶シリコンで形
成することを特徴とする請求項３１記載のダイナミック
ランダムアクセスメモリ装置の製造方法。 - 【請求項３３】 前記第４導電層は約５００〜１，００
０Åの範囲内で形成することを特徴とする請求項３２記
載のダイナミックランダムアクセスメモリ装置の製造方
法。 - 【請求項３４】 前記第１導電層及び第２導電層は多結
晶シリコンで形成することを特徴とする請求項３１記載
のダイナミックランダムアクセスメモリ装置の製造方
法。 - 【請求項３５】 前記第１絶縁層及び第１物質層は酸化
物であることを特徴とする請求項３１記載のダイナミッ
クランダムアクセスメモリ装置の製造方法。 - 【請求項３６】 前記第２導電層を異方性蝕刻する前に
前記開口部の下面に蝕刻防止物質を充填させる工程を追
加することを特徴とする請求項３１記載のダイナミック
ランダムアクセスメモリ装置の製造方法。 - 【請求項３７】 前記第１絶縁層はその上部が酸化物で
あることを特徴とする請求項３１記載のダイナミックラ
ンダムアクセスメモリ装置の製造方法。 - 【請求項３８】 前記第１絶縁層は酸化物とシリコン窒
化物から成された積層構造であることを特徴とする請求
項３１記載のダイナミックランダムアクセスメモリ装置
の製造方法。 - 【請求項３９】 前記誘電体膜を形成する前に前記シリ
コン窒化物のみを除く工程を追加することを特徴とする
請求項３８記載のダイナミックランダムアクセスメモリ
装置の製造方法。 - 【請求項４０】 前記シリコン窒化物上に酸化物が積層
されていることを特徴とする請求項３８記載のダイナミ
ックランダムアクセスメモリ装置の製造方法。 - 【請求項４１】 前記誘電体膜を形成する前に前記シリ
コン窒化物上の酸化物を除く工程を追加することを特徴
とする請求項４０記載のダイナミックランダムアクセス
メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920019990A KR960005251B1 (ko) | 1992-10-29 | 1992-10-29 | 반도체 메모리장치의 제조방법 |
| KR1992P19990 | 1992-10-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06204428A true JPH06204428A (ja) | 1994-07-22 |
Family
ID=19341972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5174004A Pending JPH06204428A (ja) | 1992-10-29 | 1993-07-14 | ダイナミックランダムアクセスメモリ装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5389568A (ja) |
| JP (1) | JPH06204428A (ja) |
| KR (1) | KR960005251B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6323100B1 (en) | 1997-05-12 | 2001-11-27 | Nec Corporation | Method for manufacturing a semiconductor device |
| JP2006319315A (ja) * | 2005-04-14 | 2006-11-24 | Elpida Memory Inc | キャパシタおよびその製造方法 |
| US8546915B2 (en) | 2011-02-07 | 2013-10-01 | GLOBLFOUNDRIES, Inc. | Integrated circuits having place-efficient capacitors and methods for fabricating the same |
Families Citing this family (74)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2787646B2 (ja) * | 1992-11-27 | 1998-08-20 | 三菱電機株式会社 | 半導体装置の製造方法 |
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