TWI697089B - 具有整合的電容器的半導體裝置及其製造方法 - Google Patents

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Abstract

本發明實施例係關於一種半導體結構，其包含一電容器，該電容器包含一第一電極及安置於該第一電極上方且與該第一電極電絕緣之一第二電極。該半導體結構亦包含延伸穿過該第一電極且接觸該第一電極之一平坦表面之一第一導電通路。該半導體結構進一步包含延伸穿過該第二電極且接觸該第二電極之一平坦表面之一第二導電通路。

Description

具有整合的電容器的半導體裝置及其製造方法
本發明實施例係有關具有整合的電容器的半導體裝置及其製造方法。
在現代半導體裝置及系統中，組件之整合及小型化在以越來越快速度推進。在無線應用中，整合程序所遭遇之一增長挑戰係電容器之安置。歸因於電路之空間約束，與積體電路相關聯之習知電容器通常被設計成具有有限性能及容量。因此，期望一改良整合式天線結構。
根據本發明的一實施例，一種半導體結構包括：一電容器，其包括一第一電極及安置於該第一電極上方且與該第一電極電絕緣之一第二電極；一第一導電通路，其延伸穿過該第一電極且接觸該第一電極之一平坦表面；及一第二導電通路，其延伸穿過該第二電極且接觸該第二電極之一平坦表面。 根據本發明的一實施例，一種半導體結構包括：一第一導電層；一第二導電層，其位於該第一導電層上方；一第一介電層，其位於該第一導電層與該第二導電層之間，其中該第一導電層至少部分與該第二導電層重疊且藉由該第一介電層與該第二導電層電絕緣；一第二介電層，其位於該第二導電層上方；及一第一導電結構，其包括延伸穿過該第二導電層、該第一介電層及該第二介電層且終止於該第一導電層之一平坦表面上之一導電通路。 根據本發明的一實施例，一種製造一半導體結構之方法包括：提供一基板；使一第一導電層形成於一基板上方；使一第一介電層沈積於該第一導電層上方；使一第二導電層形成於該第一介電層上方；使一第二介電層形成於該第二導電層上方；形成穿過該第一導電層、該第二導電層、該第一介電層及該第二介電層之複數個通路，該複數個通路之至少一者暴露該第一導電層之一平坦表面；及使一導電結構形成於該複數個通路中。
以下揭露提供用於實施所提供標的之不同特徵的諸多不同實施例或實例。下文將描述組件及配置之具體實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，「使一第一構件形成於一第二構件上方或一第二構件上」可包含其中形成直接接觸之該第一構件及該第二構件的實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸的實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複旨在簡化及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。 此外，為了方便描述，可在本文中使用空間相對術語(諸如「下面」、「下方」、「下」、「上方」、「上」及其類似者)來描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示。除圖中所描繪之定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。設備可依其他方式定向(旋轉90度或呈其他定向)且亦可據此解譯本文中所使用之空間相對描述詞。 本揭露提供根據各種實施例之具有一整合式電容器結構之一半導體結構及其製造方法。隨著半導體產業不斷研發先進裝置，電容器之設計及製造面臨一新挑戰。此係因為一電容器之電容性能主要取決於由電容器之電極(或導電板)佔據之面積。然而，此約束勢必與減小當前先進半導體裝置之佔據面積之趨勢競爭。在本揭露中，提出一種電容器結構，其中沿一水平方向形成平行電極且一絕緣膜安置該等電極之間。另外，沿一垂直方向形成一或多個導電通路以導電地耦合至該等電極。該等電極可延伸超過該等導電通路以獲得一較大電極面積。該等導電通路可延伸穿過該等電極。此外，該等電極及該等導電通路經形成使得該等電極與該等導電通路之間的接觸面積增大。可維持或增強該電容器結構之電容性能，同時減小接觸電阻。 本發明實施例亦討論一種用於形成所提出電容器結構之改良製造方法。透過用於形成該等電極之適當圖案化方案，可藉由一單一蝕刻操作來形成該電容器結構之多個不同通路。可避免多個蝕刻操作用於形成不同通路。另外，可藉由將蝕刻操作限制為單一蝕刻操作來保護該電容器結構及該裝置之剩餘部分免受損害。因此，相應地降低製造成本及時間。 圖1至圖5係根據一些實施例之用於製造一半導體裝置100之一方法之中間結構之橫截面圖。參考圖1，接收或提供一基板102。基板102 (亦指稱一晶粒基板)包含諸如矽之一半導體材料。在一實施例中，基板102可包含諸如矽鍺、碳化矽、砷化鎵或其類似者之其他半導體材料。基板102可為一p型半導電基板(受體型)或一n型半導電基板(供體型)。替代地，基板102可包含：另一元素半導體，諸如鍺；一化合物半導體，其包含碳化矽、鎵砷、磷化鎵、磷化銦、砷化銦或銻化銦；一合金半導體，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP；或其等之組合。在另一替代例中，基板102可為一絕緣體上半導體(SOI)。在其他替代例中，半導體基板102可包含一摻雜磊晶層、一梯度半導體層或覆於一不同類型之另一半導體層上之一半導體層，諸如一矽鍺層上之一矽層。 各種電組件可形成於基板102之一前表面(前側) 102A上。電組件之實例包含諸如電晶體及二極體之主動裝置及諸如電容器、電感器及電阻器之被動裝置。電組件亦可包含諸如導線或導電通路之導電構件及使導電構件電絕緣之絕緣構件。在一些實施例中，基板102在前表面102A上包括用於將基板102之電組件導電地耦合至外部電路或裝置之一或多個連接端子(圖中未展示)。 一重佈層(RDL) 104形成於基板102上方。RDL 104經組態以電連接其上覆組件。另外，RDL 104經組態以使其上覆組件與基板102之電組件電耦合。RDL 104可包含多個金屬層(例如被視為RDL 104之金屬層之一集合的一單一層107或一部分106)。金屬層之各者可包含導線且透過金屬通路電耦合至一相鄰上覆或下伏金屬層。例如，若干間隔金屬線105安置於部分106中且透過對應金屬通路103互連。此外，金屬線105及金屬通路103與其他組件電絕緣。可由諸如一金屬間介電質(IMD)之絕緣材料達成絕緣。在以下描述中，以子層107為例詳細說明RDL 104之形成。 當完成部分106時，將一IMD 114沈積於下伏部分106上。IMD 114之介電材料可由諸如未摻雜矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、低介電常數材料或其類似者之氧化物形成。低介電常數材料可具有低於3.8之介電常數(即，k值)，但IMD 114之介電材料可接近3.8。在一些實施例中，低介電常數材料之k值低於約3.0，且可低於約2.5。根據一些實施例，介電層包括一聚合物材料。在一實施例中，IMD可由包含(例如)以下各者之各種介電材料形成：氧化物(例如氧化鍺)、氮化物、氮氧化物(例如氮氧化鎵磷)、二氧化矽(SiO2 )、含氮氧化物(例如含氮SiO2 )、摻氮氧化物(例如植入N2 之SiO2 )、氮氧化矽(Six Oy Nz )、聚合物材料或其類似者。可藉由首先透過一適合程序(諸如化學氣相沈積(CVD)、物理氣相沈積(PVD)、原子層沈積(ALD)、旋塗式塗覆或其類似者)形成一毯覆式介電材料來形成IMD 114。接著，使一光阻劑(圖中未單獨展示)形成於毯覆式材料上方。對光阻層執行諸如微影及蝕刻方法之圖案化操作以形成凹槽。 隨後，將一導電材料沈積至凹槽中以形成導線112A、112B及112C。導線112A、112B及112C之材料包含(例如)鈦、鉭、氮化鈦、氮化鉭、銅、銅合金、鎳、錫、金及其等之組合。在一些實施例中，導線112A、112B及112C包括具有不同導電子層之一分層結構。例如，在沈積導電材料112A、112B及112C之前，首先使晶種層(或膠質層) 108A、108B或108C形成於各自凹槽之底部及側壁上。晶種層108A、108B及108C可由諸如鈦、氮化鈦或其類似者之一導電材料形成。可使用CVD、PVD、ALD、電鍍、濺渡或其類似者來形成導線112A、112B、112C或晶種層108A、108B及108C。 在一實施例中，RDL 104可在層107上方包含更多層。在大部分電路設計中，更接近基板102之RDL 104之一下部分中之一層(諸如部分106)可具有比RDL 104之一上部分中之另一層(諸如層107上方之層)大之一線密度。一電容器結構可在併入至RDL 104中時形成於RDL 104之一上部分中，使得可在導線之間分配一較大空間。圖2至圖10繪示層107上方之RDL 104中之一電容器結構之形成。 參考圖2，使一第一保護層116及一第二保護層118形成於層107上方。在一些實施例中，第一保護層116及第二保護層118可由各種介電材料形成且可為(例如)氧化物(例如氧化鍺)、氮化物、氮氧化物(例如氮氧化鎵磷)、二氧化矽(SiO2 )、含氮氧化物(例如含氮SiO2 )、摻氮氧化物(例如植入N2 之SiO2 )、氮氧化矽(Six Oy Nz )、聚合物材料或其類似者。在一替代實施例中，第一保護層116及第二保護層118包含諸如聚醯亞胺(PI)、聚苯並噁唑(PBO)、苯並環丁烯(BCB)、環氧樹脂或其類似者之一聚合材料。在所描繪之實例中，第一保護層116由氮化矽形成且第二保護層118由USG形成。第一保護層116及第二保護層118可使用CVD、PVD、旋塗式塗覆或其他適合操作形成。在一實施例中，第一保護層116具有700埃至800埃之間的一厚度，例如750埃。在一實施例中，第二保護層118具有1000埃至5000埃之間的一厚度，例如3000埃。 接著，使一圖案化第一導電層122形成於第二保護層118上方，如圖3中所繪示。在一實施例中，第一導電層122用作一電容器結構之一電極或導電板(諸如下文將討論之導電層122及132)。在一些實施例中，第一導電層122具有如一板、一片或一帶之一形狀。第一導電層122可由銅、銀、鋁、金、鎢、鈦、氮化鈦、鉭、氮化鉭或其等之組合組成。可藉由首先將一導電材料沈積於第二保護層118上方來形成第一導電層122。執行一圖案化操作以塑形第一導電層122。在圖案化操作期間，形成一凹槽123，其暴露對應於導線112A之第二保護層118之一部分。在一些實施例中，第一導電層122之厚度介於約200埃至約500埃之間，例如400埃。在一些實施例中，凹槽123處之第一導電層122之側壁(由圓圈109指示)可形成為一直角或具有一坡度。 圖4展示一第一絕緣膜124之形成。第一絕緣膜124用作一電容器結構之一對電極之間的一電絕緣材料。一般而言，第一絕緣膜124之一較大介電常數對應於第一絕緣膜124所需之較小厚度。在一些實施例中，第一絕緣膜124之厚度介於約30埃至約100埃之間，例如60埃。在一實施例中，第一絕緣膜124覆蓋第二保護層118及導電層122。在一實施例中，第一絕緣膜124覆蓋第一導電層122之側壁。第一絕緣膜124亦可加襯於凹槽123中。 第一絕緣膜124可由諸如以下各者之一介電材料形成：氧化矽、氮化矽、氮氧化矽、金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯或其類似者。在一些實施例中，第一絕緣膜124可由一高介電常數材料形成。在一些實施例中，第一絕緣膜124可由以下各者形成：Al2 O3 、HfO2 、ZrO2 、HfOx Ny 、ZrOx Ny 、HfSix Oy 、ZrSix Oy 、HfSix Oy Nz 、ZrSix Oy Nz 、TiO2 、Ta2 O5 、La2 O3 、CeO2 、Bi4 Si2 O12 、WO3 、Y2 O3 、LaAlO3 、Ba1-x Srx TiO3 、PbTiO3 、BaTiO3 (BTO)、SrTiO3 (STO)、BaSrTiO3 (BST)、PbZrO3 、鈦酸鍶鉛(PST)、鈮酸鋅鉛(PZN)、鈦酸鋯鉛(PZT)、鈮酸鎂鉛(PMN)、氧化釔穩定氧化鋯(YSZ)、ZnO/Ag/ZnO (ZAZ)、其等之一組合或其類似者。在本發明實施例中，第一絕緣膜124包含ZAZ，其擁有大於IMD 114、第一保護層116或第二保護層118之一介電常數的一介電常數。可使用CVD、PVD、ALD或其他適合沈積操作來形成第一絕緣膜124。 接著，使一圖案化第二導電層132形成於第一絕緣膜124及第一導電層122上方，如圖5中所繪示。在一實施例中，第二導電層132用作電容器結構之一第二電極或導電板。在一些實施例中，第二導電層132具有如一板、一片或一帶之一形狀。第二導電層132可由銅、銀、鋁、金、鎢、鈦、氮化鈦、鉭、氮化鉭或其等之組合組成。在一些實施例中，第二導電層132之厚度介於約200埃至約500埃之間，例如400埃。第二導電層132之形成方法可類似於第一導電層122之形成方法。在第二導電層132之一圖案化操作期間，形成一凹槽133，其暴露對應於導線112B之第一絕緣膜124之一部分。在一些實施例中，(例如)在凹槽123及133周圍之位置處透過圖案化第二導電層132暴露第一絕緣膜124之一部分。在一些實施例中，第二導電層132依一保形方式覆蓋第一導電層122，同時透過凹槽133暴露第一絕緣膜124之一部分。當自一橫截面視角觀看時，第二導電層132自第一導電層122上方之一第一端部分朝向相鄰於導線112C之一第二端部分延伸。一階梯/隅角101形成於第二導電層132中。隅角101可具有一實質上直角或一坡度。 在圖5中所展示之操作之後，形成一第二絕緣膜134，如圖6中所展示。第二絕緣膜134用作本揭露中之電容器結構之另一對電極(諸如下文將討論之導電層132與142)之間的一電絕緣材料。第二絕緣膜134之製造方法及材料可類似於第一絕緣膜124之製造方法及材料。在一些實施例中，第二絕緣膜134之厚度介於約30埃至約100埃之間，例如60埃。在一實施例中，第二絕緣膜134覆蓋導電層122及132及第一絕緣膜124。在一實施例中，第二絕緣膜134覆蓋第二導電層132之側壁。在一些實施例中，第二絕緣膜134覆蓋凹槽123處之第一導電層122之側壁之至少一部分。若絕緣膜124及134具有實質上相等沈積厚度，則在使第二絕緣膜134形成於第一絕緣膜124上方之後，凹槽123或133之底部處之絕緣材料之厚度加倍。 接著，使一圖案化第三導電層142形成於第二絕緣膜134及第二導電層132上方，如圖7中所繪示。在一實施例中，第三導電層142用作電容器結構之又一電極。在一實施例中，第三導電層142可導電地耦合至第一導電層122，使得兩個導電層有效用作電容器結構之一單一電極。在一些實施例中，第三導電層142具有如一板、一片或一帶之一形狀。第三導電層142可由銅、銀、鋁、金、鎢、鈦、氮化鈦、鉭、氮化鉭或其等之組合組成。在一些實施例中，第三導電層142之厚度介於約200埃至約500埃之間，例如400埃。 第三導電層142之形成方法可類似於導電層122或132之形成方法。在第三導電層142之一圖案化操作期間，形成一凹槽143，其暴露覆於凹槽123上之第二絕緣膜134之一部分。在一些實施例中，自一俯視觀點看，凹槽143具有大於凹槽123之面積的一面積。在一些實施例中，自一橫截面觀點看，凹槽143具有大於凹槽123之寬度的一寬度。在一些實施例中，(例如)在導線112B及112C上方之位置處透過圖案化第三導電層142暴露第二絕緣膜134之一部分。在一些實施例中，第一導電層122在凹槽143處具有延伸超過第三導電層142之一端部分的一端部分。覆蓋第一導電層122之第二絕緣膜134之一部分透過第三導電層142暴露且用作凹槽143之底部之一部分。在一些實施例中，第三導電層142依一保形方式部分覆蓋第二導電層132且自直接位於第二導電層132上方之一第一端部分朝向導線112A上方之一第二端部分延伸。一階梯/隅角201形成於第三導電層142中。隅角201可具有一實質上直角或一坡度。 圖7A係根據一些實施例之形成第三導電層142之一中間階段期間之圖7中之隅角109之橫截面圖之一放大圖。圖7A繪示其中第三導電層142透過一毯覆式沈積形成於第一絕緣膜124及第二絕緣膜134上方且未經圖案化之一製造階段。由於第一導電層122具有面向凹槽123之一傾斜側壁122S，所以所沈積之第三導電層142在側壁122S上方之部分處同樣具有傾斜組態。透過圖案化操作移除凹槽123周圍之第三導電層142之部分，藉此形成圖7中展示之圖案化第三導電層142。側壁122S上方之第三導電層142之沈積厚度與側壁122S處之坡度緊密相關。若側壁122S之角度不夠(例如，側壁122S可展現一實質上直角)，則恰好位於第一導電層122之側壁122S上方之第三導電層142之一厚度H1會遠大於一水平部分處所形成之厚度H2。當採用一蝕刻操作來圖案化第三導電層142時，自凹槽123周圍之部分移除第三導電層142之一厚度。在一實施例中，使用一乾式蝕刻來執行圖案化操作。因此，由於厚度H1因傾斜側壁122S而接近厚度H2，所以可透過蝕刻操作達成跨厚度H1及H2均勻移除導電材料。恰好位於側壁122S上方之傾斜側壁上很少保留或實質上不保留第三導電層142之導電材料之殘餘物。可獲得第三導電層142之一較佳輪廓控制。在一實施例中，第二導電層132在凹槽133 (圖中未單獨展示)周圍具有呈類似於側壁122S之一組態之一傾斜側壁。 參考圖8，在圖7中之操作之後，將一IMD 130沈積於第二絕緣膜134及第三導電層142上方。IMD 130可包括一介電材料，諸如氧化物、氮化物、氮氧化物、二氧化矽、含氮氧化物、摻氮氧化物、氮氧化矽(Six Oy Nz )、聚合物或其類似者。在一實施例中，IMD 130具有約5000埃至約6000埃之間的一厚度，例如5500埃。IMD 130之材料及製造方法可類似於IMD 114之材料及製造方法。在一實施例中，可採用諸如研磨或化學機械平坦化(CMP)操作之一平坦化操作來平坦化IMD 130且移除IMD 130之過量材料。 隨後，使一遮罩層138形成於IMD 130上方。遮罩層可由一光阻材料或一介電材料(諸如氮化物)形成。首先，將一遮罩材料沈積於IMD 130上方。接著，對遮罩材料執行一圖案化操作以形成具有開口之遮罩層138，該等開口界定將形成於IMD 130中之導電通路之幾何形狀。在一些實施例中，該等開口對應於導線112A、112B及112C。 圖9展示IMD 130中之通路136A、136B及136C之一形成。可藉由一蝕刻操作(諸如一乾式蝕刻、一濕式蝕刻或其等之一組合)來形成通路136A、136B及136C。在本發明實施例中，在一單一乾式蝕刻操作期間形成通路136A、136B及136C。在一些實施例中，在完成通路136A、136B及136C之後移除或蝕刻遮罩層138。通路136A、136B及136C延伸穿過IMD 130、絕緣膜124及134及保護層116及118。通路136A、136B及136C暴露各自導線112A、112B及112C之上表面。 通路136A延伸穿過凹槽143及123。在一些實施例中，通路136A具有一階梯形狀。在一些實施例中，通路136A具有自其上端開始朝向接觸導線112A之其底端逐漸收縮之階梯。例如，通路136A在IMD 130之層級處之一寬度W11大於通路136A在第三導電層142之層級處之凹槽143處之一寬度W12。因此，暴露第三導電層142之一上表面142A之一部分。在一實施例中，自一橫截面觀點看，上表面142A具有約100埃至約400埃之間的一暴露寬度W11-W12。此外，通路136A在凹槽143之層級處之寬度W12大於通路136A在凹槽123之層級處(即，在第一導電層122之層級處)之一寬度W13。因此，暴露第一導電層122之一上表面122A之一部分。在一實施例中，自一橫截面觀點看，上表面122A具有約100埃至約400埃之間的一暴露寬度W12-W13。 類似地，通路136B延伸穿過凹槽133。在一些實施例中，通路136B具有一階梯形狀。在一些實施例中，通路136B具有自其上端開始朝向接觸導線112B之其底端逐漸收縮之階梯。此外，通路136B在IMD 130之層級處之一寬度W21大於通路136B在凹槽133之層級處(即，在第二導電層132之層級處)之一寬度W22。因此，暴露第二導電層132之一上表面132A之一部分。在一實施例中，自一橫截面觀點看，上表面132A具有約100埃至約400埃之間的一暴露寬度W21-W22。 形成接觸導線112C之通路136C。在一些實施例中，通路136C用作RDL 104之一導電通路且不接觸電容器結構之導電層122、132及142之任何者。通路136C可不擁有如通路136A及136B之一階梯形狀之一形狀。 在一些實施例中，導電層122、132及142之若干者可具有一傾斜側壁，使得蝕刻操作可完全移除側壁上之絕緣材料。在替代實施例中，一些絕緣材料保留於導電層122、132及142之側壁上。作為一例示性組態，自一橫截面觀點看，通路136A在凹槽143處暴露第三導電層142之側壁。類似地，自一橫截面觀點看，通路136B在凹槽133處暴露第二導電層132之側壁。在一些實施例中，第一絕緣膜124之一部分在凹槽123處仍覆蓋第一導電層122之側壁。 參考圖8及圖9，通路136A、136B及136C延伸穿過不同數目個導電層(例如，通路136A延伸穿過導電層122及142，而通路136B延伸穿過第二導電層132，且通路136C不延伸穿過任何導電層)。然而，所形成之凹槽123、133及143允許蝕刻操作蝕刻穿過介電層之一實質上相同組合，即，第一保護層116、第二保護層118、絕緣膜124及134及IMD 130。在蝕刻操作期間不考量導電層，因此，針對不同通路136A、136B及136C所採用之蝕刻方案及所取得之蝕刻效能係類似的。因此，一單一蝕刻操作(諸如一乾式蝕刻)足以用於三個不同通路136A、136B及136C，此節省製造成本及時間。 圖10繪示通路136A、136B及136C中之各自導電結構144A、144B及144C之一形成。導電結構144A、144B及144C可被視為導電通路。導電結構144A、144B及144C之材料包含(例如)鈦、鉭、氮化鈦、氮化鉭、銅、銅合金、鎳、錫、金及其等之組合。在一些實施例中，導電結構144A、144B及144C包括具有不同導電子層之一分層結構。例如，在沈積導電填充材料154A、154B及154C之前，首先將晶種層(或膠質層) 146A、146B及146C加襯於各自凹槽之底部及側壁上。晶種層146A、146B或146C可由諸如鈦、氮化鈦或其類似者之一導電材料形成。可使用CVD、PVD、ALD、電鍍、濺渡或其類似者來形成導電填充材料154A、154B及154C或晶種層146A、146B及146C。第一導電層122及第三導電層142透過導電結構144A彼此導電地耦合且與第二導電層132電絕緣；因此，其等可被視為電容器結構之一接合電極。第二導電層132導電地耦合至導電結構144B且被視為電容器結構之另一電極。 導電結構144C導電地耦合至導線112C。由導電結構144C及導線112C組成之導電路線可用於一邏輯裝置而非電容器結構。在一實施例中，在包含形成導電結構144A及144B之一操作期間形成導電結構144C。 參考圖10，自一橫截面觀點看，導電結構144A、144B或144C展現與導電層122、132及142之側壁共形之一階梯形狀。在一實施例中，導電結構144A、144B或144C具有依循由導電層122、132及142及絕緣膜134及144形成之階梯組態之一階梯形狀。導電結構144A之階梯形狀使第三導電層142能夠透過一平坦表面(例如上表面142A)及第三導電層142之側壁接觸導電結構144A。達成一較大接觸面積且減小接觸電阻。類似地，第一導電層122透過一平坦表面(例如上表面122A)導電地耦合至導電結構144A。由於上表面122A之接觸面積顯著大於第一導電層122之側壁之接觸面積，所以可最小化覆蓋第一導電層122之側壁之第一絕緣膜124之不利影響。此外，導電結構144B之階梯形狀使第二導電層132能夠透過一平坦表面(例如上表面132A)及第二導電層132之側壁接觸導電結構144B。 在本發明實施例中，導電結構144A貫穿第一導電層122及第三導電層142以將其等與下伏導線112A導電地耦合。換言之，第三導電層142透過導線112A導電地耦合至RDL 104之剩餘電路。此組態用於電容器電極(例如第三導電層142)形成於RDL 104之一上部分處時以在稀疏部署之互連電路之間具有一較大電極面積。然而，由於導電層142上方之互連電路係稀疏組態的，所以無法透過其上方之部分有效提供第三導電層142之電連接。因此，導電結構144A之一貫穿組態可增強電容器電極之電性能。 導電結構144A、144B及144C包含分別延伸於IMD 130上方之水平部分145A、145B及145C。自一俯視觀點看，水平部分145A、145B及145C可具有一圓形形狀或一多邊形形狀。在一些實施例中，水平部分145A、145B及145C用作半導體裝置100之接觸襯墊或輸入/輸出襯墊以與其他裝置導電地耦合。在一實施例中，水平部分145A、145B及145C位於半導體裝置100之一最上層中。 圖11係根據一些實施例之圖10中之半導體裝置100之一示意性俯視圖。為簡潔及清楚起見，圖11僅繪示圖10中之一些構件(諸如導電層122、132及142及導電結構144A及144B)之俯視圖。第二導電層132與導電層122及142部分重疊。導電結構144A或144B具有一階梯形狀，且圖10中之各階梯由不同線型及其尺寸繪示。如先前所提及，導電結構144A及144B之階梯組態使導電結構144A或144B能夠自對應導電層142、122及132之上表面142A、122A及132A與對應導電層142、122及132接觸。自一俯視觀點看，各階梯可具有諸如一圓形形狀、一矩形形狀或一多邊形形狀之不同形狀。通路136A在IMD 130之層級處之面積(對應於寬度W11)大於通路136A在第三導電層142之層級處之凹槽143處之面積(對應於寬度W12)。類似地，通路136A在第三導電層之層級處之面積大於通路136A在凹槽123或第一導電層122處之面積(對應於寬度W13)。另外，通路136B在IMD 130之層級處之面積(對應於寬度W21)大於通路136B在凹槽133或第二導電層132之層級處之面積(對應於寬度W22)。 圖11亦展示一額外導電結構144D，其經形成以依類似於導電結構144A之方式的一方式導電地耦合至導電層142及122。可在通路136A之形成期間使一通路形成於通路136A相鄰處，接著將一導電材料沈積至此通路中以形成導電結構144D。另外，依類似於導電結構144B之方式的一方式形成導電地耦合至第二導電層132之一導電結構144E。在一實施例中，導電結構144A及144D經由一導線或導電帶導電地耦合以形成一合併導電結構。所提出之多個導電通路組態可允許沿一水平方向延伸之一較大電容器電極面積容納額外導電結構。此外，透過安置導電地耦合至導電層之額外導電通路(例如導電結構144D或144E)來進一步減小電容器結構與半導體裝置100之間的一有效接觸電阻。 圖12至圖18係根據一些實施例之用於製造一半導體裝置200之一方法之中間結構之橫截面圖。形成半導體裝置200之一些態樣類似於形成半導體裝置100之態樣，因此，為簡潔及清楚起見，本文中不再重複。不同圖中所使用之相同元件符號指示不同圖中之元件符號之類似材料、組態及構件。參考圖12，相繼形成基板102及RDL 104之部分106。接著，使層107及保護層116及118依序形成於部分106上方。除導線112A至112C之外，層107亦包含一導線112D。導線112D之材料及形成方法類似於導線112A之材料及形成方法。 仍參考圖12，使導電層222、232及242及絕緣膜224、234及244交替形成於第二保護層118上方。導電層222、232及242用作電容器電極且分別對應於半導體裝置100中之導電層122、132及142。導電層222、232及242之形成方法、幾何形狀及材料可類似於導電層122、132及142之形成方法、幾何形狀及材料。然而，不在層222及232之毯覆層形成之後即時執行圖案化操作。絕緣膜224及234用作使電容器電極電絕緣之絕緣材料且對應於半導體裝置100中之絕緣膜124及134。絕緣膜224、234及244之形成方法、幾何形狀及材料可類似於絕緣膜124及134之形成方法、幾何形狀及材料。然而，不在膜形成之後即時執行圖案化操作。在一些實施例中，絕緣膜244可由不同於絕緣膜224及234之一介電材料(諸如氧化矽、氮化矽、氮氧化矽或其類似者)形成。在本發明實施例中，絕緣膜由氮化矽形成。 圖13至圖16繪示導電層222、232及242及絕緣膜224、234及244之圖案化操作。首先，將一遮罩層282沈積於絕緣膜244上方，如圖13中所繪示。遮罩層282可包含一光阻材料。替代地，遮罩層282可包含諸如氧化物、氮化物、氮氧化物或其類似者之一介電材料。可(例如)將遮罩層282旋塗於絕緣膜244之表面上，接著進行一圖案化操作。據此，使通路236A、236B、236C及236D形成於圖案化遮罩層282中。在一實施例中，自一俯視觀點看，通路236A至236D可具有一圓形形狀。在一些實施例中，自一俯視觀點看，通路236A至236D可具有諸如一矩形之一多邊形形狀。接著，執行一蝕刻操作以使用作為遮罩之遮罩層282來移除絕緣膜244及導電層242之部分。蝕刻操作可包含一乾式蝕刻、一濕式蝕刻或其等之一組合。在一些實施例中，圖13中所繪示之蝕刻移除絕緣膜244及導電層242。因此，通路236A至236D向下延伸且暴露絕緣膜234之上表面234A之部分，例如通路236A及236C中之上表面234A。由於蝕刻在形成不同通路236A至236D時移除類似層(即，絕緣膜244及導電層242)，所以可易於管理蝕刻操作之可變因數，使得可最小化不同材料之非所要過度蝕刻或蝕刻不足效應。在一些實施例中，可在完成蝕刻操作時移除遮罩層282。 圖14展示絕緣膜234及244及導電層232及242之一圖案化操作。將一遮罩層284沈積於絕緣膜244上方。遮罩層284可包含類似於遮罩層282之材料的一材料。可(例如)將遮罩層284旋塗於絕緣膜244之表面上，接著進行一圖案化操作。遮罩層284覆蓋通路236A中之絕緣膜244之部分，同時使通路236B、236C及236D保持敞開。此外，使一新通路236E形成於通路236B與236C之間。在一些實施例中，遮罩層284中之通路236B、236C或236D之通路寬度小於其在遮罩層282中之對應通路寬度。接著，執行一蝕刻操作以使用作為遮罩之遮罩層284來移除絕緣膜234及導電層232之部分。蝕刻操作可包含一乾式蝕刻、一濕式蝕刻或其等之一組合。圖14中所繪示之蝕刻自通路236B、236C及236D移除絕緣膜234及導電層232。據此，透過通路236B、236C及236D暴露絕緣膜224之上表面224A之部分。類似地，蝕刻自通路236E移除絕緣膜244及導電層242。因此，透過通路236E暴露絕緣膜234之上表面234A之一部分。獲得通路236B、236C、236D及236E之一階梯形狀，例如二階梯式形狀。在一些實施例中，可在完成圖14中之蝕刻操作時移除遮罩層284。 圖15展示絕緣膜224及234及導電層222及232之一圖案化操作。將一遮罩層286沈積於絕緣膜244上方。遮罩層286可包含類似於遮罩層282或284之材料的一材料。可(例如)將遮罩層286旋塗於絕緣膜244之表面上，接著進行一圖案化操作。遮罩層286覆蓋通路236A，同時使通路236B、236C、236D及236E保持敞開。在一些實施例中，通路236B至236E之各者在遮罩層286中之通路寬度小於其在遮罩層284中之對應通路寬度。接著，執行一蝕刻操作以使用作為遮罩之遮罩層286來移除絕緣膜224及導電層222之部分。蝕刻操作可包含一乾式蝕刻、一濕式蝕刻或其等之一組合。圖15中所繪示之蝕刻自通路236B、236C及236D移除絕緣膜224及導電層222。據此，透過通路236B、236C及236D暴露第二保護層118之上表面118A之部分。類似地，蝕刻自通路236E移除絕緣膜234及導電層232。因此，透過通路236E暴露絕緣膜224之上表面224A之一部分。獲得通路236B至236E之一階梯形狀，例如三階梯式形狀。在一些實施例中，可在完成圖15中之蝕刻操作時移除遮罩層286。 在一些實施例中，可合併圖14及圖15中所展示之蝕刻操作。蝕刻可使用一單一遮罩層來移除絕緣膜234、導電層232、絕緣膜224及導電層222以形成通路236B至236D。類似地，蝕刻可使用一單一遮罩層來移除絕緣膜244、導電層242、絕緣膜234及導電層232以形成通路236E。因此，通路236B、236C、236D及236E可展現不同於圖15中所展示之階梯形狀的一階梯形狀，即二階梯式形狀。由於用於形成此等二階梯式通路之待蝕刻層之組合對於不同通路而言係類似的，所以可易於管理蝕刻操作之變數，使得仍可實現最小化過度蝕刻或蝕刻不足效應之益處。 在其中合併圖14及圖15中之蝕刻操作的實施例中，總共僅需要兩個蝕刻步驟來形成半導體裝置200之通路236A至236E。相比而言，參考圖3至圖7，半導體裝置100之導電層122、132及142之各者之形成需要一各自圖案化操作。因此，半導體裝置200之製造操作之益處在於需要少一個蝕刻步驟。可進一步降低蝕刻及伴隨表面清潔操作期間之處理成本及時間及微粒污染之可能性。另外，半導體裝置200之上述處理優點在使組態具有更多導電層方面更為明顯。例如，在六層組態中，形成穿過半導體裝置100及200之導電層之導電通路分別需要6個及3個圖案化操作。 參考圖16，對導電層222、232及242執行一蝕刻操作。在一些實施例中，蝕刻係一乾式蝕刻、一濕式蝕刻或其等之組合。在一實施例中，利用一各向同性蝕刻來橫向侵蝕通路236A至236E之側壁。在一實施例中，蝕刻操作可採用諸如Cl2 或其類似者之一蝕刻氣體。在蝕刻操作期間，使絕緣膜224、234及244保持實質上未蝕刻。在一實施例中，導電層與絕緣膜之蝕刻比介於約2.0至約20.0之間。通路236A至236E周圍之導電層222、232及242之蝕刻側壁可包含一彎曲形狀。 在一些實施例中，對導電層222、232及242之蝕刻側壁執行一鈍化處理。在一實施例中，將諸如N2 O之一反應氣體用於氧化導電層222、232或242在其側壁處之一厚度。據此，形成圖16中標記為222B、232B或242B之氧化膜(例如氧化鈦膜)來覆蓋通路236A至236E中之導電層222、232及242之未氧化側壁。此等氧化膜有助於防止導電層222、232及242與相鄰構件之間的意外短路或洩漏電流。 參考圖17，使一IMD 230形成於絕緣膜244上方。IMD 230可覆蓋絕緣膜244且填充通路236A至236E。IMD 230之材料及形成方法可類似於IMD 130之材料及形成方法。隨後，執行一蝕刻操作以在IMD 230中形成分別對應於通路236A至236E之位置之通路238A至238E。此外，藉由蝕刻操作來在通路238B周圍形成額外通路238F及238G。蝕刻操作可包含一乾式蝕刻及一濕式蝕刻操作。通路238A至238E之各者具有小於對應通路236A至236E之寬度的一通路寬度。蝕刻移除保護層118及116，使得導線112A至112D分別透過通路238D、238B、238F及238C暴露。此外，蝕刻分別自通路238E、238A及238G移除絕緣膜224、234及244，使得導電層222、232及242之各自上部分(例如222A、232A及242A)被暴露。 隨後，使導電結構250、260及270形成於通路238A至238G中，如圖18中所展示。首先，將一導電材料沈積於IMD 230上方及通路238A至238G中。組態及材料可類似於參考圖10所描述及繪示之導電結構144A、144B及144C。執行一圖案化操作以蝕刻導電材料，且因此獲得導電結構250、260及270。在一實施例中，導電結構250、260或270可(例如)藉由包含類似於半導體裝置100之晶種層146A、146B或146C的一晶種層來具有一分層結構。導電結構250具有導電地耦合垂直部分252及254之一水平部分。使垂直部分252及254形成為穿過IMD 230、第一保護層116或第二保護層118之導電通路。導電結構250將導電層232與導線112A導電地耦合，其中導電層232被視為電容器電極之一者。既有方案僅經由導電層之一側壁將導電層與導電通路耦合。由於導電通路252自導電層232之一上表面接觸導電層232，所以可獲得一較大接觸面積，其減小電容器結構之接觸電阻。 導電結構260包含IMD 230上方之一水平部分261，其透過垂直部分(導電通路) 264及268將導電層222與導電層242導電地耦合。導電層222及242透過導電耦合來被共同視為電容器結構之另一電極。另外，導電結構260透過導電通路266及262導電地耦合至導線112B及112D。由於導電通路264及268自導電層222及242之一上表面接觸導電層222及242，所以獲得一較大接觸面積，此減小電容器結構之接觸電阻。 導電結構270包含一垂直部分(導電通路) 272上方之一水平部分271，其導電地耦合至導線112C。由導電通路272及導線112C組成之導電路線可用於一邏輯裝置而非電容器結構。在一實施例中，在形成導電結構250及260之一操作期間形成導電通路272。 導電結構250、260及270之水平部分251、261及271延伸於IMD 230上方。在一實施例中，自一俯視觀點看，水平部分251、261及271可具有一圓形形狀或一多邊形形狀。在一些實施例中，水平部分251、261及271用作半導體裝置200之接觸襯墊或輸入/輸出襯墊以與其他裝置導電地耦合。在一實施例中，水平部分251、261及271位於半導體裝置200之一最上層中。 圖19係根據一些實施例之圖18中之半導體裝置200之一示意性俯視圖。圖18中之半導體結構200之橫截面圖係沿圖19中之截面線AA取得的。自一俯視觀點看，導電通路252、254、262、264、266、268及272具有(例如)一圓形形狀。導電通路之各者可具有一錐形側壁。導電通路之若干者可具有表示不同通路層級處之不同通路寬度之同心圓。例如，導電通路254具有分別表示導線112A、導電層222及導電層242處之不同通路寬度(自下至上標記)之三個逐漸增大同心圓。在所描繪之實施例中，半導體裝置200進一步包含用於導電結構250之導電通路352及354、用於導電結構260之導電通路362、364及366及用於導電結構270之導電通路368及372。額外導電通路可有助於增大電容器結構與RDL 104之導電接觸面積且進一步減小接觸電阻。 參考圖10，導電層122、132及142延伸至有限區域中。此係因為：導電層122及142經圖案化以促進導電通路144B之形成，且第二導電層132經圖案化以促進導電通路144A之形成。因此，與導電層122、132及142之整個電極面積相比，第一電極(由導電層122及142組成)與第二電極(由第二導電層132組成)之間的重疊區域係有限的。相比而言，如圖18中所展示，導電通路252、254、262、264、266、268及272與對應導電層222、232及242之間可存在間隙。使用IMD 130來填充間隙。此等間隙可允許導電層222、232及242較少受限制地水平延伸。換言之，除導電通路254、262、264、266、268及272之位置之外，導電層222、232及242幾乎彼此完全重疊。據此，增加第一電極(由導電層222及242組成)與第二電極(由第二導電層232組成)之間的電容耦合。因此，可獲得半導體裝置200之一較佳電容性能。 本揭露提供一種半導體結構，其包含一電容器，該電容器包含一第一電極及安置於該第一電極上方且與該第一電極電絕緣之一第二電極。該半導體結構亦包含延伸穿過該第一電極且接觸該第一電極之一平坦表面之一第一導電通路。該半導體結構進一步包含延伸穿過該第二電極且接觸該第二電極之一平坦表面之一第二導電通路。 本揭露提供一種半導體結構。該半導體結構包含一第一導電層及該第一導電層上方之一第二導電層。該第一導電層與該第二導電層部分重疊且與該第二導電層電絕緣。該半導體結構進一步包含該第一導電層與該第二導電層之間的一第一介電層及該第二導電層上方之一第二介電層。該第一導電層至少部分與該第二導電層重疊，同時藉由該第一介電層與該第二導電層電絕緣。該半導體結構亦包含具有一導電通路之一第一導電結構，該導電通路延伸穿過該第二導電層、該第一介電層及該第二介電層且終止於該第一導電層之一平坦表面上。 本揭露提供一種製造一半導體結構之方法，其包含：提供一基板；使一第一導電層形成於一基板上方；使一第一介電層沈積於該第一導電層上方；使一第二導電層形成於該第一介電層上方；使一第二介電層形成於該第二導電層上方；形成穿過該第一導電層、該第二導電層、該第一介電層及該第二介電層之複數個通路，該複數個通路之至少一者暴露該第一導電層之一上表面；及使一導電結構形成於該複數個通路中。 前文已概述若干實施例之特徵，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可容易地將本揭露用作用於設計或修改其他程序及結構的一基礎以實施相同目的及/或達成本文中所引入之實施例之相同優點。熟習技術者亦應意識到，此等等效構造不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下對本文作出各種改變、置換及變更。
100‧‧‧半導體裝置101‧‧‧階梯/隅角102‧‧‧基板102A‧‧‧前表面103‧‧‧金屬通路104‧‧‧重佈層(RDL)105‧‧‧金屬線106‧‧‧部分107‧‧‧層108A‧‧‧晶種層108B‧‧‧晶種層108C‧‧‧晶種層109‧‧‧隅角112A‧‧‧導線/導電材料112B‧‧‧導線/導電材料112C‧‧‧導線/導電材料112D‧‧‧導線114‧‧‧金屬間介電質(IMD)116‧‧‧第一保護層118‧‧‧第二保護層118A‧‧‧上表面122‧‧‧第一導電層122A‧‧‧上表面122S‧‧‧傾斜側壁123‧‧‧凹槽124‧‧‧第一絕緣膜130‧‧‧IMD132‧‧‧第二導電層132A‧‧‧上表面133‧‧‧凹槽134‧‧‧第二絕緣膜136A‧‧‧通路136B‧‧‧通路136C‧‧‧通路138‧‧‧遮罩層142‧‧‧第三導電層142A‧‧‧上表面143‧‧‧凹槽144A‧‧‧導電結構144B‧‧‧導電結構144C‧‧‧導電結構144D‧‧‧導電結構144E‧‧‧導電結構145A‧‧‧水平部分145B‧‧‧水平部分145C‧‧‧水平部分146A‧‧‧晶種層146B‧‧‧晶種層146C‧‧‧晶種層154A‧‧‧導電填充材料154B‧‧‧導電填充材料154C‧‧‧導電填充材料200‧‧‧半導體裝置201‧‧‧階梯/隅角222‧‧‧導電層222A‧‧‧上部分222B‧‧‧氧化膜224‧‧‧絕緣膜224A‧‧‧上表面230‧‧‧IMD232‧‧‧導電層232A‧‧‧上部分232B‧‧‧氧化膜234‧‧‧絕緣膜234A‧‧‧上表面234A‧‧‧上表面236A至236E‧‧‧通路238A至238G‧‧‧通路242‧‧‧導電層242A‧‧‧上部分242B‧‧‧氧化膜244‧‧‧絕緣膜250‧‧‧導電結構251‧‧‧水平部分252‧‧‧垂直部分/導電通路254‧‧‧垂直部分/導電通路260‧‧‧導電結構261‧‧‧水平部分262‧‧‧導電通路264‧‧‧垂直部分/導電通路266‧‧‧導電通路268‧‧‧垂直部分/導電通路270‧‧‧導電結構271‧‧‧水平部分272‧‧‧垂直部分/導電通路282‧‧‧遮罩層284‧‧‧遮罩層286‧‧‧遮罩層352‧‧‧導電通路354‧‧‧導電通路362‧‧‧導電通路364‧‧‧導電通路366‧‧‧導電通路368‧‧‧導電通路372‧‧‧導電通路H1‧‧‧厚度H2‧‧‧厚度W11‧‧‧寬度W12‧‧‧寬度W13‧‧‧寬度W21‧‧‧寬度W22‧‧‧寬度
自結合附圖閱讀之以下詳細描述最佳理解本揭露之態樣。應注意，根據業界常規做法，各種構件未按比例繪製。實際上，為使討論清楚，可任意增大或減小各種構件之尺寸。 圖1至圖7係根據一些實施例之用於製造一半導體裝置之一方法之中間結構之橫截面圖。 圖7A係根據一些實施例之製造一半導體裝置之一中間階段之橫截面圖之一放大圖。 圖8至圖10係根據一些實施例之用於製造一半導體裝置之一方法之中間結構之橫截面圖。 圖11係根據一些實施例之圖10中之半導體裝置之一示意性俯視圖。 圖12至圖18係根據一些實施例之用於製造一半導體裝置之一方法之中間結構之橫截面圖。 圖19係根據一些實施例之圖18中之半導體裝置之一示意性俯視圖。
100‧‧‧半導體裝置
102‧‧‧基板
102A‧‧‧前表面
103‧‧‧金屬通路
104‧‧‧重佈層(RDL)
105‧‧‧金屬線
106‧‧‧部分
107‧‧‧層
108A‧‧‧晶種層
108B‧‧‧晶種層
108C‧‧‧晶種層
112A‧‧‧導線/導電材料
112B‧‧‧導線/導電材料
112C‧‧‧導線/導電材料
114‧‧‧金屬間介電質(IMD)
116‧‧‧第一保護層
118‧‧‧第二保護層
122‧‧‧第一導電層
122A‧‧‧上表面
124‧‧‧第一絕緣膜
130‧‧‧IMD
132‧‧‧第二導電層
132A‧‧‧上表面
134‧‧‧第二絕緣膜
142‧‧‧第三導電層
142A‧‧‧上表面
144A‧‧‧導電結構
144B‧‧‧導電結構
144C‧‧‧導電結構
145A‧‧‧水平部分
145B‧‧‧水平部分
145C‧‧‧水平部分
146A‧‧‧晶種層
146B‧‧‧晶種層
146C‧‧‧晶種層
154A‧‧‧導電填充材料
154B‧‧‧導電填充材料
154C‧‧‧導電填充材料

Claims (10)

  1. 一種半導體結構，其包括：一電容器，其包括一第一電極及安置於該第一電極上方且與該第一電極電絕緣之一第二電極；一第一介電層，其包含第一部分位於該第一電極與該第二電極之間；一第一導電通路，其延伸穿過該第一電極且接觸該第一電極之一上表面；及一第二導電通路，其延伸穿過該第二電極且接觸該第二電極之一上表面，其中該第一介電層還具有第二部分位於該第一導電通路之第一側壁及該第一電極之第二側壁之間。
  2. 如請求項1之半導體結構，其中該第一導電通路覆蓋該第一介電層的該第二部分。
  3. 如請求項2之半導體結構，其進一步包括覆蓋該第一電極、該第二電極及該第一介電層之一第二介電層。
  4. 如請求項1之半導體結構，其進一步包括透過該第一導電通路導電地耦合至該第一電極且與該第二電極電絕緣之一導電層。
  5. 如請求項4之半導體結構，其中該第一導電通路進一步接觸該導電層之一平坦表面。
  6. 如請求項1之半導體結構，其中該第二導電通路包括導電地耦合至該第二電極之第三側壁。
  7. 一種半導體結構，其包括：一第一導電層；一第二導電層，其位於該第一導電層上方；一第一介電層，其位於該第一導電層與該第二導電層之間，其中該第一導電層至少部分與該第二導電層重疊，同時藉由該第一介電層與該第二導電層電絕緣；一第二介電層，其位於該第二導電層上方；及一第一導電結構，其包括：第一導電通路，其延伸穿過該第二導電層、該第一介電層及該第二介電層且終止於該第一導電層之一平坦表面上；及第二導電通路，其相鄰於該第一導電通路且延伸穿過該第一導電層的第一開口、該第二導電層的第二開口、該第一介電層及該第二介電層，其中該第一開口及該第二開口形成階梯狀。
  8. 如請求項7之半導體結構，其進一步包括覆蓋該第一導電層之一側壁之一氧化膜。
  9. 如請求項7之半導體結構，其進一步包括該第二導電層上方之一第三導電層，其中該第一導電結構進一步包括安置於該第二介電層上方且透過該導電通路將該第一導電層與該第三導電層導電地耦合之一水平部分。
  10. 一種製造一半導體結構之方法，該方法包括：提供一基板；使一第一導電層形成於一基板上方；對該第一導電層進行圖案化以在該第一導電層中形成凹槽；將一第一介電層沈積於該第一導電層上方以及該凹槽中；使一第二導電層形成於該第一介電層上方；使一第二介電層形成於該第二導電層上方；形成穿過該第一導電層、該第二導電層、該第一介電層及該第二介電層之複數個通路，該複數個通路之至少一者穿過該第一導電層的該凹槽並暴露該第一導電層之一平坦表面；及使一導電結構形成於該複數個通路中。
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