KR20210120953A - 집적된 커패시터를 갖는 반도체 디바이스 및 이의 제조 방법 - Google Patents

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Abstract

반도체 구조물은, 제1 전극 및 제1 전극 위에 배치되며 제1 전극으로부터 전기적으로 절연된 제2 전극을 포함하는 커패시터를 포함한다. 반도체 구조물은 또한, 제1 전극을 통해 연장하며 제1 전극의 평면 표면에 접촉하는 제1 전도성 비아를 포함한다. 반도체 구조물은, 제2 전극을 통해 연장하며 제2 전극의 평면 표면에 접촉하는 제2 전도성 비아를 더 포함한다.

Description

집적된 커패시터를 갖는 반도체 디바이스 및 이의 제조 방법{SEMICONDUCTOR DEVICE WITH INTEGRATED CAPACITOR AND MANUFACTURING METHOD THEREOF}
본 출원은 2017년 9월 29일 출원된 미국 특허 출원 번호 제62/566,000호의 우선권을 주장하며, 이의 개시는 그 전체가 참조에 의해 여기에 포함된다.
현대의 반도체 디바이스 및 시스템에 있어서, 컴포넌트들의 집적 및 소형화는 점점 더 빠른 속도로 진행되고 있다. 무선 애플리케이션에서, 집적 프로세스가 직면하는 커지는 난제 중의 하나는 커패시터의 배치이다. 집적 회로와 연관된 종래의 커패시터는 보통 회로의 공간 제약으로 인해 한정된 성능 및 능력을 갖도록 설계된다. 따라서, 개선된 집적 안테나 구조가 요구된다.
반도체 구조물은, 제1 전극 및 제1 전극 위에 배치되며 제1 전극으로부터 전기적으로 절연된 제2 전극을 포함하는 커패시터를 포함한다. 반도체 구조물은 또한, 제1 전극을 통해 연장하며 제1 전극의 평면 표면에 접촉하는 제1 전도성 비아를 포함한다. 반도체 구조물은, 제2 전극을 통해 연장하며 제2 전극의 평면 표면에 접촉하는 제2 전도성 비아를 더 포함한다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1 내지 도 7은 일부 실시예에 따라 반도체 디바이스를 제조하는 방법에 대한 중간 구조물의 단면도들이다.
도 7a는 일부 실시예에 따라 반도체 디바이스를 제조하는 중간 단계의 단면도의 확대도이다.
도 8 내지 도 10은 일부 실시예에 따라 반도체 디바이스를 제조하는 방법에 대한 중간 구조물의 단면도들이다.
도 11은 일부 실시예에 따라 도 10의 반도체 디바이스의 개략 평면도이다.
도 12 내지 도 18은 일부 실시예에 따라 반도체 디바이스를 제조하는 방법에 대한 중간 구조물의 단면도들이다.
도 19는 일부 실시예에 따라 도 18의 반도체 디바이스의 개략 평면도이다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
본 개시는 다양한 실시예에 따라 집적된 커패시터 구조를 갖는 반도체 구조물 및 이의 제조 방법을 제공한다. 반도체 산업이 계속해서 진보된 디바이스를 개발함에 따라, 커패시터의 설계 및 제조는 새로운 난제를 제시한다. 이는 커패시터의 용량성(capacitive) 성능이 커패시터의 전극(또는 전도성 평판)에 의해 점유되는 영역에 의해 크게 결정되기 때문이다. 그러나, 이러한 제약은 현재의 진보된 반도체 디바이스에 대하여 점유면적(footprint)을 감소시키려는 추세와 경쟁하여야 한다. 본 개시에서는, 전극들이 수평 방향을 따라 평행하게 형성되며 절연 막이 그 사이에 배치되는 커패시터 구조가 제안된다. 또한, 하나 이상의 전도성 비아가 전극에 전도 결합하도록(conductively couple) 수직 방향을 따라 형성된다. 전극은 더 큰 전극 영역을 얻도록 전도성 비아를 넘어 연장할 수 있다. 전도성 비아는 전극을 통해 연장할 수 있다. 또한, 전극 및 전도성 비아는 전극과 전도성 비아 사이의 접촉 영역이 증가되도록 형성된다. 커패시터 구조의 용량성 성능은 유지되거나 향상될 수 있는 반면에 접촉 저항은 감소된다.
제안하는 커패시터 구조를 형성하기 위한 개선된 제조 방법도 또한 설명된다. 전극을 형성하기 위한 적합한 패터닝 방식을 통해, 커패시터 구조의 복수의 상이한 비아들이 단일 에칭 동작에 의해 형성될 수 있다. 상이한 비아들을 형성하기 위한 복수의 에칭 동작들을 피할 수 있다. 또한, 에칭 동작들을 단일 에칭 동작으로 한정함으로써 커패시터 구조 및 디바이스의 나머지 부분은 손상으로부터 보호될 수 있다. 그 결과, 제조 비용 및 시간이 그에 따라 감소된다.
도 1 내지 도 5는 일부 실시예에 따라 반도체 디바이스(100)를 제조하는 방법에 대한 중간 구조물의 단면도들이다. 도 1을 참조하면, 기판(102)이 수용되거나 제공된다. 기판(102)(다이 기판으로도 지칭됨)은 실리콘과 같은 반도체 재료를 포함한다. 하나의 실시예에서, 기판(102)은 실리콘 게르마늄, 실리콘 카바이드, 갈륨 비소화물 등과 같은 다른 반도체 재료를 포함할 수 있다. 기판(102)은 p 타입 반도성 기판(어셉터 타입) 또는 n 타입 반도성 기판(도너 타입)일 수 있다. 대안으로서, 기판(102)은 게르마늄과 같은 또다른 원소 반도체, 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 또는 인듐 안티몬화물을 포함한 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 또는 GaInAsP을 포함한 합금 반도체, 또는 이들의 조합을 포함할 수 있다. 다른 대안에서, 기판(102)은 SOI(semiconductor-on-insulator)일 수 있다. 또 다른 대안에서, 기판(102)은 도핑된 에피텍셜 층, 구배 반도체 층, 또는 실리콘 게르마늄 층 상의 실리콘 층과 같이, 상이한 유형의 또다른 반도체 층을 덮는 반도체 층을 포함할 수 있다.
다양한 전기적 컴포넌트들이 기판(102)의 정면(front) 표면(정면)(102A) 상에 형성될 수 있다. 전기적 컴포넌트들의 예는 트랜지스터 및 다이오드와 같은 능동 소자, 그리고 커패시터, 인덕터, 및 저항과 같은 수동 소자를 포함한다. 전기적 컴포넌트들은 또한, 전도성 라인 또는 전도성 비아와 같은 전도성 특징부, 그리고 전도성 특징부들을 전기적으로 절연시키는 절연 특징부를 포함할 수 있다. 일부 실시예에서, 기판(102)은, 기판(102)의 전기적 컴포넌트를 외부 회로 또는 디바이스에 전도 결합하도록 이용되는, 정면 표면(102A) 상의 하나 이상의 접속 단자(도시되지 않음)를 포함한다.
재배선 층(RDL; redistribution layer)(104)이 기판(102) 위에 형성된다. RDL(104)은 그 위의 컴폰넌트에 전기적으로 접속하도록 구성된다. 또한, RDL(104)은 그 위의 컴포넌트를 기판(102)의 전기적 컴포넌트와 전기적으로 연결하도록 구성된다. RDL(104)은 복수의 금속 층(예컨대, 단일 층(107) 또는 RDL(104)의 금속 층들의 모음으로서 취해진 부분(106))을 포함할 수 있다. 금속 층의 각각은 전도성 와이어 또는 라인을 포함할 수 있고, 금속 비아를 통해 인접한 위의 또는 아래의 금속 층에 전기적으로 연결된다. 예를 들어, 여러 개의 이격된 금속 라인(105)이 부분(106)에 배치되고 대응하는 금속 비아(103)를 통해 상호접속된다. 또한, 금속 라인(105) 및 금속 비아(103)는 다른 컴포넌트로부터 전기적으로 절연된다. 절연은 금속간 유전체(IMD; inter-metal dielectric)와 같은 절연 재료에 의해 달성될 수 있다. RDL(104)의 형성은 다음 기재에서 서브층(106)을 예로 들어 상세하게 설명된다.
부분(106)이 완료되면, IMD(114)는 아래의 부분(106) 상에 퇴적된다. IMD(114)의 유전체 재료는 USG(un-doped silicate glass), FSG(fluorinated silicate glass), 로우 k(low-k) 유전체 재료 등과 같은 산화물로 형성될 수 있다. 로우 k 유전체 재료는 3.8보다 더 낮은 유전 상수(즉, k 값)를 가질 수 있지만, IMD(114)의 유전체 재료는 3.8에 가까울 수 있다. 일부 실시예에서, 로우 k 유전체 재료의 k 값은 약 3.0보다 더 낮고, 약 2.5보다 더 낮을 수 있다. 일부 실시예에 따르면, 유전체 층은 폴리머 재료를 포함한다. 실시예에서, IMD는 예를 들어 산화물(예컨대, Ge 산화물), 질화물, 산질화물(예컨대, GaP 산질화물), 실리콘 이산화물(SiO2), 질소 함유 산화물(예컨대, 질소 함유 SiO2), 질소 도핑된 산화물(예컨대, N2 주입된 SiO2), 실리콘 산질화물(SixOyNz), 폴리머 재료 등을 포함한 다양한 유전체 재료로 형성될 수 있다. IMD(114)는 처음에 화학적 기상 증착(CVD; chemical vapor deposition), 물리적 기상 증착(PVD; physical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 스핀온(spin-on) 코팅 등과 같은 적합한 프로세스를 통해 전면(blanket) 유전체 재료를 형성함으로써 형성될 수 있다. 다음으로, 포토레지스트(별도로 도시되지 않음)가 전면 재료 위에 형성된다. 리세스를 형성하도록 리소그래피 및 에칭 방법과 같은 패터닝 동작이 포토레지스트 층에 대해 수행된다.
그 후에, 전도성 라인(112A, 112B, 및 112C)을 형성하도록 전도성 재료가 리세스 안으로 퇴적된다. 전도성 라인(112A, 112B, 및 112C)의 재료는 예를 들어, 티타늄, 탄탈, 티타늄 질화물, 탄탈 질화물, 구리, 구리 합금, 니켈, 주석, 금, 및 이들의 조합을 포함한다. 일부 실시예에서, 전도성 라인(112A, 112B, 및 112C)은 상이한 전도성 서브층들을 갖는 층상 구조를 포함한다. 예를 들어, 전도성 재료(112A, 112B, 및 112C)의 퇴적 전에 시드 층(또는 글루 층)(108A, 108B, 또는 108C)이 각자의 리세스의 바닥과 측벽 상에 처음에 형성된다. 시드 층(108A, 108B, 및 108C)은 티타늄, 티타늄 질화물 등과 같은 전도성 재료에 의해 형성될 수 있다. 전도성 라인(112A, 112B, 112C) 또는 시드 층(108A, 108B, 및 108C)은 CVD, PVD, ALD, 전해도금, 스퍼터링 등을 사용하여 형성될 수 있다.
실시예에서, RDL(104)은 층(107) 위에 더 많은 층을 포함할 수 있다. 대부분의 회로 설계에서, (부분(106)과 같이) 기판(102)에 더 가까운 RDL(104)의 하부 부분에서의 층은, (층(107) 위의 층과 같이) RDL(104)의 상부 부분에서의 다른 층보다 더 큰 선 밀도를 가질 수 있다. RDL(104)로 통합될 때, 커패시터 구조는 RDL(104)의 상부 부분에 형성될 수 있으며, 그리하여 전도성 라인들 사이에 더 큰 공간이 할당될 수 있다. 도 2 내지 도 10은 층(107) 위의 RDL(104)에서의 커패시터 구조의 형성을 예시한다.
도 2를 참조하면, 제1 보호 층(116) 및 제2 보호 층(118)이 층(107) 위에 형성된다. 일부 실시예에서, 제1 보호 층(116) 및 제2 보호 층(118)은 다양한 유전체 재료로 형성될 수 있고, 예를 들어 산화물(예컨대, Ge 산화물), 질화물, 산질화물(예컨대, GaP 산질화물), 실리콘 이산화물(SiO2), 질소 함유 산화물(예컨대, 질소 함유 SiO2), 질소 도핑된 산화물(예컨대, N2 주입된 SiO2), 실리콘 산질화물(SixOyNz), 폴리머 재료 등일 수 있다. 대안의 실시예에서, 제1 보호 층(116) 및 제2 보호 층(118)은 폴리이미드(PI), 폴리벤조옥사졸(PBO), 벤조시클로부텐(BCB), 에폭시 등과 같은 중합성 재료를 포함한다. 도시된 예에서, 제1 보호 층(116)은 실리콘 질화물로 형성되고, 제2 보호 층(118)은 USG로 형성된다. 제1 보호 층(116) 및 제2 보호 층(118)은 CVD, PVD, 스핀온 코팅, 또는 다른 적합한 동작을 사용하여 형성될 수 있다. 실시예에서, 제1 보호 층(116)은 700 옹스트롬과 800 옹스트롬 사이, 예를 들어 750 옹스트롬의 두께를 갖는다. 실시예에서, 제2 보호 층(118)은 1000 옹스트롬과 5000 옹스트롬 사이, 예를 들어 3000 옹스트롬의 두께를 갖는다.
다음으로, 도 3에 예시된 바와 같이, 패터닝된 제1 전도성 층(122)이 제2 보호 층(118) 위에 형성된다. 실시예에서, 제1 전도성 층(122)은 커패시터 구조의 전극 또는 전도성 평판(예를 들어 아래에 설명되는 전도성 층(122 및 132))으로서 작용한다. 일부 실시예에서, 제1 전도성 층(122)은 평판, 시트, 또는 스트립과 같은 형상을 갖는다. 제1 전도성 층(122)은 구리, 은, 알루미늄, 금, 텅스텐, 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 또는 이들의 조합으로 구성될 수 있다. 제1 전도성 층(122)은 처음에 제2 보호 층(118) 위에 전도성 재료를 퇴적함으로써 형성될 수 있다. 제1 전도성 층(122)을 형상화하도록 패터닝 동작이 수행된다. 패터닝 동작 동안, 전도성 라인(112A)에 대응하는 제2 보호 층(118)의 부분을 노출시키는 리세스(123)가 형성된다. 일부 실시예에서, 제1 전도성 층(122)의 두께는 약 200 옹스트롬과 약 500 옹스트롬 사이, 예를 들어 400 옹스트롬이다. 일부 실시예에서, (원(109)으로 표시된) 리세스(123)에서의 제1 전도성 층(132)의 측벽은 직각으로서 형성되거나 경사를 가질 수 있다.
도 4는 제1 절연 막(124)의 형성을 도시한다. 제1 절연 막(124)은 커패시터 구조의 한 쌍의 전극들 사이의 전기적 절연 재료로서 작용한다. 일반적으로, 제1 절연 막(124)의 더 큰 유전 상수는 제1 절연 막(124)의 요구되는 더 적은 두께에 대응한다. 일부 실시예에서, 제1 절연 막(124)의 두께는 약 30 옹스트롬과 약 100 옹스트롬 사이, 예를 들어 60 옹스트롬이다. 실시예에서, 제1 절연 막(124)은 제2 보호 층(118) 및 전도성 층(112)을 커버한다. 실시예에서, 제1 절연 막(124)은 제1 전도성 층(122)의 측벽을 커버한다. 제1 절연 막(124)은 또한 리세스(123)에서 라이닝될 수도 있다.
제1 절연 막(124)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속 산화물, 전이 금속 질화물, 금속의 전이 금속 실리케이트 산질화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트 등과 같은 유전체 재료로 형성될 수 있다. 일부 실시예에서, 제1 절연 막(124)은 하이 k(high-k) 유전체 재료로 형성될 수 있다. 일부 실시예에서, 제1 절연 막(124)은 Al2O3, HfO2, ZrO2, HfOxNy, ZrOxNy, HfSixOy, ZrSixOy, HfSixOyNz, ZrSixOyNz, TiO2, Ta2O5, La2O3, CeO2, Bi4Si2O12, WO3, Y2O3, LaAlO3, Ba1-xSrxTiO3, PbTiO3, BaTiO3(BTO), SrTiO3(STO), BaSrTiO3(BST), PbZrO3, PST(lead-strontium-titanate), PZN(lead-zinc-niobate), PZT(lead-zirconate-titanate), PMN(lead-magnesium-niobium), YSZ(yttria-stabilized zirconia), ZAZ(ZnO/Ag/ZnO), 이들의 조합 등으로 형성될 수 있다. 본 실시예에서, 제1 절연 막(124)은 ZAZ를 포함하며, 이는 IMD(114), 제1 보호 층(116) 또는 제2 보호 층(118)의 유전 상수보다 더 큰 유전 상수를 갖는다. 제1 절연 막(124)은 CVD, PVD, ALD, 또는 다른 적합한 퇴적 동작을 사용하여 형성될 수 있다.
다음으로, 도 5에 예시된 바와 같이, 패터닝된 제2 전도성 층(132)이 제1 절연 막(124) 및 제1 전도성 층(122) 위에 형성된다. 실시예에서, 제2 전도성 층(132)은 커패시터 구조의 제2 전극 또는 전도성 평판으로서 작용한다. 일부 실시예에서, 제2 전도성 층(132)은 평판, 시트, 또는 스트립과 같은 형상을 갖는다. 제2 전도성 층(132)은 구리, 은, 알루미늄, 금, 텅스텐, 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 또는 이들의 조합으로 구성될 수 있다. 일부 실시예에서, 제2 전도성 층(132)의 두께는 약 200 옹스트롬과 약 500 옹스트롬 사이, 예를 들어 400 옹스트롬이다. 제2 전도성 층(132)의 형성 방법은 제1 전도성 층(122)의 형성 방법과 유사할 수 있다. 제2 전도성 층(132)의 패터닝 동작 동안, 전도성 라인(112B)에 대응하는 제1 절연 막(124)의 부분을 노출시키는 리세스(133)가 형성된다. 일부 실시예에서, 제1 절연 막(124)의 부분은, 패터닝된 제2 전도성 층(132)을 통해, 예를 들어 리세스(123 및 133) 주변의 위치에서 노출된다. 일부 실시예에서, 제2 전도성 층(132)은 리세스(133)를 통해 제1 절연 막(124)의 일부를 노출시키면서 컨포멀(conformal) 방식으로 제1 전도성 층(122)을 커버한다. 단면 사시도로부터 볼 때, 제2 전도성 층(132)은 제1 전도성 층(122)의 제1 단부 부분으로부터 전도성 라인(112C)에 인접한 제2 단부 부분을 향해 연장한다. 스텝(step)/코너(101)가 제2 전도성 층(132)에 형성된다. 코너(101)는 실질적으로 직각이거나 경사를 가질 수 있다.
도 5에 도시된 동작에 이어서, 제2 절연 막(134)이 도 6에 보이는 바와 같이 형성된다. 제2 절연 막(134)은 본 개시에서 커패시터 구조의 또 다른 쌍의 전극들(예를 들어 아래에 설명되는 전도성 층(132 및 134)) 사이의 전기적 절연 재료로서 작용한다. 제2 절연 막(134)의 제조 방법 및 재료는 제1 절연 막(124)의 제조 방법 및 재료와 유사할 수 있다. 일부 실시예에서, 제2 절연 막(134)의 두께는 약 30 옹스트롬과 약 100 옹스트롬 사이, 예를 들어 60 옹스트롬이다. 실시예에서, 제2 절연 막(134)은 전도성 층(122 및 132), 및 제1 절연 막(124)을 커버한다. 실시예에서, 제2 절연 막(134)은 제2 전도성 층(132)의 측벽을 커버한다. 일부 실시예에서, 제2 절연 막(134)은 리세스(123)에서 제1 전도성 층(122)의 측벽의 적어도 일부를 커버한다. 절연 막(124 및 134)이 실질적으로 동일한 퇴적 두께를 갖는 경우, 리세스(123 또는 133)의 바닥에서의 절연 재료의 두께는 제2 절연 막(134)이 제1 절연 막(124) 위에 형성된 후에 두 배가 된다.
다음으로, 도 7에 예시된 바와 같이, 패터닝된 제3 전도성 층(142)이 제2 절연 막(134) 및 제2 전도성 층(132) 위에 형성된다. 실시예에서, 제3 전도성 층(142)은 커패시터 구조의 또 다른 전극으로서 작용한다. 실시예에서, 제3 전도성 층(142)은 제1 전도성 층(122)에 전도 결합될 수 있으며, 그리하여 둘 다의 전도성 층은 효과적으로 커패시터 구조의 단일 전극으로서 작용한다. 일부 실시예에서, 제3 전도성 층(142)은 평판, 시트, 또는 스트립과 같은 형상을 갖는다. 제3 전도성 층(142)은 구리, 은, 알루미늄, 금, 텅스텐, 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 또는 이들의 조합으로 구성될 수 있다. 일부 실시예에서, 제3 전도성 층(142)의 두께는 약 200 옹스트롬과 약 500 옹스트롬 사이, 예를 들어 400 옹스트롬이다.
제3 전도성 층(142)의 형성 방법은 전도성 층(122 또는 132)의 형성 방법과 유사할 수 있다. 제3 전도성 층(142)의 패터닝 동작 동안, 리세스(123)를 덮는 제2 절연 막(134)의 부분을 노출시키는 리세스(143)가 형성된다. 일부 실시예에서, 리세스(143)는 평면도에서 볼 때 리세스(123)의 영역보다 더 큰 영역을 갖는다. 일부 실시예에서, 리세스(143)는 단면도에서 볼 때 리세스(123)의 폭보다 더 큰 폭을 갖는다. 일부 실시예에서, 제2 절연 막(134)의 부분은 예를 들어 전도성 라인(112B 및 112C) 위의 위치에서 패터닝된 제3 전도성 층(142)을 통해 노출된다. 일부 실시예에서, 제1 전도성 층(122)은 리세스(143)에서 제3 전도성 층(142)의 단부 부분을 넘어 연장하는 단부 부분을 갖는다. 제1 전도성 층(122)을 커버하는 제2 절연 막(134)의 부분은 제3 전도성 층(142)을 통해 노출되고 리세스(143)의 바닥의 부분으로서 작용한다. 일부 실시예에서, 제3 전도성 층(142)은 컨포멀 방식으로 제2 전도성 층(132)을 부분적으로 커버하고, 제2 전도성 층(132) 바로 위의 제1 단부 부분으로부터 전도성 라인(112A) 위의 제2 단부 부분을 향해 연장한다. 제3 전도성 층(142)에 스텝/코너(201)가 형성된다. 코너(201)는 실질적으로 직각이거나 경사를 가질 수 있다.
도 7a는 일부 실시예에 따라 제3 전도성 층(142)을 형성하는 중간 단계 동안 도 7에서의 코너(109)의 단면도의 확대도이다. 도 7a는 제3 전도성 층(142)이 전면 퇴적을 통해 제1 절연 막(124) 및 제2 절연 막(134) 위에 형성되지만 패터닝되지 않은 제조 단계를 예시한다. 제1 전도성 층(122)이 리세스(123)를 향하는 경사진 측벽(122S)을 갖기 때문에, 퇴적된 제3 전도성 층(142)은 측벽(122S) 위의 부분에서 경사진 구성을 따른다. 패터닝 동작을 통해, 리세스(123) 주변의 제3 전도성 층(142)의 일부가 제거되며, 그리하여 도 7에 도시된 패터닝된 제3 전도성 층(142)을 형성한다. 측벽(122S) 위의 제3 전도성 층(142)의 퇴적 두께는 측벽(122S)에서의 경사각과 밀접하게 관련된다. 측벽(122S)의 충분한 각도가 아니면(예컨대, 측벽(122S)이 실질적으로 직각을 나타낼 수 있음), 제1 전도성 층(122)의 측벽(122S) 바로 위의 제3 전도성 층(142)의 두께(H1)는 수평 부분에 형성된 두께(H2)보다 훨씬 더 클 수 있다. 제3 전도성 층(142)을 패터닝하도록 에칭 동작이 채용될 때, 제3 전도성 층(142)의 두께가 리세스(123) 주변의 부분으로부터 제거된다. 실시예에서, 패터닝 동작을 수행하도록 건식 에칭이 사용된다. 그 결과, 경사진 측벽(122S)으로 인해 두께(H1)가 두께(H2)에 가까워지므로, 에칭 동작을 통해 두께(H1 및 H2)에 걸쳐 전도성 재료의 균일한 제거가 달성될 수 있다. 측벽(122S) 바로 위의 경사진 측벽 상에 남아있는 제3 전도성 층(142)의 전도성 재료의 잔여물이 거의 없거나 실질적으로 없을 것이다. 제3 전도성 층(142)의 보다 나은 프로파일 제어가 달성될 수 있다. 실시예에서, 제2 전도성 층(132)은 측벽(122S)과 유사한 구성으로 리세스(133)(별도로 도시되지 않음) 주변에 경사진 측벽을 갖는다.
도 8을 참조하면, 도 7의 동작에 이어서, IMD(130)가 제2 절연 막(134) 및 제3 전도성 층(142) 위에 퇴적된다. IMD(130)는 산화물, 질화물, 산질화물, 실리콜 이산화물, 질소 함유 산화물, 질소 도핑된 산화물, 실리콘 산질화물(SixOyNz), 폴리머 등과 같은 유전체 재료를 포함할 수 있다. 실시예에서, IMD(130)는 약 5000 옹스트롬과 6000 옹스트롬 사이, 예를 들어 5500 옹스트롬의 두께를 갖는다. IMD(130)의 재료 및 제조 방법은 IMD(114)의 재료 및 제조 방법과 유사할 수 있다. 실시예에서, 그라인딩 또는 화학 기계적 연마(CMP; chemical mechanical planarization) 동작과 같은 평탄화 동작이 IMD(130)를 평탄화하고 IMD(130)의 과도한 재료를 제거하도록 채용될 수 있다.
그 후에, 마스크 층(138)이 IMD(130) 위에 형성된다. 마스크 층은 포토레지스트 재료 또는 질화물과 같은 유전체 재료로 형성될 수 있다. 처음에 마스킹 재료가 IMD(130) 위에 퇴적된다. 다음으로, IMD(130)에 형성될 전도성 비아의 기하 형상을 정의하는 개구를 갖는 마스크 층(138)을 형성하도록 패터닝 동작이 마스킹 재료에 대해 수행된다. 일부 실시예에서, 개구는 전도성 라인(112A, 112B, 및 112C)에 대응한다.
도 9는 IMD(130)에서 비아(136A, 136B, 및 136C)의 형성을 도시한다. 비아(136A, 136B, 및 136C)는 건식 에칭, 습식 에칭, 또는 이들의 조합과 같은 에칭 동작에 의해 형성될 수 있다. 본 실시예에서, 비아(136A, 136B 및 136C)는 단일 건식 에칭 동작 동안 형성된다. 일부 실시예에서, 비아(136A, 136B 및 136C)가 완료된 후에 마스크 층(138)이 제거되거나 에칭된다. 비아(136A, 136B 및 136C)는 IMD(130), 절연 막(124 및 134), 및 보호 층(116 및 118)을 통해 연장한다. 비아(136A, 136B 및 136C)는 각자의 전도성 라인(112A, 112B, 및 112C)의 상부 표면을 노출시킨다.
비아(136A)는 리세스(143 및 123)을 통해 연장한다. 일부 실시예에서, 비아(136A)는 스텝형 형상을 갖는다. 일부 실시예에서, 비아(136A)는 그의 상부로부터 시작하여 전도성 라인(112A)에 접하는 그의 바닥 단부를 향하며 점진적으로 줄어드는 스텝을 갖는다. 예를 들어, IMD(130)의 레벨에서 비아(136A)의 폭(W11)은 제3 전도성 층(142)의 레벨에서 리세스(143)에서의 비아(136A)의 폭(W12)보다 더 크다. 그 결과, 제3 전도성 층(142)의 상부 표면(142A)의 일부가 노출된다. 실시예에서, 상부 표면(142A)은 단면도에서 볼 때 약 100 옹스트롬과 약 400 옹스트롬 사이의 노출된 폭(W11-W12)을 갖는다. 또한, 리세스(143)의 레벨에서 비아(136A)의 폭(W12)은 리세스(123)의 레벨에서, 즉 제1 전도성 층(122)의 레벨에서 비아(136A)의 폭(W13)보다 더 크다. 그 결과, 제1 전도성 층(122)의 상부 표면(122A)의 일부가 노출된다. 실시예에서, 상부 표면(122A)은 단면도에서 볼 때 약 100 옹스트롬과 약 400 옹스트롬 사이의 노출된 폭(W12-W13)을 갖는다.
마찬가지로, 비아(136B)는 리세스(133)를 통해 연장한다. 일부 실시예에서, 비아(136B)는 스텝형 형상을 갖는다. 일부 실시예에서, 비아(136B)는 그의 상부로부터 시작하여 전도성 라인(112B)에 접하는 그의 바닥 단부를 향하며 점진적으로 줄어드는 스텝을 갖는다. 예를 들어, IMD(130)의 레벨에서 비아(136B)의 폭(W21)은 리세스(133)의 레벨에서, 즉 제2 전도성 층(132)의 레벨에서 비아(136B)의 폭(W22)보다 더 크다. 그 결과, 제2 전도성 층(132)의 상부 표면(132A)의 일부가 노출된다. 실시예에서, 상부 표면(132A)은 단면도에서 볼 때 약 100 옹스트롬과 약 400 옹스트롬 사이의 노출된 폭(W21-W22)을 갖는다.
비아(136C)는 전도성 라인(112C)과 접촉하도록 형성된다. 일부 실시예에서, 비아(136C)는 RDL(104)의 전도성 비아로서 작용하고, 커패시터 구조의 어떠한 전도성 층(122, 132, 및 142)과도 접촉하지 않는다. 비아(136C)는 비아(136A 및 136B)와 같은 스텝형 형상이 아닌 다른 형상을 갖지 않을 수 있다.
일부 실시예에서, 전도성 층(122, 132, 및 142)의 일부는, 에칭 동작이 측벽 상의 절연 재료를 완전히 제거할 수 있도록 경사진 측벽을 가질 수 있다. 대안의 실시예에서, 일부 절연 재료는 전도성 층(122, 132, 및 142)의 측벽 상에 남아있다. 예시적인 구성으로서, 비아(136A)는 단면도에서 볼 때 리세스(143)에서 제3 전도성 층(142)의 측벽을 노출시킨다. 마찬가지로, 비아(136B)는 단면도에서 볼 때 리세스(133)에서 제2 전도성 층(132)의 측벽을 노출시킨다. 일부 실시예에서, 제1 절연 막(124)의 일부는 리세스(123)에서 제1 전도성 층(122)의 측벽을 커버하도록 남는다.
도 8 및 도 9를 참조하면, 비아(136A, 136B, 및 136C)는 상이한 수의 전도성 층을 통해 연장한다(예컨대, 비아(136A)는 전도성 층(122 및 142)을 통해 연장하고, 비아(136B)는 제2 전도성 층(132)을 통해 연장하고, 비아(136C)는 어떠한 전도성 층을 통해서도 연장하지 않음). 그러나, 형성된 리세스(123, 133, 및 143)는 에칭 동작이 실질적으로 동일한 유전체 층 조합, 즉 제1 보호 층(116), 제2 보호 층(118), 절연 막(124 및 134), 및 IMD(130)를 통해 에칭할 수 있게 한다. 에칭 동작 동안 어떠한 전도성 층도 고려되지 않으며, 따라서 상이한 비아(136A, 136B, 및 136C)에 대하여 채용된 에칭 레시피 및 달성된 에칭 성능이 유사하다. 그 결과, 건식 에칭과 같은 단일 에칭 동작이 3개의 상이한 비아(136A, 136B, 및 136C)에 대하여 충분하며, 이는 제조 비용 및 시간의 절약을 제공한다.
도 10은 각각 비아(136A, 136B, 및 136C)에서 전도성 구조물(144A, 144B, 및 144C)의 형성을 예시한다. 전도성 구조물(144A, 144B, 및 144C)은 전도성 비아로서 볼 수 있다. 전도성 구조물(144A, 144B, 및 144C)의 재료는 예를 들어, 티타늄, 탄탈, 티타늄 질화물, 탄탈 질화물, 구리, 구리 합금, 니켈, 주석, 금, 및 이들의 조합을 포함한다. 일부 실시예에서, 전도성 구조물(144A, 144B, 및 144C)은 상이한 전도성 서브층들을 갖는 층상 구조를 포함한다. 예를 들어, 전도성 충전 재료(154A, 154B, 및 154C)의 퇴적 전에 처음에 시드 층(또는 글루 층)(146A, 146B, 및 146C)이 각자의 리세스의 바닥과 측벽 상에 라이닝된다. 시드 층(146A, 146B, 및 146C)은 티타늄, 티타늄 질화물 등과 같은 전도성 재료에 의해 형성될 수 있다. 전도성 충전 재료(154A, 154B, 154C) 또는 시드 층(146A, 146B, 및 146C)은 CVD, PVD, ALD, 전해도금, 스퍼터링 등을 사용하여 형성될 수 있다. 제1 전도성 층(122) 및 제3 전도성 층(142)은 전도성 구조물(144A)을 통해 서로 전도 결합되고 제2 전도성 층(132)으로부터 전기적으로 절연되며, 따라서 커패시터 구조의 조인트 전극으로 간주될 수 있다. 제2 전도성 층(132)은 전도성 구조물(144B)에 전도 결합되고 커패시터 구조의 또다른 전극으로 간주된다.
전도성 구조물(144C)은 전도성 라인(112C)에 전도 결합된다. 전도성 구조물(144C) 및 전도성 라인(112C)으로 구성된 전도성 루트는 커패시터 구조가 아닌 다른 로직 디바이스에 대하여 사용될 수 있다. 실시예에서, 전도성 구조물(144C)은 전도성 구조물(144A 및 144B)을 형성하는 것을 포함하는 동작 동안 형성된다.
도 10을 참조하면, 전도성 구조물(144A, 144B, 또는 144C)은 단면도에서 볼 때 전도성 층(122, 132, 및 142)의 측벽에 컨포멀한 스텝형 형상을 나타낸다. 실시예에서, 전도성 구조물(144A, 144B, 또는 144C)은 전도성 층(122, 132, 및 142) 및 절연 막(134 및 144)으로 형성된 스텝형 구성을 따르는 스텝형 형상을 갖는다. 전도성 구조물(144A)의 스텝형 형상은 제3 전도성 층(142)이 제3 전도성 층(142)의 측벽에 더하여 평면 표면(예컨대, 상부 표면(142A))을 통해 전도성 구조물(144A)에 접촉할 수 있게 한다. 더 큰 접촉 영역이 달성되고 접촉 저항이 감소된다. 마찬가지로, 제1 전도성 층(122)은 평면 표면, 예컨대 상부 표면(122A)을 통해 전도성 구조물(144A)에 전도 결합한다. 상부 표면(122A)의 접촉 영역이 제1 전도성 층(122)의 측벽의 접촉 영역보다 상당히 더 크기 때문에, 제1 전도성 층(122)의 측벽을 커버하는 제1 절연 막(124)의 악영향이 최소화될 수 있다. 또한, 전도성 구조물(144B)의 스텝형 형상은 제2 전도성 층(132)이 제2 전도성 층(132)의 측벽에 더하여 평면 표면(예컨대, 상부 표면(132A))을 통해 전도성 구조물(144B)에 접촉할 수 있게 한다.
본 실시예에서, 전도성 구조물(144A)은 제1 전도성 층(122) 및 제3 전도성 층(142)을 통해 이어지며 이들을 아래의 전도성 라인(112A)과 전도 결합한다. 다르게 말하자면, 제3 전도성 층(142)은 전도성 라인(112A)을 통해 RDL(104)의 나머지 회로에 전도 결합된다. 이러한 구성은, 드문드문 배치된 상호접속된 회로들 사이에 보다 나은 전극 영역을 갖기 위하여 커패시터 전극(예컨대, 제3 전도성 층(142))이 RDL(104)의 상부 부분에 형성될 때 유용하다. 그러나, 전도성 층(142) 위의 상호접속된 회로들이 드문드문 구성되기 때문에, 그 위의 부분을 통해 제3 전도성 층(142)에 대한 전기적 접속을 제공하는 것이 효율적이지 않을 수 있다. 결과적으로, 전도성 구조물(144A)의 런쓰루(run-through) 구성은 커패시터 전극의 전기적 성능을 향상시킬 수 있다.
전도성 구조물(144A, 144B, 및 144C)은 각각 IMD(130) 위로 연장하는 수평 부분(145A, 145B, 및 145C)을 포함한다. 수평 부분(145A, 145B, 및 145C)은 평면도에서 볼 때 원형 형상 또는 다각형 형상을 가질 수 있다. 일부 실시예에서, 수평 부분(145A, 145B, 및 145C)은 다른 디바이스와 전도 결합하기 위한 반도체 디바이스(100)의 입력/출력 패드 또는 콘택 패드로서 작용한다. 실시예에서, 수평 부분(145A, 145B, 및 145C)은 반도체 디바이스(100)의 최상부 층에 있다.
도 11은 일부 실시예에 따라 도 10의 반도체 디바이스(100)의 개략 평면도이다. 도 11은 단순하고 명확하게 하기 위해, 전도성 층(122, 132 및 142) 및 전도성 구조물(144A 및 144B)과 같은, 도 10에서의 일부 특징부의 평면도만 예시한다. 제2 전도성 층(132)은 전도성 층(122 및 142)과 부분적으로 중첩한다. 전도성 구조물(144A 또는 144B)은 스텝형 형상을 갖고, 도 10에서의 각각의 스텝은 그의 치수와 함께 상이한 라인 타입으로 예시되어 있다. 앞서 언급된 바와 같이, 전도성 구조물(144A 및 144B)의 스텝형 구성은 그의 상부 표면(142A, 122A 및 132A)으로부터 대응하는 전도성 층(142, 122, 및 132)과의 전도성 구조물(144A 또는 144B)의 접촉을 가능하게 한다. 각각의 스텝은 평면도에서 볼 때 원형 형상, 직사각형 형상, 또는 다각형 형상과 같은 상이한 형상을 가질 수 있다. IMD(130)의 레벨에서 비아(136A)의 영역(폭(W11)에 대응함)은 제3 전도성 층(142)의 레벨에서 리세스(143)에서의 비아(136A)의 영역(폭(W12)에 대응함)보다 더 크다. 마찬가지로, 제3 전도성 층의 레벨에서 비아(136A)의 영역은 리세스(123) 또는 제1 전도성 층(122)에서 비아(136A)의 영역(폭(W13)에 대응함)보다 더 크다. 또한, IMD(130)의 레벨에서 비아(136B)의 영역(폭(W21)에 대응함)은 리세스(133) 또는 제2 전도성 층(132)의 레벨에서 비아(136B)의 영역(폭(W22)에 대응함)보다 더 크다.
도 11은 또한 전도성 구조물(144A)의 경우와 마찬가지 방식으로 전도성 층(142 및 122)에 전도 결합하도록 형성되는 추가의 전도성 구조물(144D)을 보여준다. 비아(136A)의 형성 동안 비아가 비아(136A)가 인접하게 형성될 수 있으며, 그 다음에 전도성 구조물(144D)을 형성하도록 이러한 비아 안으로 전도성 재료의 퇴적이 이어질 수 있다. 또한, 전도성 구조물(144B)의 경우와 마찬가지 방식으로 전도성 구조물(144E)이 제2 전도성 층(132)에 전도 결합하도록 형성된다. 실시예에서, 전도성 구조물(144A 및 144D)은 병합된 전도성 구조물을 형성하도록 전도성 라인 또는 스트립을 통해 전도 결합된다. 제안하는 복수의 전도성 비아 구성은 추가의 전도성 구조물을 수용하도록 수평 방향으로 연장하는 더 큰 커패시터 전극 영역을 가능하게 할 수 있다. 또한, 전도성 층에 전도 결합하는 추가의 전도성 비아(예컨대, 전도성 구조물(144D 또는 144E))의 배치를 통해, 커패시터 구조와 반도체 디바이스(100) 사이의 유효 접촉 저항이 더 감소된다.
도 12 내지 도 18은 일부 실시예에 따라 반도체 디바이스(200)를 제조하는 방법에 대한 중간 구조물의 단면도들이다. 반도체 디바이스(200)를 형성하는 것의 일부 양상은 반도체 디바이스(100)를 형성하는 것의 경우와 유사하며, 따라서 단순하고 명확하게 하기 위해 여기에서 반복되지 않는다. 상이한 도면들에 걸쳐 사용되는 유사한 참조 번호는 상이한 도면들에 걸쳐 그 참조 번호의 유사한 재료, 구성 및 특징을 나타낸다. 도 12를 참조하면, 기판(102) 및 RDL(104)의 부분(106)이 연속적으로 형성된다. 다음으로, 층(107) 및 보호 층(116 및 118)이 순차적으로 부분(106) 위에 형성된다. 전도성 라인(112A 내지 112C)에 추가적으로, 층(107)은 전도성 라인(112D)을 포함한다. 전도성 라인(112D)의 재료 및 형성 방법은 전도성 라인(112A)의 재료 및 형성 방법과 유사하다.
계속해서 도 12를 참조하면, 전도성 층(222, 232, 및 242) 및 절연 막(224, 234 및 244)이 제2 보호 층(118) 위에 번갈아 형성된다. 전도성 층(222, 232 및 242)은 커패시터 전극으로서 작용하고 반도체 디바이스(100)에서 각각 전도성 층(122, 132, 및 142)에 대응한다. 전도성 층(222, 232 및 242)의 형성 방법, 기하 형상 및 재료는 전도성 층(122, 132, 및 142)의 경우와 유사할 수 있다. 그러나, 층(222 및 232)의 전면 층 형성 바로 다음에 어떠한 패터닝 동작도 수행되지 않는다. 절연 막(224 및 234)은 커패시터 전극을 전기적으로 절연시키는 절연 재료로서 작용하고, 반도체 디바이스(100)에서 절연 막(124 및 134)에 대응한다. 절연 막(224, 234 및 244)의 형성 방법, 기하 형상 및 재료는 절연 막(124 및 134)의 경우와 유사할 수 있다. 그러나, 막 형성 바로 다음에 어떠한 패터닝 동작도 수행되지 않는다. 일부 실시예에서, 절연 막(244)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은, 절연 막(224 및 234)과는 상이한 유전체 재료로 형성될 수 있다. 본 실시예에서, 절연 막은 실리콘 질화물로 형성된다.
도 13 내지 도 16은 전도성 층(222, 232 및 242) 및 절연 막(224, 234 및 244)의 패터닝 동작을 예시한다. 처음에, 도 13에 예시된 바와 같이, 마스크 층(282)이 절연 막(244) 위에 퇴적된다. 마스크 층(282)은 포토레지스트 재료를 포함할 수 있다. 대안으로서, 마스크 층(282)은 산화물, 질화물, 산질화물 등과 같은 유전체 재료를 포함할 수 있다. 마스크 층(282)은 예를 들어 절연 막(244)의 표면에 스핀 온될 수 있으며 그 다음에 패터닝 동작이 이어질 수 있다. 따라서, 비아(236A, 236B, 236C, 및 236D)가 패터닝된 마스크 층(282)에 형성된다. 실시예에서, 비아(236A 내지 236D)는 평면도에서 볼 때 원형 형상을 가질 수 있다. 일부 실시예에서, 비아(236A 내지 236D)는 평면도에서 볼 때 직사각형과 같은 다각형 형상을 가질 수 있다. 다음으로, 마스크로서 마스크 층(282)을 이용해 절연 막(244) 및 전도성 층(242)의 일부를 제거하도록 에칭 동작이 수행된다. 에칭 동작은 건식 에칭, 습식 에칭 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 도 13에 예시된 에칭은 절연 막(244) 및 전도성 층(242)을 제거한다. 그 결과, 비아(236A 내지 236D)는 아래로 연장하고, 절연 막(234)의 상부 표면(234A)의 일부가 노출되며, 예를 들어 비아(236A 및 236C)에서 상부 표면(234A)이 노출된다. 상이한 비아(236A 내지 236D)를 형성할 때 에칭이 유사한 층들(즉, 절연 막(244) 및 전도성 층(242))을 제거하므로, 상이한 재료의 원치않는 오버에칭 또는 언더에칭이 최소화될 수 있도록 에칭 동작의 가변 요인이 쉽게 관리될 수 있다. 일부 실시예에서, 에칭 동작이 완료될 때, 마스크 층(282)이 제거될 수 있다.
도 14는 절연 막(234 및 244) 및 전도성 층(232 및 242)의 패터닝 동작을 도시한다. 마스크 층(284)이 절연 막(244) 위에 퇴적된다. 마스크 층(284)은 마스크 층(282)의 재료와 유사한 재료를 포함할 수 있다. 마스크 층(284)은 예를 들어 절연 막(244)의 표면에 스핀 온될 수 있으며 그 다음에 패터닝 동작이 이어질 수 있다. 마스크 층(284)은 비아(236A)에서의 절연 막(244)의 부분을 커버하면서 비아(236B, 236C 및 236D)를 개방되게 유지한다. 또한, 새로운 비아(236E)가 비아(236B와 236C) 사이에 형성된다. 일부 실시예에서, 마스크 층(284)에서의 비아(236B, 236C 또는 236D)의 비아 폭은 마스크 층(282)에서의 대응하는 비아 폭보다 더 작다. 다음으로, 마스크로서 마스크 층(284)을 이용해 절연 막(234) 및 전도성 층(232)의 일부를 제거하도록 에칭 동작이 수행된다. 에칭 동작은 건식 에칭, 습식 에칭 또는 이들의 조합을 포함할 수 있다. 도 14에 예시된 에칭은 비아(236B, 236C, 및 236D)로부터 절연 막(234) 및 전도성 층(232)을 제거한다. 따라서, 절연 막(224)의 상부 표면(224A)의 일부가 비아(236B, 236C, 및 236D)를 통해 노출된다. 마찬가지로, 에칭은 비아(236E)로부터 절연 막(244) 및 전도성 층(242)을 제거한다. 따라서, 절연 막(234)의 상부 표면(234A)의 일부가 비아(236E)를 통해 노출된다. 비아(236B, 236C, 236D, 및 236E)에 대하여 스텝형 형상, 예컨대 2단 형상이 획득된다. 일부 실시예에서, 도 14에서의 에칭 동작이 완료될 때, 마스크 층(284)이 제거될 수 있다.
도 15는 절연 막(224 및 234) 및 전도성 층(222 및 232)의 패터닝 동작을 도시한다. 마스크 층(286)이 절연 막(244) 위에 퇴적된다. 마스크 층(286)은 마스크 층(282 또는 284)의 재료와 유사한 재료를 포함할 수 있다. 마스크 층(286)은 예를 들어 절연 막(244)의 표면에 스핀 온될 수 있으며, 그 다음에 패터닝 동작이 이어질 수 있다. 마스크 층(284)은 비아(236A)를 커버하면서 비아(236B, 236C, 236D, 및 236E)를 개방되게 유지한다. 일부 실시예에서, 마스크 층(286)에서의 비아(236B 내지 236E)의 각각의 비아 폭은 마스크 층(284)에서의 대응하는 비아 폭보다 더 작다. 다음으로, 마스크로서 마스크 층(286)을 이용해 절연 막(224) 및 전도성 층(222)의 일부를 제거하도록 에칭 동작이 수행된다. 에칭 동작은 건식 에칭, 습식 에칭 또는 이들의 조합을 포함할 수 있다. 도 15에 예시된 에칭은 비아(236B, 236C, 및 236D)로부터 절연 막(224) 및 전도성 층(222)을 제거한다. 따라서, 제2 보호 층(118)의 상부 표면(118A)의 일부가 비아(236B, 236C, 및 236D)를 통해 노출된다. 마찬가지로, 에칭은 비아(236E)로부터 절연 막(234) 및 전도성 층(232)을 제거한다. 따라서, 절연 막(224)의 상부 표면(224A)의 일부가 비아(236E)를 통해 노출된다. 비아(236B 내지 236E)에 대하여 스텝형 형상, 예컨대 3단 형상이 획득된다. 일부 실시예에서, 도 15에서의 에칭 동작이 완료될 때, 마스크 층(286)이 제거될 수 있다.
일부 실시예에서, 도 14 및 도 15에 도시된 에칭 동작은 병합될 수 있다. 에칭은 비아(236B 내지 236D)를 형성하기 위해 단일 마스크 층을 사용하여 절연 막(234), 전도성 층(232), 절연 막(224) 및 전도성 층(222)을 제거할 수 있다. 마찬가지로, 에칭은 비아(236E)를 형성하기 위해 단일 마스크 층을 사용하여 절연 막(244), 전도성 층(242), 절연 막(234) 및 전도성 층(232)을 제거할 수 있다. 그 결과, 비아(236B, 236C, 236D, 및 236E)는 도 15에 도시된 바와는 상이한 스텝형 형상, 즉 2단 형상을 나타낼 수 있다. 상이한 비아에 대하여 이러한 2단 비아를 형성하기 위해 에칭될 층들의 조합이 유사하므로, 오버에칭 또는 언더에칭 효과를 최소화하는 이점이 계속 실현될 수 있도록 에칭 동작의 변수가 쉽게 관리될 수 있다.
도 14 및 도 15에서의 에칭 동작이 병합되는 실시예에서, 반도체 디바이스(200)의 비아(236A 내지 236E)를 형성하기 위해 총 2번의 에칭 단계만 요구된다. 이와 달리, 도 3 내지 도 7을 참조하면, 반도체 디바이스(100)의 전도성 층(122, 132, 및 142) 각각의 형성은 각자의 패터닝 동작을 필요로 한다. 따라서 반도체 디바이스(200)의 제조 동작은 하나의 더 적은 에칭 단계가 필요하다는 점에서 유리하다. 프로세싱 비용 및 시간, 그리고 에칭 및 동반하는 표면 세척 동작 동안의 입자 오염 가능성이 더 감소될 수 있다. 또한, 반도체 디바이스(200)의 전술한 프로세싱 이점은 더 많은 수의 전도성 층을 갖는 구성에서 더 두드러진다. 예를 들어, 6층 구성에 있어서, 반도체 디바이스(100 및 200)의 전도성 층을 통해 전도성 비아를 형성하는 것은 각각 6번 및 3번의 패터닝 동작을 필요로 할 수 있다.
도 16을 참조하면, 전도성 층(222, 232 및 242)에 대해 에칭 동작이 수행된다. 일부 실시예에서, 에칭은 건식 에칭, 습식 에칭, 또는 이들의 조합이다. 실시예에서, 비아(236A 내지 236F)의 측벽을 측방향으로(laterally) 침식하도록 등방성 에칭이 이용된다. 실시예에서, 에칭 동작은 Cl2 등과 같은 에칭 가스를 채용할 수 있다. 에칭 동작 동안, 절연 막(224, 234 및 244)은 실질적으로 에칭되지 않은 채로 유지된다. 실시예에서, 절연 막에 대한 전도성 층의 에칭 비는 약 2.0과 약 20.0 사이이다. 비아(236A 내지 236E) 주변의 전도성 층(222, 232 및 242)의 에칭된 측벽은 만곡(curved) 형상을 포함할 수 있다.
일부 실시예에서, 전도성 층(222, 232 및 242)의 에칭된 측벽에 대해 비활성화 처리(inactivation treatment)가 수행된다. 실시예에서, 전도성 층(222, 232 또는 242)의 두께를 그의 측벽에서 산화시키기 위해 N2O와 같은 반응 가스가 사용된다. 따라서, 도 16에서 222B, 232B, 또는 242B로서 표기된 산화물 막, 예를 들어 티타늄 산화물 막이 비아(236A 내지 236F)에서 전도성 층(222, 232 및 242)의 산화되지 않은 측벽을 커버하며 형성된다. 이러한 산화물 막은 전도성 층(222, 232 및 242)과 이웃 특징부 사이의 의도치않은 쇼트 회로 또는 누설 전류를 막는 것을 돕는다.
도 17을 참조하면, 절연 막(244) 위에 IMD(230)가 형성된다. IMD(230)는 절연 막(244)을 커버할 수 있고 비아(236A 내지 236F)를 채운다. IMD(230)의 재료 및 형성 방법은 IMD(130)의 재료 및 형성 방법과 유사할 수 있다. 그 후에, 비아(236A 내지 236E)의 위치에 각각 대응하는 IMD(230)에서의 비아(238A 내지 238E)를 형성하도록 에칭 동작이 수행된다. 또한, 에칭 동작에 의해 비아(238B) 주변에 추가의 비아(238F 및 238G)가 형성된다. 에칭 동작은 건식 에칭 및 습식 에칭 동작을 포함할 수 있다. 비아(238A 내지 238E)의 에칭은 대응하는 비아(236A 내지 236E)의 폭보다 더 작은 비아 폭을 갖는다. 에칭은, 전도성 라인(112A 내지 112D)이 각각 비아(238D, 238B, 238F 및 238C)를 통해 노출되도록 보호 층(118 및 116)을 제거한다. 또한, 에칭은, 전도성 층(222, 232 및 242)의 각자의 상부 부분(예컨대, 222A, 232A, 및 242A)이 노출되도록, 각각 비아(238E, 238A, 및 238G)로부터 절연 막(222, 232 및 242)을 제거한다.
그 후에, 도 18에 도시된 바와 같이, 전도성 구조물(250, 260 및 270)이 비아(238A 내지 238G)에 형성된다. 처음에 전도성 재료가 IMD(230) 위에 그리고 비아(238A 내지 238G)에 퇴적된다. 구성 및 재료는 도 10에 관련하여 기재되고 예시된 전도성 구조물(144A, 144B 및 144C)과 유사할 수 있다. 전도성 재료를 에칭하도록 패터닝 동작이 수행되고, 따라서 전도성 구조물(250, 260 및 270)이 획득된다. 실시예에서, 전도성 구조물(250, 260 또는 270)은, 예를 들어 반도체 디바이스(100)의 시드 층(146A, 146B, 또는 146C)과 유사한 시드 층을 포함함으로써, 층상 구조를 가질 수 있다. 전도성 구조물(250)은 수직 부분(252 및 254)을 전도 결합하는 수평 부분을 갖는다. 수직 부분(252 및 254)은 IMD(230), 제1 보호 층(116) 또는 제2 보호 층(118)을 통해 전도성 비아로서 형성된다. 전도성 구조물(250)은 전도성 층(232)을 전도성 라인(112A)과 전도 결합하며, 전도성 층(232)은 커패시터 전극 중의 하나로서 간주된다. 기존의 방식은 전도성 층의 측벽을 통해서만 전도성 층을 전도성 비아와 연결한다. 전도성 비아(252)가 전도성 층(232)의 상부 표면으로부터 전도성 층(232)에 접촉하므로, 더 큰 접촉 영역이 획득될 수 있으며, 이는 커패시터 구조의 접촉 저항을 감소시킨다.
전도성 구조물(260)은 수직 부분(전도성 비아)(264 및 268)을 통해 전도성 층(222)을 전도성 층(242)과 전도 결합하도록 IMD(230) 위에 수평 부분(261)을 포함한다. 전도 결합을 통해, 전도성 층(222 및 242)은 집합적으로 커패시터 구조의 다른 전극으로서 간주된다. 또한, 전도성 구조물(260)은 전도성 비아(266 및 262)를 통해 전도성 라인(112B 및 112D)에 전도 결합된다. 전도성 비아(264 및 268)가 그의 상부 표면으로부터 전도성 층(222 및 242)에 접촉하므로, 더 큰 접촉 영역이 달성되며, 이는 커패시터 구조물의 접촉 저항을 감소시킨다.
전도성 구조물(270)은 전도성 라인(112C)에 전도 결합되는 수직 부분(전도성 비아)(272) 위에 수평 부분(271)을 포함한다. 전도성 비아(272) 및 전도성 라인(112C)으로 구성된 전도성 루트는 커패시터 구조가 다른 로직 디바이스에 대하여 사용될 수 있다. 실시예에서, 전도성 비아(272)는 전도성 구조물(150 및 160)이 형성되는 동작 동안 형성된다.
전도성 구조물(250, 260 및 270)의 수평 부분(251, 261 및 271)은 IMD(230) 위로 연장한다. 실시예에서, 수평 부분(251, 261, 및 271)은 평면도에서 볼 때 원형 형상 또는 다각형 형상을 가질 수 있다. 일부 실시예에서, 수평 부분(251, 261, 및 271)은 다른 디바이스와 전도 결합하기 위한 반도체 디바이스(100)의 입력/출력 패드 또는 콘택 패드로서 작용한다. 실시예에서, 수평 부분(251, 261, 및 271)은 반도체 디바이스(200)의 최상부 층에 있다.
도 19는 일부 실시예에 따른 도 18의 반도체 디바이스(200)의 개략 평면도이다. 도 18의 반도체 디바이스(200)의 단면도는 도 19에서의 절단선 AA을 따라 취해진다. 전도성 비아(252, 254, 262, 264, 266, 268 및 272)의 각각은 예로서 평면도에서 볼 때 원형 형상을 갖는다. 전도성 비아의 각각은 경사진 측벽을 가질 수 있다. 전도성 비아의 일부는 상이한 비아 레벨에서 상이한 비아 폭을 나타내는 동심원들을 가질 수 있다. 예를 들어, 전도성 비아(254)는 전도성 라인(112A), 전도성 층(222), 및 전도성 층(242)에서 각각, 아래에서 위로 표기되는, 상이한 비아 폭을 표시하는 3개의 점점 더 커지는 동심원들을 갖는다. 도시된 실시예에서, 반도체 디바이스(200)는 전도성 구조물(250)에 대한 전도성 비아(352 및 354), 전도성 구조물(260)에 대한 전도성 비아(362, 364 및 366), 및 전도성 구조물(270)에 대한 전도성 비아(368 및 372)를 더 포함한다. 추가의 전도성 비아는 RDL(104)과의 커패시터 구조의 전도성 접촉 영역을 증가시키는 것을 도울 수 있고 접촉 저항을 더 감소시킬 수 있다.
도 10을 참조하면, 전도성 층(122, 132 및 142)은 한정된 영역 안으로 연장한다. 이는 전도성 층(122 및 124)이 전도성 비아(144B)의 형성을 용이하게 하도록 패터닝되고 제2 전도성 층(132)이 전도성 비아(144A)의 형성을 용이하게 하도록 패터닝되기 때문이다. 그 결과, 제1 전극(전도성 층(122 및 142)으로 구성됨)과 제2 전극(제2 전도성 층(132)으로 구성됨) 사이의 중첩된 영역은 전도성 층(122, 132 및 142)의 전체 전극 영역에 비교하여 한정된다. 이와 달리, 도 18에 도시된 바와 같이, 전도성 비아(252, 254, 262, 264, 266, 268 및 272)와 대응하는 전도성 층(222, 232 및 242) 사이에 갭이 존재할 수 있다. 갭은 IMD(230)로 채워진다. 이러한 갭은 전도성 층(222, 232 및 242)이 적은 제한으로 수평으로 연장할 수 있게 해줄 수 있다. 다르게 말하자면, 전도성 층(222, 232 및 242)은, 전도성 비아(254, 262, 264, 266, 268 및 272)의 위치에서만 제외하고 서로 거의 완전히 중첩한다. 제1 전극(전도성 층(222 및 242)으로 구성됨)과 제2 전극(제2 전도성 층(232)으로 구성됨) 간의 용량성 결합은 그에 따라 증가된다. 그러므로, 반도체 디바이스(200)의 보다 나은 용량성 성능이 획득될 수 있다.
본 개시는 반도체 구조물로서, 제1 전극, 및 제1 전극 위에 배치되며 제1 전극으로부터 전기적으로 절연된 제2 전극을 포함하는 커패시터를 포함하는 반도체 구조물을 제공한다. 반도체 구조물은 또한, 제1 전극을 통해 연장하며 제1 전극의 평면 표면에 접촉하는 제1 전도성 비아를 포함한다. 반도체 구조물은, 제2 전극을 통해 연장하며 제2 전극의 평면 표면에 접촉하는 제2 전도성 비아를 더 포함한다.
본 개시는 반도체 구조물을 제공한다. 반도체 구조물은 제1 전도성 층 및 제1 전도성 층 위의 제2 전도성 층을 포함한다. 제1 전도성 층은 제2 전도성 층과 부분적으로 중첩하며 제2 전도성 층으로부터 전기적으로 절연된다. 반도체 구조물은 제1 전도성 층과 제2 전도성 층 사이의 제1 유전체 층 및 제2 전도성 층 위의 제2 유전체 층을 더 포함한다. 제1 전도성 층은 제1 유전체 층에 의해 제2 전도성 층으로부터 전기적으로 절연되면서 제2 전도성 층과 적어도 부분적으로 중첩한다. 반도체 구조물은 또한, 제2 전도성 층, 제1 유전체 층, 및 제2 유전체 층을 통해 연장하며 제1 전도성 층의 평면 표면 상에서 끝나는 전도성 비아를 갖는 제1 전도성 구조물을 포함한다.
본 개시는 반도체 구조물을 제조하는 방법으로서, 기판을 제공하는 단계; 기판 위에 제1 전도성 층을 형성하는 단계; 제1 전도성 층 위에 제1 유전체 층을 퇴적하는 단계; 제1 유전체 층 위에 제2 전도성 층을 형성하는 단계; 제2 전도성 층 위에 제2 유전체 층을 형성하는 단계; 제1 전도성 층, 제2 전도성 층, 제1 유전체 층 및 제2 유전체 층을 통해 복수의 비아를 형성하는 단계로서, 복수의 비아 중의 적어도 하나는 제1 전도성 층의 상부 표면을 노출시키는 것인, 단계; 및 복수의 비아에 전도성 구조물을 형성하는 단계를 포함하는 방법을 제공한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 구조물에 있어서,
제1 전극 및 상기 제1 전극 위에 배치되며 상기 제1 전극으로부터 전기적으로 절연된 제2 전극을 포함하는 커패시터;
상기 제1 전극을 통해 연장하며 상기 제1 전극의 평면 표면에 접촉하는 제1 전도성 비아; 및
상기 제2 전극을 통해 연장하며 상기 제2 전극의 평면 표면에 접촉하는 제2 전도성 비아를 포함하는 반도체 구조물.
실시예 2. 실시예 1에 있어서, 상기 제1 전극을 상기 제2 전극으로부터 전기적으로 절연시키는 제1 유전체 층을 더 포함하는 반도체 구조물.
실시예 3. 실시예 2에 있어서, 상기 제1 전극, 상기 제2 전극 및 상기 제1 유전체 층을 커버하는 제2 유전체 층을 더 포함하는 반도체 구조물.
실시예 4. 실시예 1에 있어서, 상기 제1 전도성 비아를 통해 상기 제1 전극에 전도 결합되며(conductively coupled) 상기 제2 전극으로부터 전기적으로 절연된 전도성 층을 더 포함하는 반도체 구조물.
실시예 5. 실시예 4에 있어서, 상기 제1 전도성 비아는 상기 전도성 층의 평면 표면에 더 접촉하는 것인 반도체 구조물.
실시예 6. 실시예 4에 있어서, 상기 전도성 층은 상기 제1 전극을 부분적으로 커버하는 것인 반도체 구조물.
실시예 7. 실시예 4에 있어서, 상기 제1 전도성 비아는, 상기 제1 전극의 레벨에서의 제2 폭보다 더 큰, 상기 전도성 층의 레벨에서의 제1 폭을 갖는 것인 반도체 구조물.
실시예 8. 실시예 4에 있어서, 상기 제1 전극, 상기 제2 전극 및 상기 전도성 층 위에 제3 유전체 층을 더 포함하며, 상기 제1 전도성 비아는 상기 제3 유전체 층을 통해 연장하는 것인 반도체 구조물.
실시예 9. 실시예 1에 있어서, 상기 제1 전도성 비아 및 상기 제2 전도성 비아의 각각은 하부 부분보다 더 넓은 상부 부분을 갖는 스텝형(stepped) 형상을 포함하는 것인 반도체 구조물.
실시예 10. 실시예 1에 있어서, 상기 제2 전도성 비아는 상기 제2 전극에 전도 결합된 측벽을 포함하는 것인 반도체 구조물.
실시예 11. 실시예 1에 있어서, 상기 제2 전극은 상기 제1 전극의 하나의 단부에서 코너를 포함하는 것인 반도체 구조물.
실시예 12. 실시예 1에 있어서, 상기 제1 전극과 상기 제2 전극 중의 적어도 하나는 경사진(angled) 측벽을 포함하는 것인 반도체 구조물.
실시예 13. 반도체 구조물에 있어서,
제1 전도성 층;
상기 제1 전도성 층 위의 제2 전도성 층;
상기 제1 전도성 층과 상기 제2 전도성 층 사이의 제1 유전체 층으로서, 상기 제1 전도성 층은 상기 제1 유전체 층에 의해 상기 제2 전도성 층으로부터 전기적으로 절연되면서 상기 제2 전도성 층과 적어도 부분적으로 중첩하는 것인, 상기 제1 유전체 층;
상기 제2 전도성 층 위의 제2 유전체 층; 및
상기 제2 전도성 층, 상기 제1 유전체 층, 및 상기 제2 유전체 층을 통해 연장하며 상기 제1 전도성 층의 평면 표면 상에서 끝나는 전도성 비아를 포함하는 제1 전도성 구조물을 포함하는 반도체 구조물.
실시예 14. 실시예 13에 있어서, 상기 제1 전도성 층의 측벽을 커버하는 산화물 막을 더 포함하는 반도체 구조물.
실시예 15. 실시예 13에 있어서, 상기 제2 전도성 층 위에 제3 전도성 층을 더 포함하고, 상기 제1 전도성 구조물은, 상기 제2 유전체 층 위에 배치되며 상기 전도성 비아를 통해 상기 제1 전도성 층을 상기 제3 전도성 층과 전도 결합하는 수평 부분을 더 포함하는 것인 반도체 구조물.
실시예 16. 실시예 13에 있어서, 상기 제2 전도성 층의 평면 표면에 접촉하는 제2 전도성 구조물을 더 포함하는 반도체 구조물.
실시예 17. 실시예 13에 있어서, 상기 제1 전도성 층 아래에 상기 제1 전도성 구조물에 전도 결합된 전도성 라인을 더 포함하는 반도체 구조물.
실시예 18. 반도체 구조물을 제조하는 방법에 있어서,
기판을 제공하는 단계;
기판 위에 제1 전도성 층을 형성하는 단계;
상기 제1 전도성 층 위에 제1 유전체 층을 퇴적하는 단계;
상기 제1 유전체 층 위에 제2 전도성 층을 형성하는 단계;
상기 제2 전도성 층 위에 제2 유전체 층을 형성하는 단계;
상기 제1 전도성 층, 상기 제2 전도성 층, 상기 제1 유전체 층 및 상기 제2 유전체 층을 통해 복수의 비아를 형성하는 단계로서, 상기 복수의 비아 중의 적어도 하나는 상기 제1 전도성 층의 평면 표면을 노출시키는 것인, 상기 복수의 비아 형성 단계; 및
상기 복수의 비아에 전도성 구조물을 형성하는 단계를 포함하는, 반도체 구조물을 제조하는 방법.
실시예 19. 실시예 18에 있어서, 상기 제1 전도성 층을 형성하는 단계 전에 상기 기판 위에 재배선 층을 형성하는 단계를 더 포함하고, 상기 제1 전도성 구조물은 상기 재배선 층에 접촉하는 부분을 포함하는 것인, 반도체 구조물을 제조하는 방법.
실시예 20. 실시예 18에 있어서, 상기 복수의 비아를 형성하는 단계 전에,
상기 제1 전도성 층 및 상기 제2 전도성 층을 에칭하는 단계;
상기 에칭된 제1 전도성 층 및 상기 에칭된 제2 전도성 층에 금속간 유전체를 퇴적하는 단계; 및
상기 금속간 유전체가 퇴적되는 상기 제1 전도성 층 및 상기 제2 전도성 층에 상기 복수의 비아를 형성하는 단계를 더 포함하는, 반도체 구조물을 제조하는 방법.

Claims (9)

  1. 반도체 구조물에 있어서,
    제1 전도성 평판, 제2 전도성 평판 및 제3 전도성 평판을 포함하는 커패시터 - 상기 제2 전도성 평판은 상기 제1 전도성 평판 및 상기 제3 전도성 평판으로부터 전기적으로 절연되고, 상기 제1 전도성 평판, 상기 제2 전도성 평판, 및 제3 전도성 평판 각각은 평면 표면을 포함함 -;
    상기 제1 전도성 평판을 상기 제2 전도성 평판으로부터 전기적으로 절연시키는 제1 유전체 층;
    상기 제1 전도성 평판, 상기 제1 유전체 층 및 상기 제3 전도성 평판을 통해 연장하며 상기 제1 전도성 평판의 평면 표면과, 상기 제1 유전체 층의 일부와, 상기 제3 전도성 평판의 평면 표면 및 측벽에 접촉하는 제1 전도성 비아 - 상기 제1 유전체 층의 일부는 상기 제1 전도성 평판의 경사진 측벽 상에 그리고 상기 제1 전도성 평판과 상기 제1 전도성 비아 사이에 측방향으로 배치됨 - ;
    상기 제2 전도성 평판을 통해 연장하며 상기 제2 전도성 평판의 평면 표면 및 측벽에 접촉하는 제2 전도성 비아; 및
    상기 제1 전도성 평판 아래에 있는 전도성 라인 - 상기 전도성 라인은 상부 표면을 포함하고, 상기 제1 전도성 비아는 상기 전도성 라인의 상기 상부 표면 상에서 끝남 - 을 포함하는 반도체 구조물.
  2. 청구항 1에 있어서, 상기 제1 전도성 평판, 상기 제2 전도성 평판 및 상기 제1 유전체 층을 커버하는 제2 유전체 층을 더 포함하는 반도체 구조물.
  3. 청구항 1에 있어서, 상기 전도성 라인은 상기 제1 전도성 비아를 통해 상기 제1 전도성 평판에 전도 결합되며(conductively coupled) 상기 제2 전도성 평판으로부터 전기적으로 절연되는 것인 반도체 구조물.
  4. 청구항 1에 있어서, 상기 제1 전도성 비아 및 상기 제2 전도성 비아의 각각은 하부 부분보다 더 넓은 상부 부분을 갖는 스텝형(stepped) 형상을 포함하는 것인 반도체 구조물.
  5. 청구항 1에 있어서, 상기 제2 전도성 비아는 상기 제2 전도성 평판에 전도 결합된 측벽을 포함하는 것인 반도체 구조물.
  6. 청구항 1에 있어서, 상기 제2 전도성 평판은 상기 제1 전도성 평판의 하나의 단부에서 코너를 포함하는 것인 반도체 구조물.
  7. 청구항 1에 있어서, 상기 제1 전도성 평판과 상기 제2 전도성 평판 중의 적어도 하나는 경사진(angled) 측벽을 포함하는 것인 반도체 구조물.
  8. 반도체 구조물에 있어서,
    반도체 기판; 및
    상기 반도체 기판 위에 배치되고 전기적으로 연결되는 재배선 층을 포함하고, 상기 재배선 층은:
    제1 전도성 라인 및 제2 전도성 라인; 및
    상기 제1 전도성 라인 및 상기 제2 전도성 라인 위의 커패시터를 포함하고, 상기 커패시터는,
    제1 전도성 평판;
    상기 제1 전도성 평판 위에 있는 제1 절연 필름;
    상기 제1 전도성 평판에 인접하고, 상기 제1 절연 필름에 의해 상기 제1 전도성 평판으로부터 전기적으로 절연되는 제2 전도성 평판;
    상기 제2 전도성 평판 위에 있는 제2 절연 필름
    상기 제2 전도성 평판 위에 있고, 상기 제2 절연 필름에 의해 상기 제2 전도성 평판으로부터 전기적으로 절연되는 제3 전도성 평판 - 상기 제1 전도성 평판, 상기 제2 전도성 평판, 및 상기 제3 전도성 평판 각각은 평면 표면을 포함함 -;
    상기 제1 전도성 평판, 상기 제1 절연 필름 및 상기 제3 전도성 평판을 통해 연장하는 제1 전도성 비아 - 상기 제1 전도성 비아는 상기 제1 전도성 라인 상에서 끝나고, 상기 제1 전도성 평판의 평면 표면, 상기 제1 절연 필름의 일부 및 상기 제3 전도성 평판의 평면 표면 및 측벽에 접촉하고, 상기 제1 절연 필름의 일부는 상기 제1 전도성 평판의 경사진 측벽 상에 그리고 상기 제1 전도성 평판과 상기 제1 전도성 비아 사이에 측방향으로 배치됨 -; 및
    상기 제2 절연 필름을 통해 연장하는 제2 전도성 비아 - 상기 제2 전도성 비아는 상기 제2 전도성 라인 상에서 끝나고, 상기 제2 전도성 평판의 평면 표면 및 측벽에 접촉함- 를 포함하는 것인,
    반도체 구조물.
  9. 반도체 구조물을 제조하는 방법에 있어서,
    기판을 제공하는 단계;
    기판 위에 제1 전도성 평판을 형성하는 단계;
    상기 제1 전도성 평판 위에 제1 유전체 층을 퇴적하는 단계;
    상기 제1 유전체 층 위에 제2 전도성 평판을 형성하는 단계;
    상기 제2 전도성 평판 위에 제2 유전체 층을 형성하는 단계;
    상기 제2 유전체 층 위에 제3 전도성 평판을 형성하는 단계; 및
    상기 제1 전도성 평판, 상기 제1 유전체 층 및 상기 제3 전도성 평판을 통해 제1 전도성 비아를 형성하고, 상기 제2 전도성 평판을 통해 제2 전도성 비아를 형성하는 단계를 포함하고, 상기 제1 전도성 비아는 상기 제1 전도성 평판의 평면 표면과, 상기 제1 유전체 층의 일부와, 상기 제3 전도성 평판의 평면 표면 및 측벽과 접촉하고, 상기 제1 유전체 층의 일부는 상기 제1 전도성 평판이 경사진 측벽 상에 그리고 상기 제1 전도성 평판과 상기 제1 전도성 비아 사이에 측방향으로 배치되고,
    상기 제2 전도성 비아는 상기 제2 전도성 평판의 평면 표면 및 측벽과 접촉하는 것인,
    반도체 구조물을 제조하는 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10804411B2 (en) * 2017-11-29 2020-10-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of forming the same
US10734474B2 (en) 2018-07-30 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal structure and methods of fabrication thereof
US10804230B2 (en) * 2018-10-17 2020-10-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and method of manufacturing the same
DE102020113457A1 (de) * 2019-08-27 2021-03-04 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleitervorrichtung mit mikroelektromechanischen systemvorrichtungen mit verbesserter gleichförmigkeit des hohlraumdrucks
US11491510B2 (en) 2019-08-27 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having microelectromechanical systems devices with improved cavity pressure uniformity
US11935826B2 (en) * 2020-05-27 2024-03-19 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitor between two passivation layers with different etching rates
US11715755B2 (en) 2020-06-15 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for forming integrated high density MIM capacitor

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221266A (ja) * 1994-02-08 1995-08-18 Mitsubishi Electric Corp Ｍｉｍキャパシタ及びその製造方法，並びに半導体装置の製造方法
KR20030076246A (ko) * 2002-03-21 2003-09-26 삼성전자주식회사 아날로그 커패시터를 갖는 반도체 소자 및 그 제조방법
JP2012164714A (ja) * 2011-02-03 2012-08-30 Rohm Co Ltd 半導体装置の製造方法および半導体装置
US20120286395A1 (en) * 2009-03-04 2012-11-15 Kevin John Fischer Embedded capacitor device and methods of fabrication
JP2013115285A (ja) * 2011-11-30 2013-06-10 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2013229582A (ja) * 2012-03-27 2013-11-07 Tdk Corp 薄膜コンデンサ
CN103456601A (zh) * 2012-05-31 2013-12-18 台湾积体电路制造股份有限公司 用于中介片的电容器及其制造方法
KR20140069166A (ko) * 2011-10-01 2014-06-09 인텔 코오퍼레이션 온-칩 커패시터 및 그 조립 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5538592A (en) * 1994-07-22 1996-07-23 International Business Machines Corporation Non-random sub-lithography vertical stack capacitor
US5774326A (en) 1995-08-25 1998-06-30 General Electric Company Multilayer capacitors using amorphous hydrogenated carbon
TW563142B (en) 2001-07-12 2003-11-21 Hitachi Ltd Thin film capacitor, and electronic circuit component
US7217981B2 (en) 2005-01-06 2007-05-15 International Business Machines Corporation Tunable temperature coefficient of resistance resistors and method of fabricating same
JP4997757B2 (ja) 2005-12-20 2012-08-08 富士通株式会社 薄膜キャパシタ及びその製造方法、電子装置並びに回路基板
KR100764741B1 (ko) 2006-06-08 2007-10-08 삼성전자주식회사 반도체 장치 및 그 형성 방법
CN101989621B (zh) 2009-08-06 2012-03-07 中芯国际集成电路制造(上海)有限公司 Mim电容器及其制造方法
US20130334657A1 (en) 2012-06-15 2013-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Planar interdigitated capacitor structures and methods of forming the same
US9153504B2 (en) 2013-10-11 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal insulator metal capacitor and method for making the same
CN105226044B (zh) 2014-05-29 2018-12-18 联华电子股份有限公司 集成电路及形成集成电路的方法
US9871095B2 (en) 2016-03-17 2018-01-16 Taiwan Semiconductor Manufacturing Company Ltd. Stacked capacitor with enhanced capacitance and method of manufacturing the same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221266A (ja) * 1994-02-08 1995-08-18 Mitsubishi Electric Corp Ｍｉｍキャパシタ及びその製造方法，並びに半導体装置の製造方法
KR20030076246A (ko) * 2002-03-21 2003-09-26 삼성전자주식회사 아날로그 커패시터를 갖는 반도체 소자 및 그 제조방법
US20120286395A1 (en) * 2009-03-04 2012-11-15 Kevin John Fischer Embedded capacitor device and methods of fabrication
JP2012164714A (ja) * 2011-02-03 2012-08-30 Rohm Co Ltd 半導体装置の製造方法および半導体装置
KR20140069166A (ko) * 2011-10-01 2014-06-09 인텔 코오퍼레이션 온-칩 커패시터 및 그 조립 방법
JP2013115285A (ja) * 2011-11-30 2013-06-10 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
JP2013229582A (ja) * 2012-03-27 2013-11-07 Tdk Corp 薄膜コンデンサ
CN103456601A (zh) * 2012-05-31 2013-12-18 台湾积体电路制造股份有限公司 用于中介片的电容器及其制造方法

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