JPH07221266A - Ｍｉｍキャパシタ及びその製造方法，並びに半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 基板上のキャパシタ下部電極による段差部で
生ずる誘電体膜のカバレッジ不良が素子の信頼性に悪影
響を与えるのを抑制することができ、これによりその信
頼性を製造プロセスの増大を回避しつつ向上する。 【構成】 キャパシタ下部電極となる第１の導体層２の
両側にサイドウォール８を形成して、該第１の導体層２
を、その側壁部にその下側ほど外へ広がった部材を有す
る構造とした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＩＭ(Metal-Insulat
or-Metal) キャパシタ及びその製造方法，並びに半導体
装置の製造方法に関し、特にキャパシタ下部電極の構造
及びその形成方法に関するものである。

【０００２】

【従来の技術】図１４は従来のＭＩＭキャパシタの断面
図であり、また図１５は従来のキャパシタの製造方法を
工程順に説明するための図である。図において、１はＧ
ａＡｓまたはＡｌ2 Ｏ3 等の基板、２は基板１上に蒸着
法やメッキ法等の方法により形成された、Ａｕ，Ａｌ等
の導電性物質からなる第１の導体層である。３は上記基
板１及び第１の導体層２上に形成された、ＳｉＯＮ等の
絶縁性物質よりなる絶縁膜、４は上記第１の導体層２上
に該絶縁膜３を介して形成された、Ａｕ，Ａｌ等の導電
性物質からなる第２の導体層、５は上記基板１上に形成
された、Ａｕ，Ａｌ等の金属により構成される配線層、
７は第２の導体層４と配線金属５とを結線するＡｕやＡ
ｌ等からなる接続配線であり、６は該接続配線７の下側
部分に形成された、ポリイミド等からなる絶縁部材であ
る。なお上記第２の導体層４と配線金属５との結線に
は、上記絶縁部材６に形成した接続配線７に代えて、エ
アーブリッジ配線を用いてもよい。

【０００３】ここで、上記第１の導体層２，第２の導体
層４，及び絶縁膜３の一部３ａにより平行平板型コンデ
ンサ（以下、ＭＩＭキャパシタともいう。）１３０が構
成されており、上記第１の導体層２，及び第２の導体層
４は、それぞれ該キャパシタ１３０の下部電極，及び上
部電極となっており、また上記絶縁膜３の上記両導体層
２，４に挟まれた部分３ａは上記キャパシタ１３０の誘
電体膜となっている。そして上記ＭＩＭキャパシタ１３
０は、上記接続配線７による上部電極４と上記配線層５
との接続により、基板１上の他の回路要素に接続されて
いる。

【０００４】次に上記従来のキャパシタの製造方法につ
いて説明する。まず、基板１上にＡｕやアルミ等の導電
性物質の蒸着，リフトオフにより、ＭＩＭキャパシタの
下部電極となる第１の導体層２を形成し（図１５(a)
）、該第１の導体層２，及び基板１上全面にＳｉＯＮ
等の絶縁物質の堆積により絶縁膜３を形成する（図１５
(b) ）。

【０００５】そして、基板１上に選択的にＡｕ，Ａｌ等
の金属膜を形成して、上記絶縁膜３の、第１の導体層２
上に対応する部分に上記ＭＩＭキャパシタの上部電極と
なる第２の導体層４を、また基板１上の所定部分に配線
層５を形成する（図１５(c)）。

【０００６】次に、該第１の導体層２と該配線層５との
間にポリイミドからなる絶縁部材６を選択的に形成し
（図１５(d) ）、その後、レジスト膜２４をマスクとす
る選択メッキにより接続配線７を形成して、該接続配線
７により上記第１の導体層２と上記配線層５とを電気的
に接続する（図１５(e) ）。最後に、上記レジスト膜２
４を除去して、その上部電極４が配線層５に接続された
ＭＩＭキャパシタ１３０を完成する（図１５(f) ）。

【０００７】ところで、一般に上記第１の導体層２は、
リフトオフ法により形成されるためその側端部では凹凸
やケバが生じ易く、また、基板１上での上記第１の導体
層２による段差は大きく、このため上記基板１及び第１
の導体層２上全面に形成される絶縁膜３は、その第１の
導体層２の両側部でのカバレッジが悪くなり易いもので
あった。

【０００８】従って、上記接続配線７を絶縁膜３の段差
部分を跨ぐようその上に直に形成すると、上述した絶縁
膜３のカバレッジ不良によって、ＭＩＭキャパシタの信
頼性が著しく損なわれることとなる。またこのような信
頼性の劣化は、一般に上記絶縁膜３が、ＭＩＭキャパシ
タの単位面積当たりの容量を増加させるために数千オン
グストローム以下の薄膜となっているため、該絶縁膜３
の側端部分の凹凸や膜ストレスの影響によって非常に生
じ易いものであった。

【０００９】そこで、従来のＭＩＭキャパシタの製造方
法では、上記のような絶縁膜３のカバレッジ不良による
ＭＩＭキャパシタの信頼性の劣化を避けるために、接続
配線７を絶縁膜３の段差部分に直に形成するのではな
く、この段差部分にポリイミド等の絶縁部材６を介して
形成したり、あるいは上記接続配線７をエアーブリッジ
構造としたりすることにより、ＭＩＭキャパシタを、上
記絶縁膜３のカバレッジ不良がその信頼性劣化の原因と
ならないような構造としていた。

【００１０】

【発明が解決しようとする課題】ところが、上記従来の
ＭＩＭキャパシタの製造方法では、上記接続配線７を絶
縁部材６を介して絶縁膜３上に形成する場合、上記絶縁
部材６を形成するための工程が増加することとなるとい
う問題や、上記絶縁部材６を構成するポリイミドは、温
度が上昇すると吸湿により膨張するという性質があるた
め、この吸湿による膨張により、上記絶縁部材６上の接
続配線７が破損するといった問題があった。

【００１１】また、上記接続配線７をエアーブリッジ構
造とする場合には、エアブリッジ構造を形成するための
複雑な工程が必要となり、製造工程が著しく増加してし
まうという問題点があった。

【００１２】さらに、第１の導体層２の低抵抗化により
回路の損失を少なくするために、第１の導体層２を厚膜
化すると、該第１の導体層２の側端部における段差が大
きくなって絶縁膜３のカバレッジが一層悪くなる。この
場合には、該絶縁膜３の剥離やクラック等の問題が生じ
易くなり、また接続配線７の形成が絶縁膜３の端部にお
ける段差のために困難となるという問題があった。

【００１３】本発明は上記のような問題点を解決するた
めになされたもので、基板上のキャパシタ下部電極によ
る段差部で生ずる誘電体膜のカバレッジ不良が素子の信
頼性に悪影響を与えるのを抑制することができ、これに
よりその信頼性を製造プロセスの増大を回避しつつ、向
上することができるＭＩＭキャパシタ及びその製造方法
を得ることを目的とする。

【００１４】また、本発明は、ＭＩＭキャパシタ及び電
界効果型トランジスタを含む半導体装置を、キャパシタ
下部電極の側端部での誘電体膜のカバレッジ不良を抑制
しつつ、しかも製造プロセスの増大を招くことなく製造
することができる半導体装置の製造方法を得ることを目
的とする。

【００１５】

【課題を解決するための手段】この発明に係るＭＩＭキ
ャパシタは、基板上に形成され、容量素子の第１電極と
しての第１の導体層と、上記基板及び第１の導体層上に
形成され、その第１の導体層上の部分が容量素子の誘電
体となる絶縁膜と、該絶縁膜上に形成され、その第１の
導体層と対向する部分が容量素子の第２電極となる第２
の導体層とを備え、上記第１の導体層を、その側壁部に
その下側ほど外へ広がった形状のものを有する構造とし
たものである。

【００１６】この発明は上記ＭＩＭキャパシタにおい
て、上記第１の導体層を、その側壁部に、その下側ほど
外へ広がった形状のサイドウォールを備えた構造とした
ものである。この発明は上記ＭＩＭキャパシタにおい
て、上記第１の導体層を、その側壁部にその下側ほど外
へ広がった傾斜面を有する構造としたものである。

【００１７】この発明は上記ＭＩＭキャパシタにおい
て、上記第１の導体層を、その側壁部にその下側ほど外
へ広がった階段形状を有する構造としたものである。こ
の発明は上記ＭＩＭキャパシタにおいて、上記第１の導
体層の階段形状を有する側壁部を、その各段の側面がそ
の下側ほど広がった傾斜面となった構造としたものであ
る。

【００１８】この発明は上記ＭＩＭキャパシタにおい
て、上記基板を、その第１の導体層下側の部分に形成さ
れたバイアホールと、上記基板の裏面側に形成された裏
面電極と、上記バイアホール内に形成され、第１の導体
層及び裏面電極につながるバイアホール内導体層とを有
する構造とし、上記第１の導体層を、上記バイアホール
内導体層の抵抗成分を介して上記裏面電極と電気的に接
続したものである。

【００１９】この発明に係るＭＩＭキャパシタの製造方
法は、基板上に形成した第１の導体層に、耐エッチング
層をマスクとして異方性エッチングを施して、容量素子
の第１電極を、その側壁面が下側ほど外へ広がった傾斜
面となるよう形成し、その後、上記基板，及び第１の導
体層上に絶縁膜を、その第１の導体層上の部分が容量素
子の誘電体となるよう形成し、その上に第２の導体層
を、その第１の導体層と対向する部分が容量素子の第２
電極となるよう形成するものである。

【００２０】この発明に係るＭＩＭキャパシタの製造方
法は、基板上に、容量素子の第１電極の下半部として第
１の導体層を形成するとともに、上記第１の導体層上
に、上記第１電極の上半部として、上記第１の導体層よ
り幅が狭い第２の導体層を形成して、その下側ほど外へ
広がった階段形状の側壁面を有する容量素子の第１電極
を形成し、その後、該第１電極を構成する第１，第２の
導体層に異方性エッチングを施して、上記階段形状の側
壁面の各段の側面をその下側ほど外へ広がった傾斜面と
し、上記基板，及び第１，第２の導体層上に絶縁膜を形
成し、さらに該絶縁膜上に第３の導体層を、その上記第
１，第２の導体層と対向する部分が容量素子の第２電極
となるよう形成するものである。

【００２１】この発明に係る半導体装置の製造方法は、
基板上にゲート電極及びキャパシタの下部電極を形成し
た後、全面に絶縁膜を形成し、その後上記絶縁膜全面を
エッチングして上記ゲート電極の両側及びキャパシタの
第１電極の両側にそれぞれサイドウォールを形成するも
のである。

【００２２】

【作用】この発明においては、ＭＩＭキャパシタの下部
電極としての第１の導体層を、その側面部にその下側ほ
ど外へ広がった形状のものを有する構造としたから、基
板上のキャパシタ下部電極による段差部で生ずるキャパ
シタ誘電体膜のカバレッジ劣化を抑制することができ、
これにより上記段差部を覆うよう絶縁部材を形成した
り、該段差部を跨ぐ配線層をエアーブリッジ構造とした
りすることなく、ＭＩＭキャパシタの信頼性を高く保持
することができる。

【００２３】この発明においては、上記キャパシタ下部
電極，つまり第１の導体層を、その側壁部に、その下側
ほど外へ広がった形状のサイドウォールを備えた構造と
したので、上記第１の導体層の側壁部がなだらかな湾曲
面となり、上記カバレッジ劣化を一層抑制することがで
きる。

【００２４】この発明においては、上記キャパシタ下部
電極，つまり第１の導体層を、その側壁部にその下側ほ
ど外へ広がった傾斜面を有する構造としたので、上記カ
バレッジ劣化を抑制するための第１の導体層側壁部の構
造を、上記第１の導体層に異方性エッチングを施すとい
う簡単な処理により形成することができる。

【００２５】この発明においては、上記キャパシタ下部
電極，つまり第１の導体層を、その側壁部にその下側ほ
ど外へ広がった階段形状を有する構造としたので、上記
カバレッジ劣化を抑制するための下部電極側壁部の構造
を、幅の広い導体層と幅の狭い導体層とを同じ位置に積
層するという簡単な処理により形成することができる。

【００２６】この発明においては、上記キャパシタ下部
電極，つまり第１の導体層の階段形状を有する側壁部
を、その各段の側面がその下側ほど広がった傾斜面とし
たので、第１の導体層による基板上の段差部が、単なる
階段形状の側壁部を有する第１の導体層による段差部に
比べてなだらかになり、第１の導体層による段差部での
キャパシタ誘電体膜のカバレッジ劣化をより抑えること
ができる。

【００２７】この発明においては、基板上に形成したＭ
ＩＭキャパシタの下部電極を、基板のバイアホール内に
形成した接続導体層により基板の裏面電極に接続したの
で、上記ＭＩＭキャパシタと接続導体層の抵抗成分とに
よりＣＲ回路が構成されることとなり、基板上でのＣＲ
回路の占める面積を低減することができる。

【００２８】この発明においては、基板上に形成した第
１の導体層に、耐エッチング層をマスクとして異方性エ
ッチングを施して、容量素子の第１電極を、その側壁面
が下側ほど外へ広がった傾斜面となるよう形成するの
で、キャパシタ下部電極である第１の導体層の加工をエ
ッチング処理１回という簡単なものとできる。

【００２９】またこのエッチング処理により、カバレッ
ジ劣化を促進する第１の導体層側壁部の凹凸やケバを除
去することができ、カバレッジ劣化を大きく低減するこ
とができる。

【００３０】この発明においては、キャパシタ下部電極
となる導体層を、その側壁部が階段形状となるよう形成
した後、該導体層に異方性エッチングを施して、上記階
段形状の側壁部の各段の側面をその下側ほど外へ広がっ
た傾斜面とするので、第１の導体層による基板上での段
差部を、側壁部を単なる階段形状とした導体層による基
板上での段差部に比べてよりなだらかなものにする工程
を、エッチング処理１回という簡単なものとできる。

【００３１】この発明においては、基板上にゲート電極
及びキャパシタの下部電極を形成した後、全面に絶縁膜
を形成し、その後上記絶縁膜全面をエッチングして上記
ゲート電極の両側及びキャパシタの第１電極の両側にそ
れぞれサイドウォールを形成するので、ゲート電極のサ
イドウォールを形成する工程で、ＭＩＭキャパシタ下部
電極の側壁部にサイドウォールが形成されることとな
り、ＭＩＭキャパシタ及び電界効果型トランジスタを含
む半導体装置を、キャパシタ下部電極の側端部での誘電
体膜のカバレッジ劣化を抑制しつつ、しかも製造プロセ
スの増大を招くことなく製造することができる。

【００３２】

【実施例】

実施例１．図１は本発明の実施例１によるＭＩＭキャパ
シタの断面図であり、また図２は上記ＭＩＭキャパシタ
の製造方法を工程順に説明するための図である。図にお
いて、図１５と同一符号は同一のものを示し、１０１は
本実施例のＭＩＭキャパシタであり、その下部電極を構
成する第１の導体層２は、その側壁部にその下側ほど外
へ広がった形状のサイドウォール８を有している。ここ
でこのサイドウォール８は、ＳｉＯ2 等の絶縁性物質に
より構成されている。

【００３３】上記第１の導体層２，サイドウォール８及
び基板１上には、絶縁膜３を介して第２の導体層１４が
形成されており、該第２の導体層１４の、上記第１の導
体層１と対向する部分１４ａがＭＩＭキャパシタの上部
電極となっており、また第２の導体層１４の基板上の部
分が配線１４ｃとなっている。そしてこれらの配線１４
ｃと上記ＭＩＭキャパシタの下部電極２とは、上記第２
の導体層１４のサイドウォール８上の部分１４ｂにより
電気的に接続されている。また、上記絶縁膜３の、上記
キャパシタ下部電極２と上部電極１４ａとに挟まれた部
分３ａはキャパシタ誘電体膜となっている。

【００３４】次に製造方法について説明する。まず、例
えばＧａＡｓ基板１上にＭＩＭキャパシタの下部電極と
なる第１の導体層２を形成し（図２(a) ）、続いて該基
板１及び第１の導体層２上全面にＳｉＯ2 を堆積して絶
縁膜８ａを形成する（図２(b) ）。その後ドライエッチ
ングで上記絶縁膜８ａを全面エッチングして、上記第１
の導体層２の側壁部にサイドウォール８を形成する（図
２(c) ）。

【００３５】次に、ＳｉＯＮ等の絶縁性物質を全面に堆
積して、上記第１の導体層２上の部分３ａがＭＩＭキャ
パシタの誘電体膜となる絶縁膜３を形成し（図２(d)
）、さらにその上にＡｕ，Ａｌ等の第２の導体層１４
を、上記第１の導体層２と対向する部分１４ａがＭＩＭ
キャパシタの上部電極となるよう形成して、本実施例の
ＭＩＭキャパシタ１０１を完成する（図２(e) ）。

【００３６】このように本実施例では、第１の導体層２
の両側にサイドウォール８を形成して、キャパシタ下部
電極となる第１の導体層２を、その側壁部にその下側ほ
ど外へ広がった部材を有する構造としたので、基板上の
キャパシタ下部電極，つまり第１の導体層２による段差
部で生ずるキャパシタ誘電体膜３ａのカバレッジ劣化を
抑制することができ、また、この実施例では、上記第１
の導体層２の側壁部に設けられている部材がサイドウォ
ール８であり、その表面がなめらかな湾曲形状となって
いるため、上記カバレッジ劣化を抑制する効果は非常に
大きい。

【００３７】このため、上記絶縁膜３上にキャパシタ下
部電極による段差部分を跨ぐよう直に配線を形成した場
合の、絶縁膜３のカバレッジ劣化による信頼性の低下は
ほとんどなくなり、上記段差部を覆うようポリイミドか
らなる絶縁部材を形成したり、該段差部を跨ぐ配線層を
エアーブリッジ構造としたりする工程を削除することが
でき、これによってポリイミドの吸湿による問題やエア
ーブリッジ構造の形成に複雑な工程が必要であるといっ
た問題をなくすことができる。この結果、ＭＩＭキャパ
シタの信頼性を製造工程の増大を招くことなく高く保持
することができる。

【００３８】また、この実施例では、キャパシタ上部電
極１４ａ，基板上の配線１４ｃ，及びこれらを接続する
接続導体１４ｂを、第２の導体層の形成及びそのパター
ニングにより同時に形成しているため、ＭＩＭキャパシ
タの製造工程数が大幅に少なくなっている。

【００３９】実施例２．図３は本発明の実施例２による
ＭＩＭキャパシタの断面図であり、また図４はこのＭＩ
Ｍキャパシタの製造方法を工程順に説明するための図で
ある。図において、１０２は本実施例のＭＩＭキャパシ
タで、このＭＩＭキャパシタ１０２は、その下部電極で
ある第１の導体層２１の側壁部に下側ほど外へ広がった
傾斜面２１ａを有するものであり、その他の構成は上述
した実施例１のＭＩＭキャパシタ１０１と同一である。

【００４０】次に製造方法について説明する。ＧａＡｓ
基板１上にＡｕ，Ａｌ，あるいはＷＳｉ等の導電性材料
を堆積して導電層２０を形成し（図４(a) ）、該導電層
２０の所定領域上に耐エッチング性材料からなる耐エッ
チング層１２を形成する（図４(b) ）。

【００４１】続いて、上記耐エッチング層１２をマスク
として上記導電層２０に異方性エッチングを施して、そ
の側壁部に下側ほど外へ広がった傾斜面２１ａを有する
第１の導体層２１をキャパシタ下部電極として形成する
（図４(c) ）。

【００４２】そして、上記耐エッチング層１２を除去し
た後は、上記第１の実施例と同様、ＳｉＯＮ等の絶縁材
料を上記基板１及び第１の導体層２１上全面に形成して
絶縁膜３を形成し（図４(d) ）、さらに、その上にＡｕ
あるいはＡｌ等の第２の導体層１４を形成して（図４
(e) ）、本実施例のＭＩＭキャパシタ１０２を完成す
る。

【００４３】このように本実施例２では、上記キャパシ
タ下部電極，つまり第１の導体層を、その側壁部にその
下側ほど外へ広がった傾斜面を有する構造としたので、
第１の実施例と同様、基板上のキャパシタ下部電極，つ
まり第１の導体層２による段差部で生ずるキャパシタ誘
電体膜３ａのカバレッジ劣化を抑制することができると
いう効果に加えて、その側壁部に傾斜面を有する第１の
導体層を、１回の選択的な異方性エッチングにより簡単
に形成することができるという効果がある。

【００４４】また、この実施例では、第１の導体層を、
リフトオフではなく、選択エッチングによりパターニン
グしているため、リフトオフによるものに比べて、導体
層の端部でのケバや凹凸部の発生を低減することがで
き、これによって、第１の導体層による基板上の段差部
での絶縁膜のカバレッジ劣化を抑制できる効果もある。

【００４５】実施例３．図５は本発明の実施例３による
ＭＩＭキャパシタの断面図であり、また図６は上記キャ
パシタの製造方法を工程順に説明するための図である。
図において、１０３は本実施例のＭＩＭキャパシタで、
このＭＩＭキャパシタ１０３は、その下部電極である第
１の導体層２２の側壁部に下側ほど外へ広がった階段形
状面２２ａを有するものであり、その他の構成は上述し
た実施例１のＭＩＭキャパシタ１０１と同一である。

【００４６】次に製造方法について説明する。まず、Ｇ
ａＡｓ基板１の所定領域上にＡｕ，Ａｌ，あるいはＷＳ
ｉ等の導電性材料からなる下層導電膜２２１を形成し
（図６(a) ）、続いて、その上に上記下層導電膜２２１
より幅の狭い、該下層導電膜と同一材料からなる上層導
電膜２２２を形成して、その側壁部に下側ほど外へ広が
った階段形状面２２ａを有する第１の導体層２２を形成
する（図６(b) ）。

【００４７】その後は、上記第１の実施例と同様、上記
基板１及び第１の導体層２２上全面に例えばＳｉＯＮか
らなる絶縁膜３を形成し（図６(c) ）、さらに該絶縁膜
３上にＡｕあるいはＡｌからなる第２の導体層１４を、
上記第１の導体層２２及び基板１上に跨がるよう形成し
て（図６(d) ）、本実施例のＭＩＭキャパシタ１０３を
完成する。

【００４８】このように本実施例３では、上記キャパシ
タ下部電極，つまり第１の導体層を、その側壁部にその
下側ほど外へ広がった階段形状面を有する構造としたの
で、第１の導体層による基板上での段差部の段数が従来
の一段から２段となって一段当たりの段差が小さくな
り、これにより第１の実施例と同様、基板上のキャパシ
タ下部電極，つまり第１の導体層２による段差部で生ず
るキャパシタ誘電体膜３ａのカバレッジ劣化を抑制する
ことができる。

【００４９】また、この実施例では、第１の導体層の側
壁面を単なる階段形状としているため、この第１の導体
層を、通常の蒸着リフトオフ工程を２回繰り返すことに
より簡単に形成することができるという効果がある。

【００５０】実施例４．図７は本発明の実施例４による
ＭＩＭキャパシタの断面図であり、また図８は上記キャ
パシタの製造方法を工程順に説明するための図である。
図において、１０４は本実施例のＭＩＭキャパシタで、
このＭＩＭキャパシタ１０４は、その下部電極である第
１の導体層２３の側壁面２２ａを下側ほど外へ広がった
階段形状とするだけでなく、該階段形状の側壁面２２ａ
の各段の側面を、下側ほど外へ広がった傾斜面２３１
ａ，２３２ａとしたものであり、その他の構成は上述し
た実施例３のＭＩＭキャパシタ１０３と同一である。

【００５１】次に製造方法について説明する。まず、図
６(a) 及び図６(b) に示す工程と同一の処理により、上
記実施例３と同様に、側壁面２２ａが階段形状となった
第１の導体層２２を形成し（図８(a)，(b) ）、その後
全面に異方性エッチング等の処理を施して、上記第１の
導体層２２を、階段状側壁面２２ａの各段の側面が下側
ほど外へ広がった傾斜面２３１ａ，２３２ａとなったも
のにして、これをキャパシタ下部電極２３とする（図８
(c) ）。

【００５２】その後は上記実施例３と同様にして、Ｇａ
Ａｓ基板１及びキャパシタ下部電極（第１の導体層）２
３上全面に絶縁膜３を形成し（図８(d) ）、さらにその
上に、ＡｕあるいはＡｌからなる第２の導体層１４を、
上記第１の導体層２３及び基板１上に跨がるよう形成し
て（図８(e) ）、本実施例のＭＩＭキャパシタ１０４を
完成する。

【００５３】このように本実施例４では、上記キャパシ
タ下部電極，つまり第１の導体層の階段形状を有する側
壁部を、その各段の側面がその下側ほど広がった傾斜面
としたので、第１の導体層による基板上の段差部が、単
なる階段形状の側壁部を有する第１の導体層による段差
部に比べてよりなだらかになり、第１の導体層による段
差部でのキャパシタ誘電体膜のカバレッジ劣化をより抑
えることができる効果がある。

【００５４】実施例５．図９は本発明の実施例５による
ＭＩＭキャパシタの断面図であり、また図１０は上記キ
ャパシタの製造方法を工程順に説明するための図であ
る。図において、１０５は本実施例のＭＩＭキャパシタ
で、この実施例では、基板１の、キャパシタ１０５の下
側部分には、バイアホール１０が形成されており、上記
キャパシタの下部電極である第１の導体層２は、バイア
ホール１０内に形成された接続導体９ａにより、基板裏
面側に形成された接地電極９に電気的に接続されてい
る。ここで、上記接続導体９ａ及び接地電極９はそれぞ
れメッキ等により形成したものであり、その他の構成
は、上述した実施例１と同一である。

【００５５】図１１は上記ＭＩＭキャパシタ１０５、及
びバイアホール１０内の接続導体９ａの抵抗成分の接続
関係を示す等価回路であり、上記ＭＩＭキャパシタ１０
５と接続導体９ａとによってＣＲ直列接続回路が構成さ
れている。またここでは、第１の導体層２の材料にＷＳ
ｉＮ等の比較的高抵抗な材料を用いることにより、上記
等価回路における抵抗成分の抵抗値を１０^-2〜１０² Ω
のオーダにしている。

【００５６】次に製造方法について説明する。図２(a)
〜(e) に示す工程と同一の処理により上記実施例１と同
様にして、ＧａＡｓ等からなる基板１の所定領域上にＭ
ＩＭキャパシタ１０５を形成し（図１０(a) 〜(e) ）、
その後、基板１の裏面側に、上記第１の導体層２に対応
する部分に開口１３ａを有するエッチングマスク層１３
を形成し（図１０(f) ）、これをマスクとして上記基板
１の裏面側にエッチング処理を施してバイアホール１０
を形成し、さらに、上記基板の裏面側にメッキ等により
金属膜を形成して、接地電極９及びバイアホール内の接
続導体９ａを形成する（図１０(g) ）。これによりＭＩ
Ｍキャパシタ１０５が接続導体９ａの抵抗成分を介して
接地電極９に接続された回路構成を完成する。

【００５７】この実施例では、実施例１の構成に加え
て、基板上に形成したＭＩＭキャパシタ１０５の下部電
極２を、基板１のバイアホール１０内に形成した接続導
体９ａにより基板裏面の接地電極９に接続したので、実
施例１の効果の他に、ＣＲ回路を構成するＭＩＭキャパ
シタ１０５と、抵抗成分となる接続導体９ａとが縦方向
に配置されることとなり、基板上でのＣＲ回路の占める
面積を低減することができる効果がある。

【００５８】実施例６．図１２は本発明の第６の実施例
として、第５実施例のＭＩＭキャパシタを用いた集積回
路装置を示す回路図であり、図において、１０６は本実
施例の集積回路装置で、入力端子１０６ａからの高周波
信号を増幅して出力端子１０６ｂ側へ出力するＦＥＴ素
子Ｔｒと、該ＦＥＴ素子Ｔｒの入力側，及び出力側に設
けられ、該ＦＥＴ素子Ｔｒの発振を防止する発振防止回
路１１ａ，及び１１ｂとを有している。ここで上記入力
端子１０６ａは容量素子１６ａ及び入力側伝送線路１６
を介してＦＥＴ素子Ｔｒのゲートに接続され、該ＦＥＴ
素子Ｔｒのドレインは出力側伝送線路１７を介して上記
出力端子１０６ｂに接続されている。また、上記入力側
伝送線路１６と容量素子１６ａとの接続点は伝送線路１
５を介してゲートバイアス端子１０６ｃに接続され、ま
た上記出力端子１０６ｂは伝送線路１８を介してドレイ
ンバイアス端子１０６ｄに接続されている。

【００５９】そして上記ゲートバイアス端子１０６ｃと
接地との間、及びドレインバイアス端子１０６ｄと接地
との間には、それぞれ図９及び図１１に示すＣＲ回路が
発振防止回路１１ａ，１１ｂとして接続されている。つ
まり、発振防止回路に含まれるＭＩＭキャパシタの下部
電極である第１の導体層２の側壁部はその下側ほど外へ
広がった形状となっており、また該第１の導体層２は基
板１のバイアホール１０内の接続導体９ａを介して基板
裏面の接地電極９に電気的に接続されている。

【００６０】一般にＦＥＴ等の能動素子を用いた高周波
増幅回路では数１００ＭＨＺ以下の低周波発振を防止す
るために図１２に示すような発振防止回路１１ａ，１１
ｂを含む回路構成となる場合が多い。

【００６１】この実施例では、能動素子を含む高周波増
幅回路と、該高周波増幅回路の発振動作を抑止する発振
防止回路とを備え、上記発振防止回路に含まれるＭＩＭ
キャパシタの下部電極である第１の導体層の側壁部をそ
の下側ほど外へ広がった形状としたので、キャパシタ下
部電極の側端部での誘電体膜のカバレッジ劣化が抑制さ
れることとなり、誘電体膜のカバレッジ不良部分に選択
的にポリイミド等の絶縁部材を形成したり、該カバレッ
ジ不良部分を跨ぐ配線をエアーブリッジ構造としたりす
ることなく、つまり、製造プロセスの増大を招くことな
く、発振防止回路を構成するキャパシタの信頼性を高く
保持することができる効果がある。

【００６２】また、キャパシタ下部電極である第１の導
体層２を、基板１のバイアホール１０内の接続導体９ａ
を介して基板裏面の接地電極９に電気的に接続している
ため、発振防止回路を構成するキャパシタと抵抗素子と
が基板上で縦方向に配置されることとなり、基板上での
発振防止回路の占有面積を低減することができる効果が
ある。

【００６３】なお、上記実施例５及び６では、ＭＩＭキ
ャパシタの構造として、上記実施例１のものを例に挙げ
て説明したが、ＭＩＭキャパシタの構造は、実施例２な
いし４のいずれかのものでもよい。

【００６４】実施例７．図１３(a) 〜(e) は本発明の実
施例７による半導体装置の製造方法を説明するための図
であり、図１３(e) は該方法により製造された半導体装
置の構成を示す図である。図中、１０７は本実施例のＭ
ＩＭキャパシタ１０１と電界効果型トランジスタ（ＦＥ
Ｔ）１０１ａとを有する半導体装置で、そのＧａＡｓ等
からなる基板１上には、上記ＭＩＭキャパシタの下部電
極２と、上記ＦＥＴ１０１ａのゲート電極２ａとが所定
間隔隔てて配置されており、上記下部電極２の両側及び
ゲート電極２ａの両側には、それぞれサイドウォール
８，及び８ｂが形成されている。そしてその他の構成
は、上述した実施例１と同一である。

【００６５】次に製造方法について説明する。まず、基
板１上にＷＳｉあるいはＷＳｉＮ等の高融点金属を蒸着
して導体層を形成した後、該導体層のパターニングによ
り上記基板１の所定部分にゲート電極２ａ及びキャパシ
タの下部電極２を形成する（図１３(a) ）。

【００６６】次に、全面にＳｉＯ2 等からなる絶縁膜８
ａを形成し（図１３(b) ）、その後上記絶縁膜全面をエ
ッチングして上記ゲート電極２ａの両側及びキャパシタ
の下部電極２の両側にそれぞれサイドウォール８ｂ及び
８を形成する（図１３(c) ）。

【００６７】そして、上記ゲート電極２ａ及びサイドウ
ォール８ｂをマスクとして、ＦＥＴの形成領域に選択的
なイオン注入を行ってソース，ドレイン領域（図示せ
ず）を形成した後、全面に上記第１の導体層２上の部分
３ａがＭＩＭキャパシタの誘電体膜となる絶縁膜３を形
成し（図１３(d) ）、さらにその上にＡｕ，Ａｌ等の第
２の導体層１４を、上記第１の導体層２と対向する部分
１４ａがＭＩＭキャパシタの上部電極となるよう形成し
て、本実施例のＭＩＭキャパシタ１０１及びＦＥＴ１０
１ａを有する半導体装置１０７を完成する（図１３(e)
）。

【００６８】このように本実施例では、基板上にゲート
電極２ａ及びキャパシタの下部電極２を形成した後、全
面に絶縁膜８ａを形成し、その後上記絶縁膜全面をエッ
チングして上記ゲート電極２ａの両側及びキャパシタの
下部電極２の両側にそれぞれサイドウォール８ｂ及び８
を形成するので、ゲート電極のサイドウォールを形成す
る工程で、ＭＩＭキャパシタ下部電極の側壁部にサイド
ウォールが形成されることとなり、ＭＩＭキャパシタ及
び電界効果型トランジスタを含む半導体装置を、キャパ
シタ下部電極の側端部での誘電体膜のカバレッジ劣化を
抑制しつつ、しかも製造プロセスの増大を招くことなく
製造することができる効果がある。

【００６９】

【発明の効果】以上のようにこの発明に係るＭＩＭキャ
パシタによれば、ＭＩＭキャパシタの下部電極としての
第１の導体層を、その側面部にその下側ほど外へ広がっ
た形状のものを有する構造としたので、基板上のキャパ
シタ下部電極による段差部で生ずるキャパシタ誘電体膜
のカバレッジ劣化を抑制することができ、これにより上
記段差部を覆うよう絶縁部材を形成したり、該段差部を
跨ぐ配線層をエアーブリッジ構造としたりすることな
く、ＭＩＭキャパシタの信頼性を高く保持することがで
きる効果がある。

【００７０】この発明によれば、上記キャパシタ下部電
極，つまり第１の導体層を、その側壁部に、その下側ほ
ど外へ広がった形状のサイドウォールを備えた構造とし
たので、上記第１の導体層の側壁部がなだらかな湾曲面
となり、上記カバレッジ劣化を一層抑制することができ
る効果がある。

【００７１】この発明によれば、上記キャパシタ下部電
極，つまり第１の導体層を、その側壁部にその下側ほど
外へ広がった傾斜面を有する構造としたので、上記カバ
レッジ劣化を抑制するための第１の導体層側壁部の構造
を、上記第１の導体層に異方性エッチングを施すという
簡単な処理により形成することができる効果がある。

【００７２】この発明によれば、上記キャパシタ下部電
極，つまり第１の導体層を、その側壁部にその下側ほど
外へ広がった階段形状を有する構造としたので、上記カ
バレッジ劣化を抑制するための下部電極側壁部の構造
を、幅の広い導体層と幅の狭い導体層とを同じ位置に積
層するという簡単な処理により形成することができる効
果がある。

【００７３】この発明によれば、上記キャパシタ下部電
極，つまり第１の導体層の階段形状を有する側壁部を、
その各段の側面がその下側ほど広がった傾斜面としたの
で、第１の導体層による基板上の段差部が、単なる階段
形状の側壁部を有する第１の導体層による段差部に比べ
てなだらかになり、第１の導体層による段差部でのキャ
パシタ誘電体膜のカバレッジ劣化をより抑えることがで
きる効果がある。

【００７４】この発明によれば、基板上に形成したＭＩ
Ｍキャパシタの下部電極を、基板のバイアホール内に形
成した接続導体層により基板の裏面電極に接続したの
で、上記ＭＩＭキャパシタと接続導体層の抵抗成分とに
よりＣＲ回路が構成されることとなり、基板上でのＣＲ
回路の占める面積を低減することができる効果がある。

【００７５】この発明に係るＭＩＭキャパシタの製造方
法によれば、基板上に形成した第１の導体層に、耐エッ
チング層をマスクとして異方性エッチングを施して、容
量素子の第１電極を、その側壁面が下側ほど外へ広がっ
た傾斜面となるよう形成するので、キャパシタ下部電極
である第１の導体層の加工をエッチング処理１回という
簡単なものとできる効果がある。

【００７６】また、このエッチング処理により、カバレ
ッジ劣化を促進する第１の導体層側壁部の凹凸やケバを
除去することができ、カバレッジ劣化を大きく低減する
ことができる効果もある。

【００７７】この発明に係るＭＩＭキャパシタの製造方
法によれば、キャパシタ下部電極となる導体層を、その
側壁部が階段形状となるよう形成した後、該導体層に異
方性エッチングを施して、上記階段形状の側壁部の各段
の側面をその下側ほど外へ広がった傾斜面とするので、
第１の導体層による基板上での段差部を、側壁部を単な
る階段形状とした導体層による基板上での段差部に比べ
てよりなだらかなものとする工程を、エッチング処理１
回という簡単なものとできる効果がある。

【００７８】この発明に係る半導体装置の製造方法によ
れば、基板上にゲート電極及びキャパシタの下部電極を
形成した後、全面に絶縁膜を形成し、その後上記絶縁膜
全面をエッチングして上記ゲート電極の両側及びキャパ
シタの第１電極の両側にそれぞれサイドウォールを形成
するので、ゲート電極のサイドウォールを形成する工程
で、ＭＩＭキャパシタ下部電極の側壁部にサイドウォー
ルが形成されることとなり、ＭＩＭキャパシタ及び電界
効果型トランジスタを含む半導体装置を、キャパシタ下
部電極の側端部での誘電体膜のカバレッジ劣化を抑制し
つつ、しかも製造プロセスの増大を招くことなく製造す
ることができる効果がある。

【図面の簡単な説明】

【図１】本発明の実施例１によるＭＩＭキャパシタの構
造を示す断面図である。

【図２】上記実施例１のＭＩＭキャパシタの製造方法を
工程順に示す断面図である。

【図３】本発明の実施例２によるＭＩＭキャパシタの構
造を示す断面図である。

【図４】上記実施例２のＭＩＭキャパシタの製造方法を
工程順に示す断面図である。

【図５】本発明の実施例３によるＭＩＭキャパシタの構
造を示す断面図である。

【図６】上記実施例３のＭＩＭキャパシタの製造方法を
工程順に示す断面図である。

【図７】本発明の実施例４によるＭＩＭキャパシタの構
造を示す断面図である。

【図８】上記実施例４のＭＩＭキャパシタの製造方法を
示す断面図である。

【図９】本発明の実施例５によるＭＩＭキャパシタの構
造を示す断面図である。

【図１０】上記実施例５によるＭＩＭキャパシタの製造
方法を工程順に示す断面図である。

【図１１】上記実施例５のＭＩＭキャパシタと、これを
基板の裏面電極に接続する接続導体の抵抗成分とからな
るＣＲ回路を示す等価回路図である。

【図１２】本発明の実施例６として、高周波増幅回路
と、上記実施例５のＭＩＭキャパシタ構造を含む発振防
止回路とを備えた集積回路装置を示す回路図である。

【図１３】本発明の実施例７による半導体装置の製造方
法を説明するための図であり、図１３(a) 〜(e) は上記
製造方法の各工程での処理を示す図、図１３(e) は該方
法により製造された半導体装置の構造を示す図である。

【図１４】従来のＭＩＭキャパシタの構造を示す断面図
である。

【図１５】従来のＭＩＭキャパシタの製造方法を工程順
に説明するための断面図である。

【符号の説明】

１ 基板 ２，２１，２２，２３ 第１の導体層（キャパシタ下部
電極） ２ａ ゲート電極 ３ 絶縁膜 ３ａ 誘電体膜 ３ｂ 絶縁膜部分 ８，８ｂ，３８ａ サイドウォール ８ａ 絶縁膜 ９ 裏面接地電極 ９ａ 接続導体 １０ バイアホール １１ａ，１１ｂ 発振防止回路 １２ 耐エッチング層 １３ エッチングマスク １３ａ エッチングマスク開口 １４ 第２の導体層 １４ａ キャパシタ上部電極 １４ｂ 接続導体 １４ｃ 配線 １５，１８ 伝送線路 １６ 入力側伝送線路 １６ａ 容量素子 １７ 出力側伝送線路 ２０ 導電層 ２１ａ，２２ａ 第１の導体層の側壁面 １０１，１０２，１０３，１０４，１０５ ＭＩＭキャ
パシタ １０１ａ ＦＥＴ １０６ 集積回路装置 １０６ａ 入力端子 １０６ｂ 出力端子 １０６ｃ ゲートバイアス端子 １０６ｄ ドレインバイアス端子 １０７ 半導体装置 ２２１ 下層導電層 ２２２ 上層導電層 ２３１ａ，２３２ａ 傾斜面

Claims (9)

【特許請求の範囲】
1. 【請求項１】 基板上に形成された、容量素子の第１電
   極となる第１の導体層と、 上記基板及び第１の導体層上に形成された、その第１の
   導体層上の部分が容量素子の誘電体となる絶縁膜と、 該絶縁膜上に形成された、その第１の導体層と対向する
   部分が容量素子の第２電極となる第２の導体層とを備
   え、 上記第１の導体層は、その側壁部にその下側ほど外へ広
   がった形状のものを備えたものであることを特徴とする
   ＭＩＭキャパシタ。
2. 【請求項２】 請求項１記載のＭＩＭキャパシタにおい
   て、 上記第１の導体層は、その側壁部に、その下側ほど外へ
   広がった形状のサイドウォールを備えたものであること
   を特徴とするＭＩＭキャパシタ。
3. 【請求項３】 請求項１記載のＭＩＭキャパシタにおい
   て、 上記第１の導体層は、その側壁部にその下側ほど外へ広
   がった傾斜面を有するものであることを特徴とするＭＩ
   Ｍキャパシタ。
4. 【請求項４】 請求項１記載のＭＩＭキャパシタにおい
   て、 上記第１の導体層は、その側壁部にその下側ほど外へ広
   がった階段形状を有するものであることを特徴とするＭ
   ＩＭキャパシタ。
5. 【請求項５】 請求項４記載のＭＩＭキャパシタにおい
   て、 上記第１の導体層の階段形状を有する側壁部は、その各
   段の側面がその下側ほど広がった傾斜面となっているこ
   とを特徴とするＭＩＭキャパシタ。
6. 【請求項６】 請求項１ないし５のいずれかに記載のＭ
   ＩＭキャパシタにおいて、 上記基板は、その第１の導体層下側の部分に形成された
   バイアホールと、上記基板の裏面側に形成された裏面電
   極と、上記バイアホール内に形成され、第１の導体層及
   び裏面電極につながるバイアホール内導体層とを有する
   ものであり、 上記第１の導体層は、上記バイアホール内導体層の抵抗
   成分を介して上記裏面電極と電気的に接続されているこ
   とを特徴とするＭＩＭキャパシタ。
7. 【請求項７】 基板上に形成した第１の導体層の所定部
   分に耐エッチング層を形成する工程と、 上記耐エッチング層をマスクとして第１の導体層に異方
   性エッチングを施して、容量素子の第１電極を、その側
   壁面が下側ほど外へ広がった傾斜面となるよう形成する
   工程と、 上記基板，及び第１の導体層上に第２の絶縁膜を、その
   第１の導体層上の部分が容量素子の誘電体となるよう形
   成する工程と、 該絶縁膜上に第２の導体層を、その上記第１の導体層と
   対向する部分が容量素子の第２電極となるよう形成する
   工程とを含むことを特徴とするＭＩＭキャパシタの製造
   方法。
8. 【請求項８】 基板上に、容量素子の第１電極の下半部
   として第１の導体層を形成する工程と、 上記第１の導体層上に、上記第１電極の上半部として、
   上記第１の導体層より幅が狭い第２の導体層を形成し
   て、その下側ほど外へ広がった階段形状の側壁面を有す
   る容量素子の第１電極を形成する工程と、 該第１電極を構成する第１，第２の導体層に異方性エッ
   チングを施して、上記階段形状の側壁面の各段の側面を
   その下側ほど外へ広がった傾斜面とする工程と、 上記基板，及び第１，第２の導体層上に絶縁膜を形成す
   る工程と、 該絶縁膜上に第３の導体層を、その上記第１，第２の導
   体層と対向する部分が容量素子の第２電極となるよう形
   成する工程とを含むことを特徴とするＭＩＭキャパシタ
   の製造方法。
9. 【請求項９】 電界効果型トランジスタ及びＭＩＭキャ
   パシタを有する半導体装置を製造する方法において、 基板上にゲート電極及びキャパシタの下部電極を形成す
   る工程と、 その後全面に絶縁膜を形成する工程と、 上記絶縁膜全面をエッチングして上記ゲート電極の両側
   及びキャパシタの第１電極の両側にそれぞれサイドウォ
   ールを形成する工程とを含むことを特徴とする半導体装
   置の製造方法。