KR20000053460A - 닻형 플러그를 포함하는 집적회로 캐패시터 - Google Patents
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Abstract
집적회로 캐패시터는 기판, 내부에 제 1 트랜치를 가지며 상기 기판에 인접한 제 1 유전체층, 및 상기 제 1 트랜치내에서 위를 향하여 신장하는 제 1 금속 플러그를 포함한다. 내부 연결 배선은 상기 제 1 트랜치 위에 놓이며 상기 제 1 금속 플러그의 대향 측면상에 닻형 오목부를 정의하기 위하여 상기 제 1 금속 플러그에 접촉한다. 제 2 유전체층은 내부 연결 배선상에 있으며 내부에 제 2 트랜치를 갖는다. 제 2 금속 플러그는 상기 제 2 트랜치내에서 위를 향하여 신장한다. 더 특별히, 상기 제 2 금속 플러그는 상기 제 2 트랜치내에서 위를 향하여 신장하는 몸체 부분, 및 상기 몸체 부분에 연결되며 상기 내부 연결 배선에 상기 제 2 금속 플러그를 고정 부착하기 위하여 상기 닻형 오목부들에 결합하는 닻형 부분들을 포함한다. 상기 제 2 금속 플러그는 닻형으로 만들어지기 때문에, 상기 제 2 트랜치의 깊이는 상기 금속 플러그가 느슨하거나 하부에 놓인 내부 연결 배선으로부터 분리됨이 없이도 더욱 커질 수 있다.
Description
본 출원은 현안의 가출원 번호 60/115,781로 1999년 1월 13일자로 접수된 종래 기술에 기초를 두며, 그 전체 발표는 참고 문헌으로 여기에 게재된다.
본 발명은 반도체 장치의 분야에 관한 것이며, 특히 캐패시터에 관한 것이다.
캐패시터는 전하(electric charge)를 저장하기 위하여 전자 장치들내에 광범위하게 사용된다. 캐패시터는 두 개의 도전 플레이트 또는 절연체로 분리된 전극을 포함한다. 캐패시턴스, 또는 인가된 전압당 캐패시터에 남겨진 전하의 총량은 플레이트들의 면적, 그들간의 거리, 및 절연체의 유전체 값에 의존한다. 캐패시터들은 예컨대 다이나믹 억세스 메모리(DRAM) 또는 매몰(embedded) DRAM과 같은 반도체 장치내에 형성된다.
반도체 메모리 장치들이 더욱 고집적화 되어감에 따라, DRAM 저장 셀의 캐패시터가 차지하는 면적이 줄어들고, 따라서 그 더 작아진 전극 표면 면적 때문에 캐패시터의 캐패시턴스가 감소하고 있다. 그러나, 상대적으로 큰 캐패시턴스는 저장된 정보의 손실을 방지하는데 바람직하다.
그러므로, 셀 치수를 감소시키면서도 고 캐패시턴스를 얻는 것이 바람직하며, 높은 셀 집적 및 신뢰성 있는 동작 모두를 달성한다.
저장 셀들의 고 집적을 유지하면서도 캐패시턴스를 증가시키기 위한 하나의 기술은 캐패시터 전극들의 형태로 제시된다.
이 기술에서, 캐패시터 전극의 다결정 실리콘층은 캐패시터 전극의 표면 면적을 증가시키기 위하여 돌출부(protrusions), 핀(fins), 캐버티(cavities) 등등을 가지며, 그에 의해 기판 표면에서 작은 면적을 차지하도록 유지됨과 동시에 그 캐패시턴스를 증가시킨다.
기판 표면에 캐패시터를 형성하는 대신에, 캐패시터들은 기판 위에 역시 형성된다 즉, 그들은 기판 위에 적층된다. 기판의 표면 면적은 트랜지스터를 형성하는데 사용된다. 적층 캐패시터의 캐패시턴스의 증가에 대하여는, 리(Lee)에 의한 미국 특허 제 5,903,493 호에 텅스텐 플러그 위에 형성된 캐패시터가 나타나 있다. 캐패시터의 표면 면적은 텅스텐 플러그 주위에서 유전체층내에 트랜치(trench)를 형성함으로써 증가된다. 텅스텐 플러그는 하부에 놓인 내부 연결 배선과 인터페이스로 접속되며, 상이한 층들이 연결되게 하기 위하여 기판 위에 형성되도록 허용한다.
그 트랜치는 종래의 에칭 또는 다른 적절한 기술들에 의해 패턴화된다. 그 트랜치가 어느 정도 깊이로 에칭될 수 있는 지에 대한 기본적인 제한은 텅스텐 플러그가 유전체층내에 어느 정도 잘 고정되어 있거나 안전하게 되어 있는지에 따라서 결정된다. 일반적으로, 트랜치의 깊이는 유전체층 두께의 약 절반으로 제한된다. 트랜치가 에칭되어진 후에, 캐패시터는 텅스텐 플러그 위에 형성된다. 유감스럽게도, 만일 그 트랜치가 유전체 두께의 절반을 초과하여 에칭된다면, 텅스텐 플러그는 더욱 느슨해지고 떨어지기 더욱 쉬워질 것이다. 내부 연결 배선으로 하부에 놓인 금속 배선 및 텅스텐 플러그의 물리적 분리(separation)는 개방 회로들이 캐패시터를 개재한 장치 및 회로의 완전한 고장일 때 형성되도록 야기시킨다.
도 1은 본 발명에 따른 닻형 금속 플러그를 포함하는 집적회로 캐패시터의 단면도.
도 2 내지 도 7은 본 발명에 따른 닻형 금속 플러그를 포함하는 집적회로 캐패시터를 제조하기 위한 공정 단계들을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 집적회로 캐패시터 22 : 제 2 금속 플러그
24 : 반도체 기판 26 : 제 1 유전체층
28 : 제 1 트랜치 30 : 제 1 금속 플러그
32 : 내부 연결 배선 34 : 닻형 오목부
36 : 제 2 유전체층 38 : 제 2 트랜치
40 : 몸체 부분 42 : 닻형 부분
44 : 제 1 전극 46 : 제 2 전극
48 : 제 3 유전체층
전술한 배경의 관점에서, 그러므로 본 발명의 목적은 신뢰도 감소 없이 캐패시터의 캐패시턴스를 증가시키는 것이다.
본 발명에 따른 이것과 또다른 이점들, 특징들 및 목적들은 기판, 상기 기판에 인접하며 내부에 제 1 트랜치를 갖는 제 1 유전체층, 및 상기 제 1 트랜치 내부 위로 신장된 제 1 금속 플러그로 구성되는 집적회로 캐패시터에 의해 제공된다. 내부 연결 배선은 상기 제 1 트랜치 위에 놓이며 상기 제 1 금속 플러그의 대향 측면들상에 닻형 오목부(anchoring recesses)를 정의하기 위하여 상기 제 1 금속 플러그와 접촉한다. 제 2 유전체층은 내부 연결 배선상에 있고 내부에 제 2 트랜치를 갖는다. 제 2 금속 플러그는 제 2 트랜치내 위로 신장한다. 더욱 특별히, 제 2 금속 플러그는 상기 제 2 트랜치내에서 위로 신장하는 몸체 부분, 및 상기 몸체 부분에 연결되며 상기 내부 연결 배선에 상기 제 2 금속 플러그를 고정시키도록 닻형 오목부를 갖는 닻형 부분들을 포함한다. 몸체 부분 및 닻형 부분들은 모놀리식(monolithic) 유닛으로서 바람직하게 형성된다.
본 발명의 중요한 특징은 내부 연결 배선이 제 1 트랜치 위에 놓이고 대향 측면들상에 닻형 오목부를 정의하기 위하여 제 1 금속 플러그와 접촉하도록 상기 제 1 금속 플러그가 바람직하게 제 1 트랜치의 중앙 부분내에서 위로 신장하는 것이다. 그러므로 제 1 트랜치는 내부 연결 배선이 형성될 때 닻형 오목부들을 제공한다. 다시 말하면, 제 1 금속 플러그에 인접한 내부 연결 배선의 결과적인 형태가 제 2 금속 플러그를 위한 닻형 오목부를 형성한다. 이는 내부 연결 배선의 도전체 부분내에 직접적으로 동일한 오목부들을 형성하기 위한 부가적인 프로세싱 단계들을 수행함이 없이도 유리하게 진행되는 것이다.
제 2 금속 플러그가 닻형으로 이루어지기 때문에, 제 2 트랜치의 깊이는 제 2 금속 플러그가 느슨하거나 하부에 놓인 내부 연결 배선으로부터 분리됨이 없이 더욱 커지게 될 수 있다. 만일 이것이 발생하게 된다면, 개방 회로가 집적회로 캐패시터에 개재된 장치 또는 회로의 고장 결과로서 발생하게 된다. 제 2 금속 플러그의 대향 측면들상에 닻형 오목부들은 집적회로 캐패시터의 신뢰도를 감소시킴이 없이, 트랜치의 깊이가 증가되도록 하며, 그에 의해 캐패시턴스를 증가시킨다.
또한 캐패시터는 바람직하게도 제 1 및 제 2 전극들을 포함하고 그들사이에 제 3 유전체층을 포함한다. 제 1 전극 배선은 트랜치와 정렬하며 제 2 금속 플러그에 접촉한다. 제 3 유전체층은 제 1 전극 위에 있고, 제 2 전극은 제 3 유전체층 위에 있다. 본 발명에 따른 제 2 트랜치의 깊이의 증가는 제 1 및 제 2 전극들의 표면 면적이 증가한다. 유리한 이것은 캐패시터의 캐패시턴스를 증가시키며 저장된 정보의 손실을 방지하는데 바람직하다.
본 발명은 지금 본 발명의 바람직한 실시예를 보이는 그 수반하는 도면을 참조하여 이후에 더욱 상세히 설명될 것이다. 그러나, 본 발명은 많은 상이한 형태들로 구체화될 것이지만 여기에서 설명된 실시예들에 국한되지 않는 것은 물론이다. 더욱이, 이들 실시예들은 이 설명이 전체적으로 완전하게 되도록 제공되어 있고, 본 기술분야의 당업자들에게 본 발명의 범위를 완전히 전달한다. 유사한 번호들은 전체를 통하여 유사한 소자들에 인용된다. 층들 및 4 영역들의 치수는 더욱 큰 명료성을 위해 도면들내에서 과대화될 수 있다.
처음에 도 1을 참조하여 닻형으로 된 금속 플러그(22)를 포함한 집적회로 캐패시터(20)의 단면도가 지금 설명된다. 집적회로 캐패시터(20)는 내부에 제 1 트랜치(28)를 가지며 기판에 인접한 제 1 유전체층(26)으로 기판(24)상에 형성된다. 제 1 금속 플러그(30)는 제 1 트랜치(28)내에서 위를 향하여 신장된다. 내부 연결 배선(32)은 제 1 트랜치(28) 위에 놓이며 제 1 금속 플러그(30)를 제 1 금속 플러그의 대향 측면들상에 닻형 오목부들(34)을 정의하기 위하여 제 1 금속 플러그(30)와 접촉한다. 닻형 오목부들(34)은 그 플러그가 느슨하게 되고 그들로부터 분리되는 것을 방지하기 위하여 제 2 금속 플러그를 내부 연결 배선(32)에 고정 부착시킨다.
닻형 오목부(34)는 다양한 형태들을 갖는다. 예컨대, 닻형 오목부(34)는 연속적인 오목부이다. 즉, 제 1 금속 플러그(30)가 원형일 때, 제 1 금속 플러그에 인접한 제 1 유전체층(26)내에 형성된 제 1 트랜치(28)도 역시 원형이다. 이것은 내부 연결 배선(32)이 형성될 때 닻형 오목부(34)를 원형 오목부가 되도록 차례로 일어난다. 닻형 오목부가 연속적인 오목부인 것 대신에, 그들은 제 1 금속 플러그(30)에 인접한 원형 방식에서 공간적으로 이격된 다수의 오목부들로 구성되는 것과 같이 정의될 수 있다. 예컨대, 닻형 오목부(34)는 각각의 오목부가 다른 오목부 중 하나와 맞은 편에 있는 두 개 또는 네 개의 오목부들을 구성한다.
제 2 유전체층(36)은 내부 연결 배선(32)상에 있으며 내부에 제 2 트랜치(38)를 갖는다. 제 2 금속 플러그(22)는 제 2 트랜치(38)내에서 위를 향하여 신장된 몸체 부분(40), 및 그 몸체 부분에 연결된 닻형 부분들(42)을 구성하며, 닻형 오목부들(34)을 제 2 금속 플러그를 내부 연결 배선(32)에 고정 부착할 수 있도록 한다. 제 2 금속 플러그(22)는 닻형으로 되며, 제 2 트랜치(38)의 깊이(d2)는 예컨대 제 2 금속 플러그가 하부에 놓인 내부 연결 배선(32)으로부터 분리됨과 동시에 느슨해짐이 없이 제 2 유전체층(36)의 절반 두께보다 더 크게 될 수 있다. 만일 이것이 발생한다면, 개방 회로는 집적회로 캐패시터(20)를 개재하는 장치 또는 회로의 고장 결과로서 발생한다.
집적회로 캐패시터(20)는 제 1 및 제 2 전극들(44,46) 및 그들 사이의 제 3 유전체층(48)을 포함한다. 제 1 전극(44)은 제 2 트랜치(38)에 정렬하고 제 2 금속 플러그(22)와 접촉한다. 제 3 유전체층(48)은 제 1 전극(44) 위에 놓이게 하고, 제 2 전극(46)은 제 3 유전체층 위에 놓이게 한다. 반도체 장치들이 예컨대 매몰(embedded) 다이나믹 랜덤 억세스 메모리(EDRAM)와 같이, 더욱 고 집적화 됨에 따라, 사용가능한 전극 표면 면적이 더욱 작아지기 때문에, 캐패시터의 캐패시턴스가 감소된다. 그러나, 상대적으로 큰 캐패시턴스는 저장된 정보의 손실을 방지하는데 바람직하게 된다. 그러므로, 본 발명에 따른 제 2 트랜치(38)의 깊이(d2)의 증가는 제 1 및 제 2 전극들(44,46)의 표면 면적을 증가시킨다. 이것은 캐패시터(20)의 캐패시턴스를 유리하게 증가시킨다.
설명된 내부 연결 배선(32)은 제 1 유전체층(26)상에 형성된 다층 내부 연결을 포함한다. 제 1 유전체층(26)은 반도체 기판(24)상에 또는 그 위에 형성된다. 반도체 기판(24)은 내부 연결 배선(32)에 의해 기능 회로들에 함께 연결된 트랜지스터들과 같은 다수의 능동 소자들을 포함한다. 제 1 금속 플러그(30)는 내부 연결 배선(32)을 하부에 놓인 반도체 기판(24)내의 하나 이상의 능동 소자들에 전기적으로 연결한다. 다른 방안으로, 본 기술분야에 당업자에 의해 쉽게 이해될 수 있는 바와 같이, 제 1 금속 플러그(30)는 반도체 기판(24)에 연결하는 것 대신에 하부에 놓인 내부 연결 배선(도시되지 않음)에 직접 연결될 수도 있다. 제 1 금속 플러그(30)는 텅스텐을 포함하거나 또는 어떤 적절한, 알루미늄, 티타늄 또는 티타늄 나이트라이드와 같은 전기적 도전 물질을 포함한다.
본 발명의 중요한 특징은 내부 연결 배선(32)이 제 1 트랜치 위에 놓이고 대향 측면들상에 닻형 오목부(34)를 정의하기 위하여 제 1 금속 플러그에 접촉하기 때문에, 제 1 금속 플러그(30)가 제 1 트랜치(28)의 중앙 부분내에서 위를 향하여 신장한다는 것이다. 그러므로, 내부 연결 배선(32)이 형성될 때, 제 1 트랜치(28)는 닻형 오목부들(34)을 제공한다. 다시 말하면, 제 1 금속 플러그(30)에 인접한 내부 연결 배선(32)의 결과 형태(topography)가 닻형 오목부들(34)을 형성한다. 이는 내부 연결 배선(32)의 도전체 부분(52)내에 직접적으로 동일한 오목부들을 형성하기 위한 부가적인 처리 단계들을 수행함이 없이 유리하게 이루어진다.
제 1 트랜치(28)는 예컨대 종래의 에칭 또는 다른 적합한 기술들에 의해 패턴화된다. 예컨대, 질화 실리콘과 같은 제 1 에칭 스톱(60)은 그 형성동안 제 1 유전체층(26)내에 형성된다. 따라서, 제 1 에칭 스톱(60)은 제 1 트랜치(28)의 실제 깊이(d1)를 결정한다. 집적회로 캐패시터(20)를 제조하는 방법은 이후 더욱 상세하게 논의될 제 2 금속 플러그(22)의 닻형 부분들(42)을 포함한다.
그 도시된 다층 내부 연결 배선(32)은 도전 캡핑층(conductive capping layer)(50), 도전체 부분(52), 및 전자 이동 장벽층(54)을 포함한다. 도전 캡핑층(50) 및 전자 이동 장벽층(54)은 바람직하게는 내화 금속 화합물이며, 도전체 부분(52)은 바람직하게는 알루미늄 합금이다. 부가적으로, 티타늄 나이트라이드(titanum nitride)와 같은 비-반사 코팅(ARC)(56)은 내부 연결 배선(32)상에 형성될 수 있다.
내부 연결 배선(32)상의 제 2 유전체층(36)은 그 내부에 제 2 트랜치(38)를 포함한다. 제 2 트랜치(38)는 캐패시터(20)가 더욱 큰 표면 면적을 차지하도록 하는 제 2 금속 플러그(22)에 인접하여 형성되며 따라서 그 캐패시턴스를 증가시킨다. 제 2 금속 플러그(22)는 제 2 트랜치(38)내에서 위를 향하여 신장하는 몸체 부분(40), 및 그 몸체 부분에 연결된 닻형 부분들(42)을 구성한다. 닻형 부분들(42)은 제 2 금속 플러그(22)를 내부 연결 배선(32)의 도전 부분(52)의 노출된 상부 표면에 고정 부착하기 위하여 닻형 오목부들(34)에 결합된다.
부가적으로, 캐패시터(20)의 캐패시턴스도 역시 제 1 트랜치(28)에 인접한 내부 연결 배선(32)의 위에 놓인 분리 캐패시터(도시되지 않음)를 병렬로 형성함으로써 증가될 수 있다. 더욱 특별히, 분리 캐패시터의 하부 전극은 내부 연결 배선(32)의 도전체 부분(52)의 노출된 부분에 의해 형성되며, 유전체층은 도전체 부분의 이 노출된 부분 위에 형성되고, 도전층은 상부 전극을 정의하기 위하여 그 유전체층 위에 형성된다. 그 다음, 제 2 금속 플러그(22)는 분리 캐패시터내에 형성된 닻형 오목부들에서 고정 부착된다. 이 분리 캐패시터는 제 2 금속 플러그(22)에 인접하여 형성된 캐패시터(20)에 병렬로 지금 연결되므로, 증가된 유효 캐패시턴스를 제공한다.
닻형 부분들(42)의 깊이는 바람직하게는 제 1 트랜치(28)의 깊이(d1)과 동일하다. 더욱이, 제 2 금속 플러그(22)를 위한 개구가 제 2 유전체층(36)내에 형성될 시의 ARC 층(56) 및 캡핑층(50)의 부분들이 제거될 때 부가적인 깊이가 제공된다. ARC 층(56) 및 캡핑층(50) 부분들이 제거되어 닻형 부분들(42)의 밑바닥 부분들 및 제 2 금속 플러그(22)의 몸체 부분(40)은 내부 연결 배선(32)의 노출된 도전체 부분(52)과 연결된다.
닻형 부분들(42)이 신장되는 정확한 깊이는 닻형 부분들이 노출된 도전체 부분(52)에 충분히 인접할 만큼 깊게 신장되는 한, 내부 연결 배선(32)의 노출된 도전체 부분(52)에 제 2 금속 플러그(22)의 대응하는 몸체 부분(40)이 가두어지도록 충분한 깊이를 제공하기 위하여는 결정적인 것은 아니다.
제 1 트랜치(28)의 깊이(d1)는 전형적으로 제 1 유전체층(26)의 대략 절반 두께 이내에 있다. 예컨대, 만일 제 1 유전체층(26)이 약 4,000 내지 6,000 옹스트롱(angstroms)의 범위내의 두께를 갖는다면, 제 1 트랜치(28)의 깊이(d1)는 2,000 내지 3,000 옹스트롱을 초과할 수 없다. 만일 그렇지 않고 제 1 트랜치(28)의 깊이(d1)가 제 1 유전체층(26)의 절반 두께를 초과했다면, 제 1 금속 플러그(30)는 기판(24)으로부터 분리되거나 또는 하부에 놓인 내부 연결 배선(도시되지 않음)으로부터 분리된다. 그러므로, 닻형 부분들(42)의 깊이의 상관 관계는 바람직하게는 제 1 트랜치(28)의 깊이(d1)에 대응한다.
캐패시터(20)의 캐패시턴스는 제 2 유전체층(36)내에 제 2 트랜치(38)를 형성함으로써 증가된다. 제 2 금속 플러그(22)의 몸체 부분(40)은 제 2 트랜치(38)의 중앙 부분내에서 위를 향하여 신장한다. 제 2 트랜치(38)는 예컨대 종래의 에칭 또는 다른 적합한 기술들에 의해서 패턴화된다. 예컨대, 질화 실리콘과 같은 제 2 에칭 스톱(62)은 그 형성동안에 제 2 유전체층(36)이내에 형성된다. 따라서, 제 2 에칭 스톱(62)은 제 2 트랜치(38)의 실제 깊이(d2)를 결정한다.
닻형 부분들(42)이 아닌 단지 제 2 금속 플러그(22)의 몸체 부분(40)만으로, 제 2 트랜치(38)의 깊이(d2)는 제 2 유전체층(36)의 대략 절반 두께로 전형적으로 제한된다. 만일 제 2 유전체층(36)이 약 4,000 내지 6,000 옹스트롱의 범위내의 두께를 갖는다면, 제 2 트랜치(38)의 깊이(d2)는 2,000 내지 3,000 옹스트롱을 초과하지 못한다. 그러나, 제 2 금속 플러그(22)의 몸체 부분(40)을 내부 연결 배선(32)의 노출된 도전체 부분(52)에 가두는 닻형 부분들(42)로, 제 2 트랜치(38)의 깊이(d2)는 제 2 유전체층(36)의 두께의 절반 보다 더 커지게 될 수 있다. 따라서, 제 2 트랜치(38)의 증가된 깊이(d2)는 지금 약 2,000 내지 5,500 옹스트롱의 범위내에 있게된다.
일단 제 2 트랜치(38)가 형성되어지고 나면, 그 다음 캐패시터(20)가 형성된다. 제 1 전극(44)은 제 2 트랜치(38)와 정렬하고 제 2 금속 플러그(22)와 접촉한다. 제 1 전극(44)은 전하를 전도하고 유지하기 위하여 적합한 소정의 물질로 이루어진다. 적합한 물질들은 티타늄, 티타늄 나이트라이드, 알루미늄, 구리, 은 또는 금, 플래티늄 및/또는 팔라듐과 같은 귀금속들을 포함한다. 제 1 전극(44)의 두께는 바람직하게는 약 75 내지 750 옹스트롱의 범위내에 있다. 제 1 전극(44)은 다층 배열 예컨대, 티타늄 나이트라이드층으로 덮힌 티타늄층을 갖는 것이 또한 가능하다.
제 3 유전체층(48)은 제 1 전극(44) 위로 놓이고 소정의 적합한 유전체 예컨대 이산화 실리콘, 실리콘 나이트라이드 및/또는 소정 물질 또는 적절히 큰 유전 상수를 갖는 물질의 합금으로 형성된다. 다른 적절한 물질들은 탄탈륨 펜트옥사이드(tantalum pentoxide) 및 바륨 스트론튬 타이타네이트(barium strontium titanate)를 포함한다. 제 3 유전체층(48)의 두께는 바람직하게는 약 25 내지 250 옹스트롱의 범위내에 있다.
제 2 전극(46)은 제 3 유전체층(48) 위에 놓인다. 제 1 전극(44)과 유사하게, 제 2 전극(46)도 전하를 전도하고 유지하기 위하여 적합한 소정의 물질로 이루어질 수 있다. 제 2 전극(46)의 두께는 바람직하게는 약 150 내지 2,500 옹스트롱의 범위내에 있다.
제 2 전극(46)은 다층 배열을 가지거나 또는 알루미늄과 같은 제 1 물질이 구리 또는 실리콘과 같은 제 2 물질로 도핑되는 것에 의해 하나의 배열일지라도 가능하다.
하부 및 상부 전극들(44,46) 사이에 제 3 유전체층(48)을 구성하는 캐패시터(20)를 형성하기 위한 대안으로서, 하부 전극은 제 2 금속 플러그(22)의 상부 부분으로 대체된다. 다시 말하면, 제 2 금속 플러그(22)의 상부 부분은 본 기술 분야의 당업자에 의해 쉽게 이해되는 바와 같이 캐패시터(20)를 위한 하부 전극을 형성한다.
전술한 바와 같은 금속 플러그(22)를 포함하는 집적회로 캐패시터(20)를 제조하기 위한 방법은 도 2-7을 참조하여 더 논의된다. 제 1 및 제 2 유전체층(26,36)은 예컨대 그들사이의 내부 연결 배선(32)과 함께 반도체 기판(24)상에 형성된다. 반도체 기판(24)은 바람직하게는 실리콘이며, 또는 기판상에 형성된 실리콘 또는 다결정 실리콘층, 또는 구조물이 될 수 있다.
트랜지스터들(도시되지 않음)과 같은 다수의 소자들은 공지의 기술을 이용하여 기판(24)내에 형성된다.
지금 도 2를 참조하면, 도핑된 이산화 실리콘과 같은 제 1 유전체층(26)이 기판(24) 위에 형성된다. 어떤 공지의 기술이 화학 기상 증착(CVD)과 같은 제 1 유전체층(26)을 형성하는데 사용될 수 있다. 제 1 유전체층(26)은 바람직하게는 기계적 화학적 폴리싱으로 또는 평탄한 상부(top) 표면을 형성하기 위한 에치백(etch back)으로 지금 평탄화된다. 제 1 유전체층(26)의 결과적인 두께는 기판(24)내에 형성된 활성 소자들의 알맞은 전기적 분리 또는 하부에 놓인 내부 연결 배선으로부터 분리를 제공하기 위하여 평탄화 이후 충분히 두꺼워야 한다. 제 1 유전체층(26)의 대략 4,000 내지 6,000 옹스트롱의 두께가 적절한 분리를 제공한다.
포토레지스트층(도시되지 않음)이 형성되고 제 1 금속 플러그(30)가 형성될 위치를 정의하기 위하여 공지된 포토리소그래피 기술을 이용하여 제 1 유전체층(26) 위로 패턴화된다. 다음으로, 제 1 유전체층(26)의 노출된 부분들은 기판(24)의 도전체 부분(도시되지 않음)이 노출될 때까지 에칭된다. 일실시예에서, 반응성 이온 에칭(RIE)은 제 1 금속 플러그(30)를 위한 개구부를 형성하는데 사용된다.
도 2를 참조하면, 개구부는 제 1 금속 플러그(30)를 형성하기 위하여 공지된 기술들을 사용하여 도전 물질, 바람직하게는 텅스텐으로 채워진다. 제 1 금속 플러그(30)를 형성하기 이전에, 티타늄 또는 티타늄 나이트라이드(도시되지 않음)와 같은 얇은 접착/장벽층이 스퍼터링과 같은 공지된 기술들을 사용하여 제 1 유전체층(26) 위로 그리고 개구부내로 포괄적으로 증착된다. 그 다음, 제 1 금속 플러그(30)의 도전 물질은 개구부내로 증착된다. 기계적 화학적 폴리싱 기술은 제 1 유전체층(26)상에 증착된 접착/장벽 금속들 및 도전 물질을 에치백하는데 사용된다. 반응성 이온 에칭(RIE)과 같은 다른 공지된 에치백 기술들이 사용될 수 있다.
제 1 트랜치(28)는 지금 도 3에 잘 도시되어 있는 바와 같이 제 1 금속 플러그(30)에 인접하여 형성된다. 제 1 트랜치(28)는 종래의 에칭 또는 다른 적합한 기술들을 사용하여 제 1 금속 플러그(30)에 인접하여 패터닝함으로써 형성된다. 예컨대, 실리콘 나이트라이드 제 1 에칭 스톱(60)은 그 형성동안에 제 1 유전체층(26) 내부에 형성된다. 따라서, 제 1 에칭 스톱(60)은 제 1 트랜치(30)의 실제 길이(d1)를 결정한다.
지금 도 4를 참조하면, 다음에, 내부 연결 배선(32)은 제 1 트랜치(28) 및 제 1 금속 플러그(30) 상에 형성된다. 내부 연결 배선(32)의 형성에 있어서, 대략 250 옹스트롱의 티타늄층(54)이 스퍼터링과 같은 공지된 기술들을 이용하여 제 1 유전체층(26) 위로 형성된다. 티타늄층이 좋기는 하지만, 다른 내화 금속층들을 사용할 수도 있다. 대략 1% 구리를 포함하는 대략 4,500 옹스트롱 두께의 알루미늄 합금층(52)은 스퍼터링과 같은 공지된 기술들을 사용하여 티타늄층상에 형성된다. 또한 알루미늄 합금층(52)은 도전체 부분으로서 설명된다. 저 저항성 및 공지된 프로세스들 때문에 알루미늄 합금층이 좋기는 하지만, 본 기술 분야의 당업자들에 의해 이해될 수 있는 바와 같이, 다른 저 저항성 물질들이 내부 연결 배선(32)내에 도전체 부분(52)으로서 역할을 할 수 있다. 대략적으로 250 옹스트롱 두께의 티타늄(50)층은 스퍼터링에 의해 도전체 부분(52)상에 형성된다. 티타늄이 좋기는 하지만, 다른 내화 금속층들이 사용될 수도 있다. 티타늄 나이트라이드와 같은 비-반사 코팅(ARC)층(56)은 티타늄층(50) 위에 형성된다.
도핑된 이산화 실리콘과 같은 제 2 유전체층(36)은 도 5에 도시된 바와 같이 내부 연결 배선(32) 위로 형성되며, 닻형 오목부(34)를 포함한다. 화학 기상 증착(CVD)과 같은 매우 잘 알려진 기술이 제 2 유전체층(36)을 형성하는데 사용될 수 있다. 제 2 유전체층(36)은 바람직하게는 평탄한 상부 표면을 형성하기 위하여 기계적 화학적 폴리싱에 의해 또는 에치백에 의해 평탄화된다. 제 2 유전체층(36)의 결과적인 두께는 내부 연결 배선(32)로부터 알맞은 전기적 분리를 제공하기 위하여 분리 후에 충분한 두께를 가져야한다. 대략 4,000 내지 6,000 옹스트롱의 제 2 유전체층(36)의 두께는적절한 분리를 제공한다.
포토레지스트층(도시되지 않음)이 형성되고 제 2 금속 플러그(22)가 형성되어질 개구부(70)를 정의하기 위하여 공지의 포토리소그래피 기술들을 이용하여 제 2 유전체층(36) 위에서 패턴화된다.
다음으로, 제 2 유전체층(36), ARC층(56) 및 캡핑층(50)의 노출된 부분들은 내부 연결 배선(32)의 도전체 부분(52)이 노출될 때까지 제거된다. 일 실시예에서, 반응성 이온 에칭(RIE)은 제 2 금속 플러그(22)를 위한 제 2 개구부(70)를 형성하는데 사용된다.
제 2 개구부(70)는 도 6에 도시된 바와 같이 제 2 금속 플러그(22)의 닻형 부분들(42) 및 몸체 부분(40)을 형성하기 위한 공지의 기술들을 사용하여 도전 물질, 바람직하게는 텅스텐으로 채워져 있다. 닻형 부분들(42) 및 몸체 부분(40)은 바람직하게는 모놀리식 유닛으로서 형성된다. 제 2 금속 플러그(32)를 형성하기 이전에, 티타늄 또는 티타늄 나이트라이드와 같은 얇은 접착/장벽층(도시되지 않음)은 스퍼터링과 같은 공지의 기술들을 사용하여 제 2 유전체층(36) 위로 그리고 개구부내로 포괄적으로 증착된다. 그 다음, 제 2 금속 플러그(22)의 도전 물질은 개구부(70)내에 증착된다. 기계적 화학적 폴리싱 기술은 제 2 유전체층(36)상에 증착된 접착/장벽 금속들 및 도전 물질을 에치백하는데 사용된다. 반응성 이온 에칭(RIE)과 같은 다른 공지의 에치백 기술들이 이용될 수 있다.
지금 도 7을 참조하면, 제 2 트랜치(38)는 제 2 금속 플러그(22)에 인접하여 형성된다. 제 2 트랜치(38)는 종래의 에칭 또는 다른 적절한 기술들을 사용하여 제 2 금속 플러그(22)에 인접하여 패턴닝함으로써 형성된다. 예컨대, 실리콘 나이트라이드 제 2 에칭 스톱(62)은 그 형성 동안에 제 2 유전체층(36)내에 형성된다. 따라서, 제 2 에칭 스톱(62)은 제 2 트랜치(38)의 실제 깊이(d2)를 결정한다.
제 2 금속 플러그(22)가 닻형 부분들(42)을 경유하여 내부 연결 배선(32)의 도전체 부분(52)에 고정 부착되며, 제 2 에칭 스톱(62)의 위치는 금속 플러그가 느슨해짐이 없고 하부에 놓인 내부 연결 배선(32)으로부터 분리시킴이 없이 더욱 커질 수 있다. 유리한 이것은 캐패시터를 형성하기 위해 이용가능한 표면 면적의 증가 때문에 캐패시터(20)의 캐패시턴스가 증가되도록 허용한다.
일단 제 2 트랜치(38)가 형성되면, 캐패시터(20)의 제 1 전극(44)은 제 2 유전체층(36)상에 전기적으로 도전 물질을 증착함으로써 형성되며, 제 2 트랜치(38) 및 제 2 금속 플러그(22)를 포함한다. 그 다음, 제 1 전극(44)은 화학 기상 증착(CVD)과 같은 적절한 패턴닝으로 선택적으로 패턴화된다: 제 1 전극(44)을 증착하는 다른 방법들은 스퍼터링, 반응성 스퍼터 에칭(RSE), 및 플라즈마 증가 화학 기상 증착(PECVD)을 포함한다.
제 2 유전체층(46)은 제 1 전극(44) 위로 증착되며 적절한 기술을 사용하여 패턴된다. 제 3 유전체층(48)은 CVD를 이용하여 증착되거나 또는 제 1 전극(44)을 증착하는데 사용된 기술들과 유사한 다른 기술들중 어느 것을 이용하여 증착될 수 있다. 그 다음, 제 2 전극(46)은 예컨대, CVD 에 의해 증착되며, 적절한 패터닝 기술에 의해 선택적으로 패턴된다. 제 2 전극(46)을 증착하는 다른 방법들은 물리적 기상 증착(PVD), 스퍼터링, 반응성 스퍼터 에칭(RSE), 및 플라즈마 증가 화학 기상 증착(PECVD)을 포함한다. 그러므로, 도 1에 도시된 바와 같이, 캐패시터(20)는 제 1 및 제 2 전극들(44,46) 및 그들사이의 제 3 유전체층(48)을 포함한다.
본 발명의 많은 변형들 및 다른 실시예들은 앞선 설명 및 그 관련된 도면들에서 나타난 가르침의 이득을 갖는 본 기술 분야의 당업자의 생각에 미칠 것이다. 그러므로, 본 발명은 밝혀진 특별한 실시예들에 국한되지 않으며, 그 변경들 및 실시예들이 첨부된 청구항들의 범위내에 포함된다는 것은 이해될 것이다.
본 발명은 신뢰도 감소 없이 캐패시터의 캐패시턴스를 증가시키는 효과를 갖는다.
Claims (33)
- 집적회로 캐패시터에 있어서,기판과,상기 기판에 인접하며 내부에 제 1 트랜치를 갖는 제 1 유전체층과,상기 제 1 트랜치내에서 위를 향하여 신장하는 제 1 금속 플러그와,상기 제 1 트랜치 위에 놓이며, 상기 제 1 금속 플러그의 대향 측면들상에 닻형 오목부들을 정의하기 위하여 상기 제 1 금속 플러그와 접촉하는 내부 연결 배선과,내부에 제 2 트랜치를 갖는, 상기 내부 연결 배선상의 제 2 유전체층과,상기 제 2 트랜치내에서 위로 신장하는 몸체 부분, 및 상기 몸체 부분에 연결되며 제 2 금속 플러그를 고정 부착하기 위하여 상기 닻형 오목부들에 결합되는 닻형 부분들을 포함하는 상기 제 2 금속 플러그와,상기 제 2 금속 플러그의 상부 부분에 인접하는 제 3 유전체층, 및상기 제 3 유전체층상에 상부 전극을 포함하는 집적회로 캐패시터.
- 제 1 항에 있어서, 상기 제 2 금속 플러그 및 상기 제 3 유전체층 사이에 하나의 전극을 더 구비하는 집적회로 캐패시터.
- 제 1 항에 있어서, 상기 제 2 금속 플러그의 상기 몸체 부분 및 상기 닻형 부분들은 모놀리식(monolithic) 유닛으로 집적으로 형성된 집적회로 캐패시터.
- 제 1 항에 있어서, 상기 제 2 트랜치는 상기 제 2 유전체층의 두께의 약 절반보다 더 깊은 깊이를 갖는 집적회로 캐패시터.
- 제 1 항에 있어서, 상기 제 2 트랜치의 깊이는 약 2,000 옹스트롱 보다 더 큰 집적회로 캐패시터.
- 제 1 항에 있어서, 상기 제 2 금속 플러그의 상기 닻형 부분들은 상기 제 1 트랜치의 깊이에 대응하는 깊이를 갖는 집적회로 캐패시터.
- 제 1 항에 있어서, 상기 제 2 금속 플러그의 상기 몸체 부분은 상기 제 2 유전체층의 인접한 최상부의 표면과 실질적으로 동일 평면상에 상부 주표면을 갖는 집적회로 캐패시터.
- 제 1 항에 있어서, 상기 제 1 금속 플러그는 상기 제 1 유전체층의 인접한 최상부의 표면과 실질적으로 동일 평면상에 상부 주표면을 갖는 집적회로 캐패시터.
- 제 1 항에 있어서, 상기 제 1 및 제 2 금속 플러그 각각은 텅스텐을 포함하는 집적회로 캐패시터.
- 제 1 항에 있어서, 상기 제 2 금속 플러그의 상기 몸체 부분은 상기 제 2 트랜치의 중앙 부분내에서 위를 향하여 신장하는 집적회로 캐패시터.
- 제 1 항에 있어서, 상기 제 1 금속 플러그는 상기 제 1 트랜치의 중앙 부분내에서 위를 향하여 신장하는 집적회로 캐패시터.
- 집적회로 캐패시터에 있어서,기판과,상기 기판에 인접하며 내부에 제 1 트랜치를 갖는 제 1 유전체층과,상기 제 1 트랜치내에서 위를 향하여 신장하는 제 1 금속 플러그와,상기 제 1 트랜치 위에 놓이며, 상기 제 1 금속 플러그의 대향 측면들상에 닻형 오목부들을 정의하기 위하여 상기 제 1 금속 플러그와 접촉하는 내부 연결 배선과,내부에 제 2 트랜치를 갖는, 상기 내부 연결 배선상의 제 2 유전체층과,상기 제 2 트랜치내에서 위로 신장하는 몸체 부분, 및 상기 몸체 부분에 연결되며 제 2 금속 플러그를 고정 부착하기 위하여 상기 닻형 오목부들에 결합되는 닻형 부분들을 포함하는 상기 제 2 금속 플러그와,상기 제 2 금속 플러그의 상부 부분에 인접하는 제 3 유전체층, 및상기 제 3 유전체층상에 상부 전극을 구비하며,상기 제 2 트랜치는 상기 제 2 유전체층의 두께의 약 절반보다 더 깊은 깊이를 갖는 집적회로 캐패시터.
- 제 12 항에 있어서, 상기 제 2 금속 플러그 및 상기 제 3 유전체층 사이에 하나의 전극을 더 구비하는 집적회로 캐패시터.
- 제 12 항에 있어서, 상기 제 2 금속 플러그의 상기 몸체 부분 및 상기 닻형 부분들은 모놀리식 유닛으로 집적으로 형성된 집적회로 캐패시터.
- 제 12 항에 있어서, 상기 제 2 트랜치의 깊이는 약 2,000 옹스트롱 보다 더 큰 집적회로 캐패시터.
- 제 12 항에 있어서, 상기 제 2 금속 플러그의 상기 닻형 부분들은 상기 제 1 트랜치의 깊이에 대응하는 깊이를 갖는 집적회로 캐패시터.
- 제 12 항에 있어서, 상기 제 2 금속 플러그의 상기 몸체 부분은 상기 제 2 유전체층의 인접한 최상부의 표면과 실질적으로 동일 평면상에 상부 주표면을 갖는 집적회로 캐패시터
- 제 12 항에 있어서, 상기 제 1 금속 플러그는 상기 제 1 유전체층의 인접한 최상부의 표면과 실질적으로 동일 평면상에 상부 주표면을 갖는 집적회로 캐패시터.
- 제 12 항에 있어서, 상기 제 1 및 제 2 금속 플러그 각각은 텅스텐을 포함하는 집적회로 캐패시터.
- 제 12 항에 있어서, 상기 제 2 금속 플러그의 상기 몸체 부분은 상기 제 2 트랜치의 중앙 부분내에서 위를 향하여 신장하는 집적회로 캐패시터.
- 제 12 항에 있어서, 상기 제 1 금속 플러그는 상기 제 1 트랜치의 중앙 부분내에서 위를 향하여 신장하는 집적회로 캐패시터.
- 집적회로 캐패시터에 있어서,기판과,상기 기판에 인접하며 내부에 제 1 트랜치를 갖는 제 1 유전체층과,제 1 금속 플러그의 대향 측면상에 닻형 오목부들을 갖는 상기 제 1 트랜치내에서 위를 향하여 신장하는 상기 제 1 금속 플러그와,내부에 제 2 트랜치를 갖는, 상기 제 1 유전체층상의 제 2 유전체층과,상기 제 2 트랜치내에서 위로 신장한는 몸체 부분, 및 상기 몸체 부분에 연결되며 제 2 금속 플러그를 고정 부착하기 위하여 상기 닻형 오목부들에 결합되는 닻형 부분들을 포함하는 상기 제 2 금속 플러그와,상기 제 2 금속 플러그의 상부 부분에 인접하는 제 3 유전체층, 및상기 제 3 유전체층상에 상부 전극을 구비하는 집적회로 캐패시터.
- 제 22 항에 있어서, 상기 제 2 금속 플러그 및 상기 제 3 유전체층 사이에 하나의 전극을 더 구비하는 집적회로 캐패시터.
- 제 22 항에 있어서, 상기 제 1 트랜치 위에 놓이며, 상기 제 1 금속 플러그와 접촉하는 내부 연결 배선을 더 구비하는 집적회로 캐패시터.
- 제 22 항에 있어서, 상기 제 2 금속 플러그의 상기 몸체 부분 및 상기 닻형 부분들은 모놀리식 유닛으로 집적으로 형성된 집적회로 캐패시터.
- 제 22 항에 있어서, 상기 제 2 트랜치는 상기 제 2 유전체층의 두께의 약 절반 보다 더 깊은 깊이를 갖는 집적회로 캐패시터.
- 제 22 항에 있어서, 상기 제 2 트랜치의 깊이는 약 2,000 옹스트롱 보다 더 큰 집적회로 캐패시터.
- 제 22 항에 있어서, 상기 제 2 금속 플러그의 상기 닻형 부분들은 상기 제 1 트랜치의 깊이에 대응하는 깊이를 갖는 집적회로 캐패시터.
- 제 22 항에 있어서, 상기 제 2 금속 플러그의 상기 몸체 부분은 상기 제 2 유전체층의 인접한 최상부의 표면과 실질적으로 동일 평면상에 상부 주표면을 갖는 집적회로 캐패시터
- 제 22 항에 있어서, 상기 제 1 금속 플러그는 상기 제 1 유전체층의 인접한 최상부의 표면과 실질적으로 동일 평면상에 상부 주표면을 갖는 집적회로 캐패시터.
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