KR100822331B1 - 금속-산화물-금속 커패시터의 조립 방법 및 그 결합 장치 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 128
- 238000000034 method Methods 0.000 title claims abstract description 100
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 46
- 239000002184 metal Substances 0.000 title claims abstract description 46
- 230000004888 barrier function Effects 0.000 claims abstract description 96
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 37
- 229910052802 copper Inorganic materials 0.000 claims abstract description 36
- 239000010949 copper Substances 0.000 claims abstract description 36
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 30
- 239000010937 tungsten Substances 0.000 claims abstract description 30
- 229910052715 tantalum Inorganic materials 0.000 claims abstract description 29
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 23
- -1 Tungsten nitride Chemical class 0.000 claims abstract description 19
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 18
- 239000010936 titanium Substances 0.000 claims abstract description 18
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims abstract description 17
- 238000004377 microelectronic Methods 0.000 claims abstract description 16
- 150000001875 compounds Chemical class 0.000 claims abstract description 15
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims abstract description 15
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 11
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910000838 Al alloy Inorganic materials 0.000 claims abstract description 7
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims description 46
- 230000008569 process Effects 0.000 claims description 46
- 238000005530 etching Methods 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 238000007517 polishing process Methods 0.000 claims description 7
- 238000005498 polishing Methods 0.000 claims description 5
- 238000004544 sputter deposition Methods 0.000 claims description 5
- 239000002131 composite material Substances 0.000 claims description 4
- 238000009713 electroplating Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 238000001465 metallisation Methods 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 6
- 229910044991 metal oxide Inorganic materials 0.000 description 6
- 150000004706 metal oxides Chemical class 0.000 description 6
- 150000002739 metals Chemical class 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 description 2
- JPVYNHNXODAKFH-UHFFFAOYSA-N Cu2+ Chemical compound [Cu+2] JPVYNHNXODAKFH-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 238000000637 aluminium metallisation Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910001431 copper ion Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 초소형 전자 장치에 금속-산화물-금속 커패시터를 조립하는 방법에 관한 것이다. 먼저, 초소형 전자 기판 상에 증착된 유전층의 표면에 리세스를 형성한다. 다음에 제1 배리어층을 리세스와 합치되도록 제1 배리어층을 유전층 상에 증착한다. 다음에 도전성 부재를 적어도 리세스가 채워지도록 제1 배리어층 상에 증착한다. 제1 배리어층과 제2 배리어층이 협동하여 제1 도전성 부재를 둘러 싸도록 제2 배리어층을 제1 도전성 부재 상에 증착한다. 이로써 제1 도전성 부재가 커패시터의 제1 플레이트를 포함한다. 다음에, 커패시터 유전층을 제2 배리어층 상에 증착한 다음, 제2 도전성 부재를 커패시터 유전층 상에 증착한다. 이로써 제2 도전성 부재가 커패시터의 제2 플레이트를 포함한다. 일 실시예에 있어서, 유전층은 산화물로 구성될 수 있고 배리어층은, 예를 들면, 탄탈; 탄탈 질화물; 티타늄 질화물; 텅스텐 질화물; 탄탈, 티타늄, 및 텅스텐의 실리콘 질화물; 및 이들의 화합물로 구성될 수 있다. 제1 도전성 부재는 구리로 구성되는 것이 바람직하다. 커패시터 유전체는 산화물 또는 탄탈 5산화물로 구성될 수 있는 반면, 제2 도전성 부재는, 예를 들면, 탄탈; 탄탈 질화물; 티타늄 질화물; 텅스텐 질화물; 탄탈, 티타늄, 및 텅스텐의 실리콘 질화물; 및 이들의 화합물로 각각 구성된 두 개의 배리어층 사이에 배치된 알루미늄 합금층으로 구성될 수 있다. 또한 결합된 장치들이 제공된다.
초소형 전자 기판, 커패시터, 유전층, 배리어층, 도전성 부재, 리세스, 플레이트
Description
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 커패시터 조립 방법을 개략적으로 도시한 단면도.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 커패시터 조립 방법에 따라 조립된 커패시터를 둘러싸는 단계를 개략적으로 도시한 단면도.
본 발명은 반도체 장치에 커패시터를 조립하는 방법에 관한 것으로서, 보다 구체적으로는 금속-산화물 반도체 장치에 금속-산화물-금속 커패시터를 조립하는 방법 및 그 결합 장치에 관한 것이다.
일반적으로 커패시터는 전자 장치에서 전하(electric charge)를 저장하는데 사용된다. 일반적으로, 커패시터는 평행으로 배열된 도전성 플레이트 사이에 개재된 절연체 또는 유전체 물질로 구성된다. 플레이트에 전압차를 가할 때, 절연체에 의하여 소정의 전하가 저장되며, 이 전하량이 커패시터의 용량(capacitance)으로 알려져 있다. 용량은 일반적으로 패럿(farad) 단위로 측정되며 커패시터에 의하여 저장된 인가 전압당 전하량에 해당한다. 커패시터의 용량은 절연체와 접촉되는 플레이트의 표면적, 절연체의 두께(플레이트 간의 간격), 및 절연체의 유전율을 포함하는 여러 가지 함수에 의하여 영향을 받을 수 있다. 커패시터는 마이크로 전자(microelectronic) 장치에 사용되는 것이 일반적이지만, 전기 필터, 아날로그-디지털 변환기, 및 다른 마이크로 장치와 같은 여러 가지 마이크로 장치에 또한 사용될 수 있다.
마이크로 전자 장치에 적합한 커패시터의 특정예로는, 예를 들면, 아날로그 반도체 장치 등에 사용되는 것이 일반적인 금속-산화물-금속(MOM)이 있다. MOM 커패시터를 조립하는 방법의 예는, 예를 들면, 라도세비치 외에 허여되어 루슨트 테크놀러지 인코포레이티드(본 발명의 양수인임)에 양도된 미합중국 특허 제5,576,240호에 기재되어 있으며, 이를 참조하여 본 명세서에 결합시켰다. 라도세비치 외에 허여된 상기 특허에는, 유전체가 개재되어 패턴을 이룬 폴리실리콘 상에 증착된 티타늄/티타늄 질화물층으로 구성된 금속-금속 커패시터를 조립하는 방법이 기재되어 있다. 다음에, 커패시터 유전체를 증착한 다음 알루미늄층을 증착한다. 증착 단계 중간에 적절한 패턴화 및 에칭 단계를 거쳐 커패시터를 형성한다. 이러한 MOM 커패시터는 백엔드 배선 공정에 일반적으로 겸용가능한 비교적 저비용의 설계의 예이다.
그러나, 반도체 장치의 제조에 있어서의 현재 경향은 점진적으로 보다 소형의 형태를 가진 장치를 고안하려는 것으로서, 이 형태에는 예를 들면 전술한 커패시터가 포함될 수 있다. 반도체 장치의 금속부를 형성하는 널리 알려진 기술은 기판 상에 금속층을 증착한 다음, 포토리소그래피 패터닝 및 에칭 단계를 거쳐 예를 들면 라도세비치 외에 허여된 특허에 기재된 바와 같은 원하는 구성의 금속부를 생성하는 것이다. 이들 금속화 공정에 일반적으로 사용되는 알루미늄과 같은 금속은 원하는 형태를 형성할 수 있고 공정 처리가 비교적 용이하다. 그러나, 금속 기판의 치수가 작아지고 있기 때문에, 표준 증착, 패터닝, 및 에칭 기술로는 원하는 구성의 형태를 얻는다는 것이 더 곤란한 경우가 종종 있다. 또한, 금속부의 치수를 적게 하면, 예를 들면, 이 금속부의 저항률이 저하되는 경우가 종종 발생할 수 있다. 금속 구성품의 저항률이 증가되면, 예를 들면, 장치의 공정 속도가 더 느려질 수 있다. 또한, 알루미늄과 같은 금속은 융점이 비교적 낮을 수 있다. 따라서, 알루미늄 금속층을 증착한 다음, 이렇게 사전에 형성된 알루미늄 금속층에 손상을 방지하기 위하여 소정 한계 이하의 온도로 후속 단계를 반드시 실행해야 하는 경우가 종종 있다.
이러한 단점을 해소할 수 있는 한 가지 방법으로서 특정의 금속화 공정을 위하여 구리와 같은 다른 금속을 사용하였다. 구리는 저항률이 비교적 낮으므로 알루미늄으로 금속화된 부분보다 더 소형의 금속부를 형성할 수 있다. 또한 구리는 알루미늄보다 융점이 더 높아서 후속의 장치 처리 단계가 고온으로 실행될 수 있다. 그러나, 일반적인 증착, 패터닝 및 에칭 공정은 알루미늄 금속화 공정에서만큼 구리 금속화 공정에서 효과적이지 않다. 일반적으로, 이들 표준 공정을 구리 금속화 공정에 적용하는 것이 비교적 곤란하며 비용이 많이 드는 경우가 종종 있다. 예를 들면, 라도세비치 외에 허여된 특허에서 티타늄/티타늄 질화물층을 구리층으로 간단하게 대체하는 것은 예를 들어 구리의 에칭과 관련된 곤란함 때문에 가 능하지 않을 수 있다. 또한, 구리와 같은 금속은 둘러싸고 있는 임의의 절연 또는 유전 구조체 내에 금속 이온을 확산시키는 경향이 있으므로 누출이 생기거나 또는 다른 바람직하지 않은 결과를 초래할 수 있다. 따라서, 금속-산화물 반도체 장치의 제조 시 금속화 공정이 필요하게 되고, 이 공정에서는 구리와 같이 알루미늄이 아닌 금속을 비용효율적인 방식으로 비교적 용이하게 가하여 장치 내에 금속부를 형성하는 한편, 이러한 금속부의 소형화가 달성될 수 있다.
임의의 조립 공정에서와 같이, 보다 간단한 공정이 일반적으로 더 바람직하다. 따라서, 동일한 재료 비용 및 동일하거나 더 적은 공정 단계로 동일하거나 또는 더 양호한 품질의 제품을 얻을 수 있는 조립 방법이 보다 바람직하며, 특히 조립 공정에서 단계를 줄이면 인건비가 줄어 들고 고가의 제조 기기가 필요하지 않게 된다. 또한, 집적회로와 같은 반도체 장치의 조립 공정에 융통성을 갖는 것이 일반적으로 바람직하다. 보다 구체적으로는, 모듈러 공정으로 커패시터를 형성하는 것이 바람직하며, 이 모듈러 커패시터 형성 공정은 조립 공정의 순서를 크게 변경시키지 않고 집적회로의 조립 단계의 옵션으로 추가될 수 있다.
따라서, 금속-산화물 반도체 장치의 제조 시 금속화 공정을 거치는 것이 바람직하며, 여기에서는 구리와 같이 알루미늄이 아닌 금속을 비용효율적인 방식으로 비교적 용이하게 가하여 금속부를 형성하는 한편, 이러한 금속부의 소형화가 달성될 수 있다. 이 공정은 간단하고, 모듈러식이며 유연성을 가져야 하는 한편 반도체 장치의 생산성이 향상되어야 한다.
상기 및 다른 필요성은 마이크로 장치에 커패시터를 조립하는 방법을 제공하는 본 발명의 일 실시예에 의하여 달성된다. 먼저, 마이크로 전자 기판 상에 증착된 유전층의 표면에 리세스를 형성한다. 다음에 제1 배리어층이 리세스와 합치되도록 제1 배리어층을 유전층 상에 증착한다. 다음에 적어도 리세스가 채워지도록 도전성 부재를 제1 배리어층 상에 증착한다. 제1 배리어층과 제2 배리어층이 협동하여 제1 도전성 부재를 둘러싸도록 제2 배리어층을 제 1 도전성 부재 상에 증착한다. 이로써 제1 도전성 부재가 커패시터의 제1 플레이트를 포함한다. 다음에, 커패시터 유전층을 제2 배리어층 상에 증착한 다음, 제2 도전성 부재를 커패시터 유전층 상에 증착한다. 이로써 제2 도전성 부재가 커패시터의 제2 플레이트를 포함한다.
바람직한 일 실시예에 있어서, 유전층은 산화물층을 포함하고 마이크로 전자 기판은 실리콘 기판을 포함하며, 여기서 리세스를 형성하는데는 산화물층을 실리콘 기판의 표면 상에 형성하는 것을 더 포함한다. 이러한 경우, 리세스는 산화물 에칭 공정에 의하여 산화물층에 형성된다. 제1 도전성 부재를 둘러싸고 있는 제1 및 제2 배리어층은, 예를 들면, 탄탈; 탄탈 질화물; 티타늄 질화물; 텅스텐 질화물; 탄탈, 티타늄, 및 텅스텐의 실리콘 질화물; 이들의 화합물로 구성될 수 있다. 일반적으로, 제1 및 제2 배리어층은, 예를 들면, 스퍼터 증착 공정에 의하여 증착될 수 있다. 어떤 경우에는, 시드층(seed layer)을 제1 배리어층 상에 증착한 후 제1 도전성 부재를 증착할 수 있다. 특히 바람직한 일 실시예에 있어서, 제1 도전성 부재는 적어도 리세스가 채워지도록 제1 배리어층 상에 증착된 구리층을 포함하고, 여기서 구리층은 예를 들면 전기도금 공정에 의하여 증착될 수 있다. 다음에 유전층을 제1 배리어층 및 제1 도전성 부재가 리세스를 채우도록 평면으로 하면서 여기로부터 외측으로 연장되는 것을 방지한다. 유전층은 화학-기계 연마 공정을 사용하여 제1 도전성 부재 및 제1 배리어층이 리세스를 채워 유전층과 동일 평면을 형성하도록 제1 도전성 부재 및 제1 배리어층을 연마함으로써 평면이 될 수 있다. 이로써 도전성 부재가 커패시터의 제1 플레이트를 형성한다.
다음에, 커패시터 유전층을 제1 배리어층 상에 증착하고, 여기서 커패시터 유전층은, 예를 들면, 산화물 또는 탄탈 5산화물을 포함할 수 있다. 다음에, 커패시터 유전층을 원하는 구성으로 제조하여 커패시터를 형성하도록 에칭할 수 있고, 여기서 제2 배리어층은 에칭 공정 도중에 에칭 스톱으로서 사용될 수 있다. 커패시터의 제2 플레이트를 형성하는 제2 도전성 부재를 커패시터 유전층 상에 증착한다. 바람직한 일 실시예에 있어서, 제2 도전성 부재는 배리어층 사이에 배치된 알루미늄 합금층을 가진 혼합물을 포함하고, 여기서 각각의 배리어층은, 예를 들면, 탄탈, 탄탈 질화물, 티타늄 질화물, 텅스텐 질화물, 탄탈 실리콘 질화물, 티타늄 및 텅스텐, 그리고 이들의 화합물로 구성될 수 있다. 커패시터가 형성되면, 캡층(capping layer)으로 알려진 둘러 싸고 있는 유전층을 마이크로 기판 상의 유전층과 협동하여 커패시터를 실질적으로 둘러 싸도록 커패시터 상에 증착할 수 있다. 어떤 경우, 둘러 싸고 있는 유전층을 반도체 장치의 형성 시 후속의 공정 단계 이전에 화학-기계 연마 공정을 사용하여 평면으로 할 수 있다.
본 발명의 다른 바람직한 실시예는 제1 플레이트, 상기 제1 플레이트에 인접하여 배치된 커패시터 유전체, 및 상기 커패시터 유전체에 인접하여 배치된 도전성 제2 플레이트를 포함하는 금속-산화물-금속이다. 제1 플레이트는 도전성 배리어층 내에 둘러 싸인 구리 부품을 포함하고, 여기서 제1 플레이트는 마이크로 전자 기판 상에 형성된 유전층에 배치되는 것이 바람직하다. 바람직한 일 실시예에 있어서, 유전층은 산화물층을 포함하고, 마이크로 전자 기판은 실리콘으로 구성되는 한편, 배리어층은, 예를 들면, 탄탈, 탄탈 질화물, 티타늄 질화물, 텅스텐 질화물, 탄탈 실리콘 질화물, 티타늄, 밑 텅스텐, 그리고 이들의 화합물로 구성될 수 있다. 커패시터 유전체는, 예를 들면, 산화물 또는 탄탈 5산화물로 구성될 수 있다. 또한, 제2 플레이트는, 예를 들면, 두 개의 탄탈층 사이에 배치된 알루미늄 합금층을 가진 혼합물로 구성될 수 있고, 여기서 각각의 배리어층은, 예를 들면, 탄탈; 탄탈 질화물; 티타늄 질화물; 텅스텐 질화물; 탄탈, 티타늄, 및 텅스텐의 실리콘 질화물: 및 이들의 화합물로 구성될 수 있다. 커패시터는 마이크로 전자 기판 상의 유전층과 협동하여 커패시터를 실질적으로 둘러싸도록 커패시터 상에 배치된 둘러싸는 유전층을 더 포함할 수 있다.
따라서, 본 발명의 실시예에 따른 금속-산화물-금속 커패시터를 조립하는 방법은 금속-산화물 반도체 장치를 구리 베이스로 금속화하여 제조하는데 있어서 금속화 공정을 제공하고, 여기서 커패시터는 적어도 하나의 구리 플레이트를 사용할 수 있다. 본 발명에 따른 커패시터의 조립 방법으로 인하여 커패시터를 형성하는데 구리를 사용할 수 있고, 여기서 구리부는 비용효율적인 방식으로 용이하게 가해질 수 있으므로 커패시터의 형태를 소형화할 수 있는 간단하고, 모듈러식이며, 융통성이 있는 공정을 제공하는 한편, 종래 기술의 장치에 비하여 성능이 향상된 커 패시터를 제조할 수 있다.
이상, 본 발명의 장점 중 일부를 설명하였으며, 다른 장점은 첨부 도면을 참조하여 기재된 상세한 설명으로부터 명백하게 이해할 수 있을 것이다.
다음에, 본 발명을 바람직한 실시예를 도시한 도면을 참조하여 상세하게 설명한다. 본 발명은, 그러나, 여러 가지 상이한 형태로 변형될 수 있으며, 기재된 실시예에만 한정되는 것은 아니며 이들 실시예는 본 발명의 취지 및 범위를 벗어나지 않고 여러 가지로 변형 및 변경될 수 있음을 당업자는 이해할 것이다. 동일 부재에는 동일 도면 부호를 사용하였다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 마이크로 전자 장치 내에 커패시터를 조립하는 방법을 도시한 도면이다. 일반적으로, 대부분의 마이크로 전자 장치에 있어서 커패시터와 같은 형태는, 예를 들면, 실리콘 웨이퍼를 포함하는 마이크로 전자 기판(도시되지 않음) 상에 조립된다. 당업자는 층 또는 부재가 다른 층 또는 부재 상에 배치된 것으로 기재되어 있을 때, 이 층 또는 부재가 그 상면, 저면 또는 측면 영역의 층 상에 직접 형성될 수 있는 것으로 이해할 것이다. 또한, 하나 이상의 개재층을 이들 층 사이에 제공할 수 있다.
도 1a에 도시된 바와 같이, 반도체 장치의 조립 공정 도중에, 일반적으로 도면 부호(110)로 표시된 유전층을 마이크로 전자 기판(도시되지 않음) 상에 증착한다. 일반적으로, 리세스(120)가 유전층(110)의 노출면(115)에 형성된다. 유전층(110)은, 예를 들면, 산화물 또는 다른 적합한 유전체로 구성될 수 있다. 유전층(110)이 산화물을 포함하는 경우, 리세스(120)는 예를 들어 산화물 에칭 공정에 의하여 그 내부에 형성된다. 일반적으로, 리세스(120)는 형성하고자 하는 커패시터의 플레이트 중 하나에 이 리세스(120)가 형성되도록 유전층(110)에 형성된다. 리세스(120)가, 예를 들면, 대머신(damascene) 또는 이중 대머신 공정과 같은 여러 가지 공정에 의하여 형성될 수 있다는 점을 당업자는 이해할 것이다. 따라서, 커패시터와 같은 장치 어레이가 하나의 유전층(110)에 형성되는 경우, 유전층(110)은 산화물 에칭 공정에 이어 일련의 비아(via) 및/또는 트렌치(trench)를 형성할 수 있다. 원하는 형상의 리세스(120)에 따라, 습식 산화물 에칭 또는 건식 산화물 에칭이 사용될 수 있다.
유전층(110)에 리세스(120)를 형성한 다음, 배리어층(130)을 도 1b에 도시된 바와 같이 등각 코팅(conformal coating)이 형성되도록 유전층(110) 상에 증착한다. 배리어층(130)은, 예를 들면, 탄탈; 탄탈 질화물; 티타늄 질화물; 텅스텐 질화물; 탄탈, 티타늄, 및 텅스텐의 실리콘 질화물; 및 이들의 화합물로 구성되고 스퍼터 증착 공정을 사용하여 증착될 수 있다. 바람직한 일 실시예에 있어서, 배리어층(130)은 스퍼터 증착 공정을 사용하여 등각 두께가 약 300 옹스트롬인 배리어층이 형성되도록 증착된다.
도 1c에 도시된 바와 같이, 배리어층(130)이 증착된 다음, 이 배리어층(130) 상에 등각 코팅이 형성되도록 시드 또는 전도층(135)을 증착한다. 시드층(135)이 전기 전도층으로 작용하여 후속의 금속층 증착을 용이하게 한다. 이러한 시드층(135)은 당업자에게 널리 알려진 여러 가지의 도전성 물질을 포함할 수 있 다.
도 1d에 도시된 바와 같이, 적어도 리세스를 채울 수 있도록 제1 도전성 부재(140)를 시드층(135) 상에 증착한다. 특히 바람직한 일 실시예에 따라, 제1 도전성 부재(140)는 전기도금 공정에 의하여 증착된 구리를 포함한다. 제1 도전성 부재(140)는 전하를 유도 및 유지하는데 적합한 임의의 금속, 예를 들면, 은, 티타늄, 또는 금, 백금, 팔라듐과 같은 값 비싼 금속 등을 포함할 수 있다. 제1 도전성 부재(140)는, 어떤 경우, 제1 도전성 부재(140)를 포함하는 물질에 따라 시드층(135)이 그들 사이에 개재되지 않고 배리어층(130) 상에 직접 증착될 수 있다는 점을 당업자는 이해할 것이다.
도 1e에 도시된 바와 같이, 유전층(110)의 표면은 배리어층(130), 시드층(135), 및 제1 도전성 부재(140)가 리세스(120) 외측으로 연장되지 않도록 평면으로 형성된다. 본 발명의 바람직한 일 실시예에 따르면, 유전층(110)은 실질적인 평면(115)이 형성되도록 화학-기계 연마(chemical-mechanical polishing: CMP) 공정을 사용하여 평면으로 형성되고, 여기서 배리어층(130), 시드층(135), 및 제1 도전성 부재(140)가 리세스(120)를 적어도 채워 유전층(110)과 등각면을 형성한다. 그러나, 유전층(110)은 동일하거나 또는 실질적으로 유사한 결과를 이루어낼 수 있는 다른 연마 기술에 의하여 평면으로 형성될 수 있다.
도 1f에 도시된 바와 같이, 배리어층(130), 시드층(135), 및 리세스(120)를 채우는 제1 도전성 부재(140)를 적어도 덮을 수 있도록 추가의 배리어층(150)을 유전층(110) 상에 증착한다. 따라서 추가의 배리어층(150)이 처음 배리어층(130)과 협동하여 제1 도전성 부재(140)를 둘러싼다. 본 발명의 바람직한 일 실시예에 따르면, 추가의 배리어층(150)은, 예를 들면, 탄탈; 탄탈 질화물; 티타늄 질화물; 텅스텐 질화물; 탄탈, 티타늄, 및 텅스텐의 실리콘 질화물; 및 이들의 화합물로 구성되고 약 300 옹스트롬의 두께를 가질 수 있다. 이로써 제1 도전성 부재(140)는 일반적으로 커패시터의 제1 플레이트(160)를 포함한다. 예를 들어 제1 도전성 부재(140)가 구리로 구성되는 경우, 처음 배리어층(130) 및 추가의 배리어층(150) 양자를 포함하는 둘러싸는 배리어층으로 인하여 제1 도전성 부재(140)를 통해 전기가 도통될 수 있는 한편, 제1 플레이트가 형성되어 있는 둘러싸는 유전층(110) 내로 구리 이온이 유입되는 것이 방지될 수 있다. 제1 플레이트(160)는 증착된 금속층으로부터 에칭되기보다 유전층(110)을 에칭하여 제1 플레이트(160)가 그 내부에 형성되기 때문에 이와 같은 방식으로 형성된 커패시터의 제1 플레이트(160)를 가진 보다 소형인 커패시터 형태를 얻을 수 있다. 구리를 사용하여 제1 플레이트(160)를 형성하는 것은 구리가 예를 들면 알루미늄으로 구성된 유사한 형태보다 더 소형인 장치에서 저항률이 덜하다는 추가의 장점을 갖는다. 장치의 조립 공정의 초기 단계에서 구리를 사용함으로써 장치를 조립할 때 후속의 고온 공정을 사용할 수 있다.
도 1f에 도시된 바와 같이, 예를 들면 도 1g에 도시된 바와 같이 제1 플레이트(160)의 구성에 대응하도록 패턴화하기 전에 추가의 배리어층(150)을 블랭킷층(blanket layer)으로서 증착할 수 있다. 다음에 커패시터 유전층(170)을 추가의 배리어층(150) 상에 증착한다. 커패시터 유전층(17)은 패턴화된 추가의 배 리어층(150) 상에 블랭킷층으로서 증착될 수 있고, 여기서 커패시터 유전층(17)은 도 1h에 도시된 바와 같이 추가의 배리어층(150) 구성에 대응하도록 패턴화된다. 특히 바람직한 일 실시예에 있어서, 커패시터 유전체(170)는, 예를 들면, 산화물 또는 탄탈 5산화물로 구성된다. 일반적으로, 커패시터 유전체(17)의 두께 및 유전 율과 같은 함수가 커패시터의 용량 등급을 결정한다. 따라서, 커패시터 유전체(17)는 예를 들면 양호한 선형성(linearity)을 제공할 수 있는 임의의 물질로 구성될 수 있으며, 여기서 커패시터의 용량은 전압 또는 온도의 변화, 높은 유전율, 적은 누출, 및 높은 차단 전압으로 인하여 거의 변화가 없거나 전혀 변하지 않는다. 산화물 또는 탄탈 5산화물과 같은 커패시터 유전체(170)는, 예를 들면, CVD 증착 공정에 의하여 추가의 배리어층(150) 상에 증착될 수 있다. 다른 실시예에 따르면, 추가의 배리어층(150)이 블랭킷층으로서 증착된 다음, 커패시터 유전층(17)이 또한 블랭킷층으로서 증착될 수 있다는 점에 유의해야 한다. 추가의 배리어층(150) 및 커패시터 유전층(170)의 인접하는 블랭킷층은 도 1h에 도시된 바와 같은 제1 플레이트 구성에 대응하도록 동시에 패턴화될 수 있고, 여기서 다른 실시예에 따르면 제2 배리어층(150)은 커패시터 유전층(170)의 패턴화 도중에 에칭 스톱으로서 사용될 수 있다.
도 1i에 도시된 바와 같이, 제2 도전성 부재(180)를 커패시터 유전체(170) 상에 증착한 다음 패턴화를 실행한다. 제2 도전성 부재(180)는 커패시터의 제2 플레이트로서 작용하며, 예를 들면, 집적회로 상에 커패시터를 조립하는데 적합한 임의의 금속으로 구성될 수 있다. 예를 들어 알루미늄이 적합한 금속이다. 그러나, 본 발명의 특히 바람직한 일 실시예에 있어서, 제2 도전성 부재(180)는 두 개의 배리어층(도시되지 않음) 사이에 배치된 알루미늄 합금층을 가진 합성물을 포함할 수 있다. 각각의 배리어층은, 예를 들면, 탄탈; 탄탈 질화물; 티타늄 질화물; 텅스텐 질화물; 탄탈, 티타늄, 및 텅스텐의 실리콘 질화물, 및 이들의 화합물을 포함할 수 있다. 제1 및 제2 플레이트(160, 180) 및 커패시터 유전체(170)의 형성을 완료함으로써 도 1i에 도시된 커패시터 구성이 달성된다.
도 2a에 도시된 바와 같이, 커패시터가 형성되고 나면, 후속하여 유전층을 커패시터 상에 증착시켜 커패시터를 둘러싸게 할 수 있다. 둘러싸는 유전층(190)은, 예를 들면, 실리콘기 산화물, 다층 산화물/질화물 조합물, 또는 폴리이미드와 같은 스핀-온 유전체 물질로 구성될 수 있다. 일반적으로, 둘러싸는 유전층(190)이 처음 유전층(110)과 협동하여 커패시터를 둘러싼다. 장치 조립 공정의 별개의 공정에 의하여 유전층(110, 190)을 통해 커패시터로 전기적인 연결이 형성되고 여기서는 더 이상 설명하지 않는다. 커패시터 중 일부분이 커패시터 형성 후 처음 유전층(110)의 평면 상측에 연장되기 때문에, 둘러싸는 유전층(190)은 커패시터 상에 증착될 때 커패시터의 표면부와 합치되므로 평면이 아닌 형태를 가질 수 있다. 따라서, 둘러싸는 유전층(190)은 후속의 유전체 화학-기계 연마 공정을 더 거쳐 금속-산화물-금속 커패시터 형태를 평면화 할 수 있다. 이 공정에 이어서, 최종적으로 도 2b에 도시된 바와 같은 금속-산화물-금속 커패시터가 얻어진다.
따라서, 본 발명의 실시예에 따른 금속-산화물-금속 커패시터의 조립 방법은 금속-산화물 반도체 장치, 바람직하기로는 구리 베이스로 금속화된 장치의 제조 시 모듈러 공정을 제공한다. 본 발명에 따른 커패시터의 조립 방법은 커패시터의 형성에 구리를 사용할 수 있고, 여기서 구리부는 비용효율적인 방식으로 용이하게 가해질 수 있으므로 종래 기술의 커패시터와 비교하여 커패시터의 성능을 저하시키지 않고 커패시터의 형태를 소형화할 수 있는 간단하고, 모듈러식이며 융통성이 있는 공정을 제공한다. 따라서 본 발명의 실시예에 따른 구리 금속화된 금속-산화물 반도체 장치에서 금속-산화물-금속 커패시터의 조립 방법은 전술한 바와 같이 종래 기술의 금속-산화물-금속 커패시터 조립 방법에 비하여 뚜렷한 장점을 제공한다.
당업자는 전술한 설명 및 첨부 도면에서의 장점을 유지한 채 본 발명을 여러 가지로 변형 및 다른 실시예로 변경시킬 수 있다. 따라서, 본 발명은 본 명세서에 기재된 특정의 실시예에만 한정되는 것은 아니며 다른 변형예 및 실시예도 특허청구범위 내에 포함되는 것이다. 본 명세서에서는 특정 용어를 사용하였으나, 이들 용어는 포괄적으로 사용하는 것으로서 단지 설명을 하기 위한 것이며 한정하려는 것은 아니다.
Claims (31)
- 마이크로 전자 장치(microelectronic device)에 커패시터를 조립하는 방법에 있어서,기판 상의 유전층 표면에 리세스를 형성하는 단계,상기 유전층 상에 제1 배리어층을 상기 제1 배리어층이 상기 리세스에 합치되도록 증착하는 단계,상기 제1 배리어층 상에 제1 도전성 부재를 적어도 상기 리세스를 채우도록 증착하는 단계,상기 제1 도전성 부재 상에 제2 배리어층을 상기 제1 배리어층 및 제2 배리어층이 협동하여 상기 제1 도전성 부재－여기서 제1 도전성 부재는 커패시터의 제1 플레이트를 포함함－를 둘러싸도록 증착하는 단계,상기 제2 배리어층 상에 커패시터 유전층을 증착하는 단계,상기 커패시터 유전층 상에 제2 도전성 부재－여기서 제2 도전성 부재는 커패시터의 제2 플레이트를 포함함－를 증착하는 단계를 포함하는 커패시터 조립 방법.
- 제1항에 있어서,리세스를 형성하는 단계가 실리콘 기판의 표면 상에 산화물층－여기서 산화물층은 산화물 에칭 공정에 의하여 그 내부에 형성된 적어도 하나의 리세스를 가짐－을 형성하는 단계를 더 포함하는 커패시터 조립 방법.
- 제1항에 있어서,제1 배리어층 및 제2 배리어층을 증착하는 단계가 탄탈; 탄탈 질화물; 티타늄 질화물; 텅스텐 질화물; 탄탈, 티타늄, 및 텅스텐의 실리콘 질화물; 및 이들의 화합물 중 적어도 한 가지로 이루어진 층을 증착하는 단계를 더 포함하는 커패시터 조립 방법.
- 제3항에 있어서,제1 배리어층 및 제2 배리어층을 증착하는 단계가 스퍼터 증착 공정을 사용하여 상기 제1 배리어층 및 상기 제2 배리어층을 증착하는 단계를 더 포함하는 커패시터 조립 방법.
- 제1항에 있어서,상기 제1 배리어층을 증착한 후 및 상기 제1 도전성 부재를 증착하기 전에 시드층을 증착하는 단계를 더 포함하는 커패시터 조립 방법.
- 제1항에 있어서,제1 도전성 부재를 증착하는 단계가 상기 제1 배리어층 상에 구리층을 적어도 상기 리세스를 채우도록 증착하는 단계를 더 포함하는 커패시터 조립 방법.
- 제6항에 있어서,제1 도전성 부재를 증착하는 단계가 전기도금 공정을 사용하여 상기 제1 도전성 부재를 증착하는 단계를 더 포함하는 커패시터 조립 방법.
- 제1항에 있어서,상기 제1 도전성 부재를 증착한 다음 상기 제1 배리어층 및 상기 제1 도전성 부재가 상기 리세스로부터 외측으로 연장되지 않도록 상기 유전층을 평탄화하는 단계를 더 포함하는 커패시터 조립 방법.
- 제8항에 있어서,상기 유전층을 평탄화하는 단계가 화학-기계 연마 공정을 사용하여 상기 제1 도전성 부재 및 상기 제1 배리어층이 상기 리세스를 채워서 상기 유전층을 가진 동일 평면의 표면을 형성하도록 상기 유전층 상에 증착된 상기 제1 도전성 부재 및 상기 제1 배리어층을 연마하는 단계를 더 포함하는 커패시터 조립 방법.
- 제1항에 있어서,커패시터 유전층을 증착하는 단계가 산화물 및 탄탈 5산화물 중 적어도 한 가지로 이루어진 층을 증착하는 단계를 더 포함하는 커패시터 조립 방법.
- 제1항에 있어서,상기 커패시터 유전층을 원하는 구성으로 되도록 증착한 다음 상기 제2 배리 어층을 에칭 스톱으로서 사용하여 상기 커패시터 유전층을 에칭하는 단계를 더 포함하는 커패시터 조립 방법.
- 제1항에 있어서,제2 도전성 부재를 증착하는 단계가 탄탈; 탄탈 질화물; 티타늄 질화물; 텅스텐 질화물; 탄탈, 티타늄, 및 텅스텐의 실리콘 질화물; 및 이들의 화합물 중 적어도 한 가지를 각각 포함하는 두 개의 배리어층 사이에 배치된 알루미늄 합금층을 포함하는 합성물층을 증착하는 단계를 더 포함하는 커패시터 조립 방법.
- 제1항에 있어서,상기 제2 도전성 부재를 증착한 다음 상기 커패시터 상에 둘러싸는 유전층－여기서 둘러싸는 유전층은 상기 기판 상의 상기 유전층과 협동하여 상기 커패시터를 실질적으로 둘러쌈－을 증착하는 단계를 더 포함하는 커패시터 조립 방법.
- 제13항에 있어서,화학-기계 연마 공정을 사용하여 상기 둘러싸는 유전층을 평탄화하는 단계를 더 포함하는 커패시터 조립 방법.
- 마이크로 전자 장치(microelectronic device)에 금속-산화물-금속 커패시터를 조립하는 방법에 있어서,기판 상의 유전층 표면에 리세스를 형성하는 단계,상기 유전층 상에 제1 배리어층을 상기 제1 배리어층이 상기 리세스에 합치되도록 증착하는 단계,상기 제1 배리어층 상에 구리층을 적어도 상기 리세스를 채우도록 증착하는 단계,상기 제1 배리어층 및 상기 구리층이 상기 리세스로부터 외측으로 연장되지 않도록 상기 유전층을 평탄화하는 단계,상기 유전층의 표면 상에 제2 배리어층을 증착하는 단계로서, 상기 제1 배리어층 및 상기 제2 배리어층이 협동하여 상기 금속-산화물-금속 커패시터의 제1 플레이트를 포함하는 구리층을 둘러싸도록 증착하는 단계,상기 제2 배리어층 상에 커패시터 유전층을 증착하는 단계,상기 커패시터 유전층 상에, 상기 금속-산화물-금속 커패시터의 제2 플레이트를 포함하는 제2 도전성 부재를 증착하는 단계를 포함하는 금속-산화물-금속 커패시터 조립 방법.
- 제15항에 있어서,리세스를 형성하는 단계가 실리콘 기판의 표면 상에 산화물층－여기서 산화물층은 산화물 에칭 공정에 의하여 그 내부에 형성된 적어도 하나의 리세스를 가짐－을 형성하는 단계를 더 포함하는 금속-산화물-금속 커패시터 조립 방법.
- 제15항에 있어서,제1 배리어층 및 제2 배리어층을 증착하는 단계가 탄탈; 탄탈 질화물; 티타늄 질화물; 텅스텐 질화물; 탄탈, 티타늄, 및 텅스텐의 실리콘 질화물; 및 이들의 화합물 중 적어도 한 가지로 이루어진 층을 스퍼터 증착 공정을 사용하여 증착하는 단계를 더 포함하는 금속-산화물-금속 커패시터 조립 방법.
- 제15항에 있어서,상기 제1 배리어층을 증착한 후 및 상기 구리층을 증착하기 전에 시드층을 증착하는 단계를 더 포함하는 금속-산화물-금속 커패시터 조립 방법.
- 제15항에 있어서,구리층을 증착하는 단계가 전기도금 공정을 사용하여 상기 구리층을 증착하는 단계를 더 포함하는 금속-산화물-금속 커패시터 조립 방법.
- 제15항에 있어서,상기 유전층을 평탄화하는 단계가 화학-기계 연마 공정을 사용하여 상기 구리층 및 상기 제1 배리어층이 상기 리세스를 채워서 상기 유전층을 가진 동일 평면의 표면을 형성하도록 상기 유전층 상에 증착된 상기 구리층 및 상기 제1 배리어층을 연마하는 단계를 더 포함하는 금속-산화물-금속 커패시터 조립 방법.
- 제15항에 있어서,커패시터 유전층을 증착하는 단계가 산화물 및 탄탈 5산화물 중 적어도 한 가지로 이루어진 층을 증착하는 단계를 더 포함하는 금속-산화물-금속 커패시터 조립 방법.
- 제15항에 있어서,상기 커패시터 유전층을 원하는 구성으로 되도록 증착한 다음 상기 제2 배리어층을 에칭 스톱으로서 사용하여 상기 커패시터 유전층을 에칭하는 단계를 더 포함하는 금속-산화물-금속 커패시터 조립 방법.
- 제15항에 있어서,제2 도전성 부재를 증착하는 단계가 탄탈; 탄탈 질화물; 티타늄 질화물; 텅스텐 질화물; 탄탈, 티타늄, 및 텅스텐의 실리콘 질화물; 및 이들의 화합물 중 적어도 한 가지를 각각 포함하는 두 개의 배리어층 사이에 배치된 알루미늄 합금층을 포함하는 합성물층을 증착하는 단계를 더 포함하는 금속-산화물-금속 커패시터 조립 방법.
- 제15항에 있어서,상기 제2 도전성 부재를 증착한 다음 상기 금속-산화물-금속 커패시터 상에 둘러싸는 유전층－여기서 둘러싸는 유전층은 상기 기판 상의 상기 유전층과 협동하여 상기 금속-산화물-금속 커패시터를 실질적으로 둘러쌈－을 증착하는 단계를 더 포함하는 금속-산화물-금속 커패시터 조립 방법.
- 제24항에 있어서,화학-기계 연마 공정을 사용하여 상기 둘러싸는 유전층을 평탄화하는 단계를 더 포함하는 금속-산화물-금속 커패시터 조립 방법.
- 배리어층 내에 둘러싸인 구리 구성품을 가진 제1 플레이트－여기서 제1 플레이트는 기판 상에 형성된 유전층 내에 배치됨－,상기 제1 플레이트에 인접하여 배치된 커패시터 유전체, 및상기 커패시터 유전체에 인접하여 배치된 도전성의 제2 플레이트를 포함하는 금속-산화물-금속 커패시터.
- 제26항에 있어서,상기 배리어층이 탄탈; 탄탈 질화물; 티타늄 질화물; 텅스텐 질화물; 탄탈, 티타늄, 및 텅스텐의 실리콘 질화물; 및 이들의 화합물 중 적어도 한 가지를 포함하는 금속-산화물-금속 커패시터.
- 제26항에 있어서,상기 유전층은 산화물층을 포함하고 상기 기판은 실리콘으로 구성되는 금속-산화물-금속 커패시터.
- 제26항에 있어서,상기 커패시터 유전체가 산화물 및 탄탈 5산화물 중 적어도 한 가지로 구성되는 금속-산화물-금속 커패시터.
- 제26항에 있어서,상기 제2 플레이트가 탄탈; 탄탈 질화물; 티타늄 질화물; 텅스텐 질화물; 탄탈, 티타늄, 및 텅스텐의 실리콘 질화물; 및 이들의 화합물 중 적어도 한 가지를 각각 포함하는 두 개의 배리어층 사이에 배치된 알루미늄 합금층을 포함하는 합성물층으로 구성되는 금속-산화물-금속 커패시터.
- 제26항에 있어서,상기 커패시터 상에 증착되어 둘러싸는 유전층을 더 포함하며 상기 기판 상의 상기 유전층과 협동하여 상기 커패시터를 실질적으로 둘러싸는 금속-산화물-금속 커패시터.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/652,479 | 2000-08-31 | ||
| US09/652,479 US6373087B1 (en) | 2000-08-31 | 2000-08-31 | Methods of fabricating a metal-oxide-metal capacitor and associated apparatuses |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020018172A KR20020018172A (ko) | 2002-03-07 |
| KR100822331B1 true KR100822331B1 (ko) | 2008-04-16 |
Family
ID=24616966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010053374A KR100822331B1 (ko) | 2000-08-31 | 2001-08-31 | 금속-산화물-금속 커패시터의 조립 방법 및 그 결합 장치 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6373087B1 (ko) |
| JP (1) | JP5090598B2 (ko) |
| KR (1) | KR100822331B1 (ko) |
| GB (1) | GB2371675B (ko) |
| TW (1) | TW507313B (ko) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE10010821A1 (de) | 2000-02-29 | 2001-09-13 | Infineon Technologies Ag | Verfahren zur Erhöhung der Kapazität in einem Speichergraben und Grabenkondensator mit erhöhter Kapazität |
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| TWI680535B (zh) | 2016-06-14 | 2019-12-21 | 美商應用材料股份有限公司 | 金屬及含金屬化合物之氧化體積膨脹 |
| TWI719262B (zh) | 2016-11-03 | 2021-02-21 | 美商應用材料股份有限公司 | 用於圖案化之薄膜的沉積與處理 |
| JP2020501344A (ja) | 2016-11-08 | 2020-01-16 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | パターニング用途のためのボトムアップ柱状体の形状制御 |
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| US10840186B2 (en) | 2017-06-10 | 2020-11-17 | Applied Materials, Inc. | Methods of forming self-aligned vias and air gaps |
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- 2000-08-31 US US09/652,479 patent/US6373087B1/en not_active Expired - Lifetime
-
2001
- 2001-08-28 TW TW090121234A patent/TW507313B/zh not_active IP Right Cessation
- 2001-08-30 GB GB0121040A patent/GB2371675B/en not_active Expired - Fee Related
- 2001-08-31 JP JP2001262994A patent/JP5090598B2/ja not_active Expired - Lifetime
- 2001-08-31 KR KR1020010053374A patent/KR100822331B1/ko active IP Right Grant
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- 2002-02-21 US US10/080,186 patent/US6730601B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| GB0121040D0 (en) | 2001-10-24 |
| KR20020018172A (ko) | 2002-03-07 |
| TW507313B (en) | 2002-10-21 |
| GB2371675B (en) | 2004-10-27 |
| JP2002237523A (ja) | 2002-08-23 |
| US6730601B2 (en) | 2004-05-04 |
| JP5090598B2 (ja) | 2012-12-05 |
| GB2371675A (en) | 2002-07-31 |
| US20020098642A1 (en) | 2002-07-25 |
| US6373087B1 (en) | 2002-04-16 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| FPAY | Annual fee payment |
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|
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