JP4386680B2 - 半導体素子のためのキャパシタおよびその製造方法 - Google Patents
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Description
【発明の分野】
本発明は概して半導体素子の製造方法および特に、ダマシン相互接続構造におけるキャパシタの集積化に関する。
【0002】
【発明の背景】
キャパシタは電荷の蓄積の為の電子素子において広く使用されてきた。キャパシタは本質的に1つの絶縁体によって分離された2つの導電性プレートを含む。静電容量または印加電圧毎にキャパシタによって保持された電荷の量はプレートの面積、プレート間の距離および絶縁体の誘電係数に依存する。キャパシタはフィルタ、アナログ−デジタルコンバータ、デジタル記憶素子および様々な制御アプリケーションに使用されている。
【0003】
金属べースのキャパシタは、典型的にアルミニウム・ラインを形成するために、従来通りに使用されるサブトラクティブ金属エッチング法を利用した素子に組み込まれる。また一方、銅は、金属化層の製造のために選択される金属として人気が増加している。銅は低い抵抗率を保有しており、アルミニウム金属を伴うものより小さな構造を形成することを可能にする。銅はさらに、次の素子処理ステップがより高温で実行され得るようなアルミニウムと比較してより高い融点を有している。
【0004】
キャパシタの製造に関連した銅金属化にはいくつかの欠点がある。キャパシタは誘電体中で形成された凹部への銅の堆積を利用したダマシン処理を利用して製造されてきた。ダマシン処理は、広範囲の光リソグラフィおよびエッチングを必要とするいくつかのマスク工程を必要とする。また、表面の粗さは微細な構造の差を材料に生じるので、銅の化学機械研磨(CMP)技術はキャパシタの信頼性を損なう。さらに、銅の堆積に先立って、下地誘電体への銅の拡散を防ぐために障壁層を堆積しなければならない。
【0005】
キャパシタを提供するために必要なことは、銅金属化に必要とされる過度のマスキング工程を伴わないダマシン相互接続構造に統合すること、および下地銅金属化の微細構造の差異による影響および銅の拡散の影響を最小限にすることである。
【0006】
【発明の概要】
1つの形態として、本発明は、半導体素子の為のキャパシタを包含する。そのキャパシタは金属化層の誘電体内に完全に形成され、金属化層中で形成された素子構成要素と電気的に接続している。キャパシタを、ダマシン処理を使用して製造された銅相互接続構造内に製造することは特に都合が良い。キャパシタは素子構成要素に隣接し、誘電体へエッチングされた溝内部に形成された第1のプレートまたは、電極を包含し、そして耐熱性金属のような導電性金属または金属合金を含む。絶縁体は第1のキャパシタの電極を覆い、好ましくは誘電体を含む。第2のプレートあるいは電極は絶縁体を覆い、導電性の金属か金属合金で構成される。この記述の目的のために、素子構成要素は、電気的構成要素の端子あるいは単にリードや経由部材のような導体とする。
【0007】
キャパシタの電極および絶縁体は、好ましくは溝内部に配置され、溝側壁および溝底を覆う。このように、他の素子構成要素にキャパシタを接続するために、導電性金属は金属リードを形成するように配置され、第2のキャパシタ電極上に凹部が形成される。金属リードは、好ましくは凹部内に配置された銅または銅合金で構成する。皮膜および導電性金属は、次に、キャパシタの上面に平面状に形成され、キャパシタの上面は金属化層の上面と本質的に同平面にある。キャパシタが銅相互接続構造内に形成された場合、金属層はキャパシタの上部の素子上に形成され、金属リードに接続する充填された金属を介して相互接続される。このように、キャパシタは極小のリソグラフィおよびエッチングステップを伴うダマシン相互接続構造の金属化層内部に形成される。このことは、費用の縮小となる。さらに、導電性金属の使用により、電極として銅以外に障壁層を配置する必要を回避する。
【0008】
【発明の詳細な記述】
図1は、相互接続構造11が半導体ウェハまたは基版17上に作製されている様子を示す。この明細書中で使用される用語ウェハまたは基盤は、トランジスタ、キャパシタ、タングステンプラグそしてコンタクトレベルまたは基盤17上にある他のアクティブな領域上のその上に作製された構造を含むものである。相互接続構造は下層の金属化層12を包含し、上層の金属化層13および絶縁層14(これは「誘電体層」とも言う)は上層の金属化層13および下層の金属化層12の間に配置される。この記述の為に、用語「金属化層」は金属導体および半導体内部に形成される半導体集積回路の構造層とする。金属化層は集積回路製造過程において絶縁誘電体層と交互に配置される。
【0009】
相互接続構造11は当業者に良く知られたダマシン処理を使用して典型的に作製される。下層金属化層12はシングルダマシン処理により作製され、上層金属化層13および絶縁層14はデュアルダマシン処理により作製される。一方、本発明の溝型キャパシタはシングルまたは/およびデュアルダマシン処理によって作製される相互接続構造に限られる必要はなく、他の利用可能な製造処理を使用して作製された金属化層を包含してもよい。
【0010】
金属化層12および13の各々は、誘電体材料18内に金属配線のように配置され、延在する金属構成要素16を包含する。図面の構成要素16は一般に、誘電体材料18内部に形成された凹部内部堆積される導電性金属から成る。例として、シード/障壁膜33は誘電体および銅の間に形成されるケースにおいて銅は使用されても良い。
【0011】
障壁層19は、その上に堆積される材料への露出から要素16を遮蔽し、次の作製ステップ中において構成要素16を保護する。さらに、拡散障壁層とも呼ばれる障壁層19は、金属構成要素16上に堆積された誘電体への構成要素16の導電性金属の拡散を最小限にする。障壁層19はさらに、下層の金属化層12上に堆積された誘電体内に構造をエッチングにより形成する際にエッチング停止層として機能を果たす。これを受けて、エッチング停止層20は絶縁層14および上層金属化層13の間に配置され、次に、下層金属化層12および基盤17の間に配置される。障壁層19およびエッチング停止層20は構成成分として、シリコン酸化、窒化珪素および/または炭化珪素またはこれらの材料の組み合わせのような誘電体材料を包含する。
【0012】
金属で充填されたビアまたはプラグ15は下層金属化層12の構成要素16と上層金属化層13内の構成要素16とを相互接続する。 絶縁層14は、プラグ15間に配置されている誘電体材料18を含み、同様にプラグ15間の絶縁体として機能し、異なった素子層の配線間のレベル間短絡を最小限する。構成要素16およびプラグ15は典型的に銅または銅合金から成る。
【0013】
図2に関して、キャパシタの製造は構成要素16に隣接する、上層金属化層13の誘電体18への凹部または溝22のエッチングにより開始される。この明細書中で使用されている用語「溝」は、凹部の寸法または形を制限するようものではなく、溝内に形成されるキャパシタの特性によって決定されるものである。用語「溝」はその溝内へ構成要素を形成するために誘電体内に形成される任意のタイプの凹部を包含する。
【0014】
金属化層13上のフォトレジスト層21が、最初に露光される。マスク層(図示していない)が、典型的にはフォトレジスト層21の前に金属層13上に堆積され、従って、フォトレジスト層21はさらに、溝22の形成の目的のために形成される任意のマスク層を包含することになる。溝の構造はフォトレジスト21内にパターン化され、次に、エッチング停止層20まで誘電体18がエッチングされる。図2に示されるように、溝22は対面する2つの側壁23および底面24を包含する。フォトレジスト21内にパターン化された構造は、好ましくは下層構成要素16にオーバーラップし、そのとき溝22は誘電体18内にエッチングされ、構成要素16の表面は溝22内に露出される。つづいてフォトレジスト層21は除去される。マスク層(図示していない)の一部は上層金属層13上に拡散障壁を形成するように残在する。
【0015】
図3〜図5は、溝22内のキャパシタ25の形成ステップについて示している。キャパシタ25は、絶縁体30によって第2のキャパシタ電極27から分離されている第1のキャパシタ電極26を包含する。キャパシタ25はさらに、第2のキャパシタ電極27上に形成されている金属リード28を包含することになる。図3の実施例では、電極26および27、および絶縁体30は溝22内に膜として形成される。
【0016】
第1の電極26は、溝22の内部表面に付着するようにおよび/または溝22の側壁23および底24に適合するように溝22内に堆積されるか成長される導電性金属または金属合金を含む。例として、第1のキャパシタ電極26はタンタルム、チタニウムまたはタングステンおよび/またはそれらの窒化物またはタンタル五配化物な耐熱性の金属および/または耐熱性の金属合金を含む。第1の電極26は化学蒸着(CVD)法またはスパッタ堆積のように良く知られている手段を利用して堆積される。上述したように、構成要素16の表面は溝22をエッチングすることにより露出され、それにより構成要素16およびキャパシタ25が電気的に接続されるために第1のキャパシタ電極26は構成要素16に接続する。
【0017】
絶縁体30は次に、第1のキャパシタ電極26上に堆積される。絶縁体30は好ましくは良く知られた誘電率を有する誘電体材料を含む。例えば、誘電体は窒化珪素または二酸化珪素のような利用可能な誘電体材料を含む。絶縁体30は、第1のキャパシタ電極26の表面に適合するように膜として堆積されるか増加される。第2のキャパシタ電極27は同様に、絶縁体30に共形するように被膜として溝22内部に形成される。第2のキャパシタ電極27はまた、第1のキャパシタ電極26のように関して、上記に記載した導電性金属または金属合金を含み、上記に記載したように凹部22内に同じように形成される。
【0018】
この利益のある実施例において、電極被膜の厚さの範囲は好ましくは約20nmから約50nmである。同じように、絶縁体被膜30の厚さの範囲も好ましくは約20nmから約50nmである。従って、キャパシタの厚さの範囲は約60nmから150nmの範囲となる。
【0019】
図3に示されるように、膜は素子を覆うように堆積される。電極26および27、および絶縁体30は溝22の形に適合する膜であると同様に、凹部31は第2電極27上に形成される。凹部31の一部は溝22の内側に延在する。図4に関して、次に金属リード28を形成するように導電性金属が凹部31内に堆積される。この特徴的で利益性のある実施例によれば、導電性金属は好ましくは電荷を伝導する為に適した任意の金属を含む。例えば銀、耐熱性の金属または金、白金、パラジウムおよびその類似金属である。
【0020】
図5に関して、構造11の表面は被膜26、27、30および金属リード28のように平坦化されており、溝22の外面には延出しない。ここで、第1のキャパシタ電極26、絶縁体30、第2のキャパシタ電極27および金属リード28が誘電体18と同一平面を形成するように実質的に溝22を満たす。平坦化処理が実質的に平坦な表面が形成されるように化学機械研磨(CMP)処理を用いて行われる。金属リード28は、電気通信においてキャパシタ25とともに配置される第2の素子構成要素と第2の電極27とを接続する機能を果たす。
【0021】
図6に示されるように、金属化層29および絶縁層32は相互接続構造11上に形成されている。層29および32は好ましくはデュアルダマシン処理を利用して形成される。障壁層19は最初に上層金属化層13上に配置され、次に、エッチング停止層20は層29および層32の間に配置される。金属化層29は誘電体材料18内に配置された構成要素16を包含し、そして、絶縁層32は誘電体材料18内部に配置された金属で満たされたビア15を包含する。金属で満たされたビア15は、キャパシタ25を層29内の構成要素16に相互接続する。図6に示されるように、バイアは、キャパシタ25上の障壁層19および誘電体材料18を貫いてエッチングされ、次に銅によって満たされる。このことは、第2の電極27から構成要素16への継続的な金属接点を提供することになる。
【0022】
本願発明の好ましい実施例が示され明細書に説明された一方、このような実施例は、この実施例のみに限定されるものでないことは自明である。多数の変形、変更そして代用が、本発明の趣旨を逸脱しない範囲で当業者によって考えられる。例えば、他の出願は本発明の教示によって同じ様な利益を得ることが出来ることにより、本発明はここに示された最上の方法に制限されることはない。従って、本発明は追加された請求項の精神および範囲によってのみ制限されることが意図される。
【図面の簡単な説明】
【図1】半導体素子の相互接続構造の断面の一部を示す図である。
【図2】金属層の誘電体内でエッチングされた溝を有する半導体素子の相互接続構造の断面の一部を示す図である。
【図3】キャパシタの製造のために半導体素子の相互接続構造上に配置された膜を有する半導体素子の相互接続構造の部分的な断面図である。
【図4】膜上に配置された導電性金属を有する相互接続構造の部分的な断面図である。
【図5】溝内部に形成されたキャパシタを有する半導体素子の相互接続構造の部分的な断面図である。
【図6】溝キャパシタおよび相互接続構造上に製造された素子構成要素を有する半導体素子の相互接続構造の部分的な断面図である。
【符号の説明】
11 相互接続構造
12 下層金属化層
13 上層金属化層
14 絶縁層(誘電層)
15 ビアまたはプラグ
16 素子構成要素、金属構成要素
17 半導体ウェハまたは基盤
18 誘電体
19 障壁層(拡散障壁層)
20 エッチング停止層
21 フォトレジスト層
22 溝
23 側壁
24 底
25 キャパシタ
26 第1のキャパシタ電極
27 第2のキャパシタ電極
28 金属リード
29 金属化層
30 絶縁体
31 凹部
32 絶縁層
33 シード/障壁皮膜
Claims (10)
- 交互に配置される複数の金属化層と、単一の金属化層内部全体に形成されたキャパシタを有する誘電体層とを含むことを特徴とする半導体集積回路であって、
前記金属化層は誘電体材料を包含し、
前記キャパシタは、前記誘電体材料内にエッチングにより形成された溝内に形成され、および前記誘電体材料中の素子構成要素と電気的に接続された第1のキャパシタ電極と、この第1のキャパシタ電極を覆おうように溝内に形成された絶縁体と、他の素子構成要素と接続され、前記絶縁体を覆う第2のキャパシタ電極とを含み、前記第1のキャパシタ電極の全体が溝の側壁と底の上に適合するように形成されることを特徴とする半導体集積回路。 - 前記第1のキャパシタ電極および前記第2のキャパシタ電極が、耐熱性金属または耐熱性金属合金から形成されることを特徴とする請求項1記載の半導体集積回路。
- 前記耐熱性金属が、チタン、タングステンおよびタンタルまたはそれらの結合物から選択され、そして前記耐熱性金属合金が、窒化チタン、窒化タングステン、窒化チタンまたは五酸化タンタルまたはそれらの結合物から選択されることを特徴とする請求項2記載の半導体集積回路。
- 前記第1のキャパシタ電極が、導電性金属からなり、前記溝の内側に適合した膜を含み、前記絶縁体は、前記第1の膜を適合するように覆う、非導電性材料からなる膜を含み、前記第2の電極は、前記第2の膜を適合するように覆う導電性金属からなる第3の膜を含み、かつ前記第2のキャパシタ電極上に凹部を形成しており、さらに、前記金属リードは前記凹を満たす導電性金属を含み、前記キャパシタの上部表面は、実質的に金属層の上部表面と同一平面にあることを特徴とする請求項1に記載の半導体集積回路。
- 半導体素子を製造する方法であって、
(a)素子構成要素に隣接するように金属化層の非導電体内に側壁と底を有する溝をエッチングするステップと;
(b)前記素子構成要素と電気的に接続するように第1のキャパシタ電極の全体を前記溝の前記側壁と底の上に適合するように形成するステップと;
(c)絶縁体を前記第1のキャパシタ電極を覆うように前記溝内に形成するステップと;
(d)第2のキャパシタ電極を前記絶縁体を覆うように前記溝内に形成するステップと;
および、
(e)前記第2の電極を第2の半導体素子構成要素へ電気的に接続させるステップと、を含むことを特徴とする半導体素子の製造方法。 - 前記第2の素子構成要素と電気的に接続し、前記第2のキャパシタ電極を覆うように前記溝内部に金属リードを形成するステップをさらに含むことを特徴とする請求項5記載の方法。
- 前記第1のキャパシタ電極を形成するステップは、導電性材料からなる第1の膜を前記溝の前記側壁と底の上に適合するように形成するステップを含み、前記絶縁体を形成するステップは、非導電性材料からなる第2の膜を前記第1の膜の上に適合するように形成するステップを含み、前記第2のキャパシタ電極を形成するステップは、誘電性金属からなる第3の膜を前記第2の膜上に適合するように形成するステップを含むことを特徴とする請求項6に記載の方法。
- 前記キャパシタが前記金属化層の上面と平行となる上面を有するように、前記素子の表面をひきつづき平坦にするステップをさらに含むことを特徴とする請求項7記載の方法。
- 前記キャパシタを形成する前記ステップは、前記第3の皮膜上に凹部を形成するステップと、前記第3の皮膜上の前記凹部内に導電性金属を堆積し、前記凹部を満たすステップとをさらに含むことを特徴とする請求項7記載の方法。
- 前記キャパシタが前記金属化層の上面と平行となる上面を有するように、前記素子を平坦にするステップをさらに包含することを特徴とする請求項9記載の方法。
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