KR101047061B1 - 반도체 장치의 출력 회로 - Google Patents

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KR101047061B1
KR101047061B1 KR1020100009911A KR20100009911A KR101047061B1 KR 101047061 B1 KR101047061 B1 KR 101047061B1 KR 1020100009911 A KR1020100009911 A KR 1020100009911A KR 20100009911 A KR20100009911 A KR 20100009911A KR 101047061 B1 KR101047061 B1 KR 101047061B1
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이준호
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김양희
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Abstract

본 발명은 반도체 장치의 출력 회로에 관한 것으로, 전원 전압과 접지 전압 각각을 제공하는 제1 및 제2 패드; 상기 제1 및 제2 패드 각각으로부터 상기 전원 전압 및 상기 접지 전압을 공급받는 메인 출력부 및 상기 제1 패드와 일단이 연결되며, 상기 제2 패드와 타단이 연결되는 디커플링 커패시터 영역을 포함하며, 상기 디커플링 커패시터 영역은 상기 메인 출력부의 일부 영역에서 제1 거리를 두고 형성되는 제1 디커플링 커패시터 영역과, 상기 메인 출력부로부터 상기 제1 거리보다 더 먼 제2 거리에 형성되는 제2 디커플링 커패시터 영역을 포함한다.

Description

반도체 장치의 출력 회로{Output Circuit of a Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 반도체 장치의 출력 회로에 관한 것이다.
반도체 장치의 출력 회로에는 일정한 전압을 유지하고 전원 노이즈를 줄일 수 있는 디커플링 커패시터(Decoupling Capacitor)가 연결되어 있다.
일반적으로, 출력 회로는 수백 MHz 이상의 고주파수로 동작하기 때문에 고주파수 대역에서 우수한 특성을 보이는 모스 커패시터(MOS Capacitor)를 디커플링 커패시터로 이용하고 있다. 이 경우, 즉 모스 커패시터를 디커플링 커패시터로 이용하는 경우의 출력 회로는, 공진 주파수의 Q 팩터(Q-factor)가 높아지게 되고 저주파수 대역에서 전원 노이즈가 증가함으로써 출력하려는 데이터가 손상되는 문제점이 있다.
반면에, 출력 회로는 모스 커패시터 대신에 일반적인 전자 회로에서 사용하는 커패시터(Capacitor)를 디커플링 커패시터로 이용하기도 한다. 그러나, 일반적인 커패시터는 저주파수 대역에서 전원 노이즈(Power Noise)를 감소시키는데 우수한 특성을 보이는 것으로, 고주파수 대역에서 전원 노이즈가 증가하여 전자파 장애(EMI: Electromagnetic Interference )가 일어나는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 모든 주파수 대역에서의 전원 노이즈를 감소시키는 것이다.
본 발명의 일 실시예에 따른 반도체 장치의 출력회로는, 전원 전압과 접지 전압 각각을 제공하는 제1 및 제2 패드; 상기 제1 및 제2 패드 각각으로부터 상기 전원 전압 및 상기 접지 전압을 공급받는 메인 출력부 및 상기 제1 패드와 일단이 연결되며, 상기 제2 패드와 타단이 연결되는 디커플링 커패시터 영역을 포함하며, 상기 디커플링 커패시터 영역은 상기 메인 출력부의 일부 영역에서 제1 거리를 두고 형성되는 제1 디커플링 커패시터 영역과, 상기 메인 출력부로부터 상기 제1 거리보다 더 먼 제2 거리에 형성되는 제2 디커플링 커패시터 영역; 을 포함한다.
본 발명의 다른 실시 예에 따른 반도체 장치의 출력회로는, 전원 전압과 접지 전압 각각을 제공하는 제1 패드 및 제2 패드; 상기 제1 패드 및 상기 제2 패드 각각으로부터 상기 전원 전압 및 상기 접지 전압을 공급받는 메인 출력부 및 상기 제1 패드와 일단이 연결되며, 상기 제2 패드와 타단이 연결되는 디커플링 커패시터 영역을 포함하며, 상기 디커플링 커패시터 영역은, 상기 메인 출력부와 제1 거리를 유지하면서 상기 메인 출력부의 가장자리를 감싸도록 형성되는 제1 디커플링 커패시터 영역과, 상기 메인 출력부로부터 상기 제1 거리보다 더 먼 제2 거리에 형성되는 제2 디커플링 커패시터 영역; 을 포함한다.
본 발명에 따른 반도체 장치의 출력 회로는 서로 다른 특성을 가지는 제1 커패시터와 제2 커패시터를 배치하여 모든 주파수 대역에서의 전원 노이즈를 최소화하는데 그 효과가 있다.
도1은 본 발명의 일 실시예에 따른 반도체 장치의 출력 회로의 개략적인 블럭도,
도2는 도1의 반도체 장치의 출력 회로의 일부분인 A 부분을 좀더 구체적인 제1 실시예로 나타낸 도면,
도3은 도2의 반도체 장치의 출력 회로의 일부분인 A 부분을 좀더 구체적인 제1 실시예로 나타낸 도면 및
도4는 본 발명의 다른 실시예에 따른 반도체 장치의 출력 회로의 개략적인 블럭도이다.
도1은 본 발명의 일 실시예에 따른 반도체 장치의 출력 회로의 개략적인 블럭도이다. 본 발명의 일 실시예에 따른 반도체 장치의 출력 회로(100)는 전원 공급 패드(110), 메인 출력부(120) 및 디커플링 커패시터 영역(130)을 포함한다.
상기 전원 공급 패드(110)는 다수 개로 이루어지고, 반도체 장치의 출력 회로(100)에서 일렬로 배치된다.
이러한, 상기 전원 공급 패드(110)는 하나의 메인 출력부(120)로 한 쌍의 전원 전압(VDD,VSS)을 제공한다. 보다 구체적으로, 상기 전원 공급 패드(110)는 메인 출력부(120)로 전원 전압(VDD)을 제공하는 제1 패드(112)와, 메인 출력부(120)로 접지 전압(VSS)을 제공하는 제2 패드(114), 이렇게 한 쌍으로 이루어진다. 본 발명에 따른, 제1 패드(112) 및 제2 패드(114)의 상세한 설명은 추후에 도시될 도2에서 설명하기로 한다.
상기 메인 출력부(120)는 다수 개로 이루어지며, 데이터(Data)를 외부로 출력한다.
상기 메인 출력부(120)는 전원 공급 패드(110)로부터 한 쌍의 전원 전압(VDD,VSS)을 제공받기 위해 전원 공급 패드(110)의 제1 패드(112) 및 제2 패드(114) 사이에 배치된다. 본 발명에 따른, 메인 출력부(120)의 상세한 설명은 추후에 도시될 도3에서 설명될 것이다.
상기 디커플링 커패시터 영역(130)은 상기 메인 출력부(120)로 입력되는 전압을 일정한 값으로 유지하고, 모든 주파수 대역(즉, 고주파 대역 및 저주파수 대역)에서의 전원 노이즈를 감소시키기 위해 서로 다른 특성을 가지는 디커플링 커패시터가 밀집된 영역이다.
상기 디커플링 커패시터 영역(130)은 상기 메인 출력부(120)의 일부 영역에 배치되며 고주파수 대역에서의 전원 노이즈를 줄일 수 있는 제1 디커플링 커패시터 영역(132)과, 상기 메인 출력부(120)로부터 제1 디커플링 커패시터 영역(132)보다 더 이격된 영역, 즉 전원 공급 패드(134)의 일부 영역에 배치되며 저주파수 대역에서의 전원 노이즈를 줄일 수 있는 제2 디커플링 커패시터 영역(134)을 포함한다.
상기 제1 디커플링 커패시터 영역(132)과 제2 디커플링 커패시터 영역(134)은 서로 반복적으로 배치된 메인 출력부(120)와 전원 공급 패드(110)의 구조에 대응하여 반복적으로 배치된다. 상기 제1 디커플링 커패시터 영역(132)과 상기 제2 디커플링 커패시터 영역(134)의 상세한 설명은 추후에 도시될 도2에서 상세히 설명하기로 한다.
도2는 도1의 반도체 장치의 출력 회로의 A부분을 좀 더 구체적인 제1 실시예로 나타낸 도면이다. 본 발명의 제1 실시예에 따른 반도체 장치의 출력 회로는 제1 및 제2 패드(112, 114), 메인 출력부(120) 및 디커플링 커패시터 영역(130)을 포함한다.
상기 제1 패드(112)는 도면에 상세히 도시되지는 않았지만, 전원 전압(VDD)을 공급하기 위해 메인 출력부(120)의 일단 및 디커플링 커패시터 영역(130)의 일단과 각각 연결되는 전원 전압 패드이다.
상기 제2 패드(114) 역시 도면에 상세히 도시되지는 않았지만, 접지 전압(VSS)을 공급하기 위해 메인 출력부(120)의 타단 및 디커플링 커패시터 영역(130)의 타단과 각각 연결되는 접지 전압 패드이다.
본 발명에서는 제1 패드(112)를 전원 전압 패드로, 제2 패드(114)를 접지 전압 패드로 설계하였지만, 이에 한정되는 것이 아니라, 제1 패드를 접지 전압 패드로, 제2 패드를 전원 전압 패드로 변경하여 설계할 수 있다.
상기 메인 출력부(120)는 출력 구동부(124)와, 출력 구동부(124)에서 출력된 신호를 외부로 송신하는 출력 패드(122)를 구비한다.
상기 메인 출력부(120)는 제1 패드(112) 및 제2 패드(114) 사이에 배치되는 구조로, 메인 출력부(120)의 일단은 제1 패드(112)와 연결되고, 메인 출력부(120)의 타단은 제2 패드(114)와 연결된다.
상기 디커플링 커패시터 영역(130)은 도1에 도시된 제1 디커플링 커패시터 영역(132)과, 도1에 도시된 제2 디커플링 커패시터 영역(134)을 포함한다.
상기 제1 디커플링 커패시터 영역(132)은 메인 출력부(120)의 일부 영역에서 소정의 거리인 제1 거리(d1)로 이격되며, 고주파수 대역에서 발생되는 전원 노이즈를 감소시킨다.
상기 제1 디커플링 커패시터 영역(132)은 낮은 채널 저항(Channel Resistance)을 가짐에 따라 고주파수 대역에서의 전원 노이즈를 줄일 수 있는 다수 개의 모스 커패시터(Mos Capacitor)를 이용할 수 있다. 일반적으로, 모스 커패시터라 함은 반도체 기판의 실리콘 기판 상에 소자의 활성 영역인 소스 및 드레인이 게이트를 사이에 두고 마주보고 있는 형태로 형성된 것이다.
상기 제1 디커플링 커패시터 영역(132)에 모스 커패시터를 배치하는 이유는 메인 출력부(120)가 주로 고주파수로 동작하는데, 상기 모스 커패시터가 고주파수에서 전원 노이즈에 대해 우수한 특성을 가지기 때문이다.
상기 제2 디커플링 커패시터 영역(134)은 메인 출력부(120)보다 제1 패드(112) 및 제2 패드(114)에 인접하게 배치되고, 메인 출력부(120)와는 제2 거리(d2)로 이격되며, 저주파수 대역에서 우수한 특성을 가지는 일반적인 커패시터(Capacitor)를 이용하는 것이 바람직하다. 일반적으로, 일반적인 커패시터라 함은, 서로 마주보고 있는 양전극과 음전극 사이에 절연체 층이 삽입된 형태로 형성된 것으로, 모스 트랜지스터와는 다르게 소스 및 드레인의 구분이 없는 일반적인 커패시터를 말한다.
상기 제2 디커플링 커패시터 영역(134)은 주로 저주파수 대역에서 구동되는 제1 패드(112) 및 제2 패드(114)와 인접하게 형성되어 저주파수 대역의 전원 노이즈를 감소시킬 수 있다.
상기 제 1 디커플링 커패시터 영역(132)의 모스 커패시터의 수는 공진 주파수를 최적으로 하기 위해 제2 디커플링 커패시터 영역(134)의 일반적인 커패시터의 수보다 더 많이 배치될 수 있다.
또한, 상기 제 1 디커플링 커패시터 영역(132)에는 보다 많은 수의 모스 커패시터를 병렬로 배치하는 것이 바람직하다. 보다 많은 수의 모스 커패시터가 병렬로 연결되면 병렬 효과가 극대화됨으로써 저항이 낮아지게 되고 그에 따라 임피던스가 작아질 수 있기 때문이다. 보다 많은 수의 모스 커패시터를 적용하기 위해 모스 커패시터의 크기 즉, 모스 커패시터의 게이트 채널길이는 1um ~2um로 형성하는 것이 바람직하다.
이처럼, 본 발명에 따른 반도체 장치의 출력회로는 서로 다른 커패시터가 배치되는 제1 디커플링 커패시터 영역(132)과 제2 디커플링 커패시터 영역(134)을 포함하는 디커플링 커패시터 영역(130)을 가짐으로써, 모든 주파수(고주파수 및 저주파수)대역에서의 전원 노이즈를 줄여 신호의 변형 및 전자파 장애를 감소시킬 수 있다.
본 명세서에서 출력회로가 동작되는 주파수 대역을 판별하는 구성에 대해서 기재하지 않았지만, 주파수 대역을 판단하는 구성으로는, 주파수 대역을 판별하는 별도의 스위치(미도시)를 구비하거나, 회로 자체에서 주파수 대역을 판단할 수 있는 정도의 구성을 가질 수 있다.
도3은 도2의 반도체 장치의 출력 회로를 좀더 구체적인 실시예로 나타낸 도면이다. 본 발명의 실시예에 따른 반도체 장치의 출력 회로는 제1 및 제2 패드(112, 114), 메인 출력부(120) 및 디커플링 커패시터 그룹(130a)을 포함한다.
상기와 같이 구성되는 반도체 장치의 출력 회로의 일부분의 세부 구성과 주요 동작을 살펴보면 다음과 같다.
상기 제1 패드(112)는 전원 전위 공급선(L1)을 거쳐 전원 전압(VDD)을 메인 출력부(120)로 공급하는 전원 전압 패드로서, 메인 출력부(120)의 일단 및 디커플링 커패시터 그룹(130a)의 일단과 전기적으로 연결된다.
상기 제2 패드(114)는 전원 전위 공급선(L2)을 거쳐 접지 전압(VSS)을 메인 출력부(120)로 공급하는 접지 전압 패드로서, 메인 출력부(120)의 타단 및 디커플링 커패시터 그룹(130a)의 타단과 전기적으로 연결된다.
상기 메인 출력부(120)는 출력 구동부(124) 상단에 연결된 입력노드(in)를 통해 입력된 데이터를, 출력 구동부(124) 하단에 연결된 출력노드(out)를 통해 출력 패드(122)로 전송하여 외부로 출력시킨다.
또한, 상기 출력 구동부(124)의 좌측단은 노드(N1)를 거쳐 제1 패드(112)와 연결되고, 출력 구동부(124)의 우측단은 노드(N3)를 거쳐 제2 패드(114)와 전기적으로 연결된다.
상기 디커플링 커패시터 그룹(130a)은 도2에 도시된 제1 디커플링 커패시터 영역(132)에 배치되는 제1 디커플링 커패시터(132a, C1)와, 도2에 도시된 제2 디커플링 커패시터 영역(134)에 배치되는 제2 디커플링 커패시터(134a, C2)를 포함한다.
이때, 상기 제1 디커플링 커패시터(132a)는 상술한 바와 같이 모스 커패시터(C1)이고, 상기 제2 디커플링 커패시터(134a)는 일반적인 커패시터(C2)인 것이 바람직하다.
상기 제1 디커플링 커패시터(132a)의 양단은 일정한 값의 전압을 유지하고 고주파수 대역에서 발생되는 전원 노이즈를 줄이기 줄이기 위해 노드들(N2, N4)을 거쳐 메인 출력부(120) 양단, 제1 및 제2 패드(112, 114)와 연결된다.
이때, 상기 제1 디커플링 커패시터(132a)는 메인 출력부(120)가 주로 고주파수 대역으로 동작하기 때문에, 제2 디커플링 커패시터(134a)보다 메인 출력부(120) 에 인접하도록 배치되는 것이 바람직하다.
상기 제2 디커플링 커패시터(134a)는 노드(N2, N4, N5, N6)를 통해 제1 디커플링 커패시터(132a)와 병렬로 연결된다.
또한, 상기 제2 디커플링 커패시터(134a)는 일정한 값의 전압을 유지하고 저주파수 대역에서 발생되는 전원 노이즈를 줄이기 위해 메인 출력부(120)의 단부에 위치한 제1 및 제2 패드(112, 114)와 연결된다.
본 명세서에는, 하나의 제1 디커플링 커패시터(132a)와, 하나의 제2 디커플링 커패시터(134a)를 적용한 반도체 장치의 출력 회로를 일예로 하여 설명하였지만, 공진 주파수를 최적으로 하기 위해 제1 디커플링 커패시터(132a)의 수는 제2 디커플링 커패시터(134a)의 수보다 더 많이 배치되는 것이 바람직하다.
더하여, 상기 제1 디커플링 커패시터(132a)의 채널길이는 병렬 효과를 극대화시켜 저항을 낮추기 위해 제2 디커플링 커패시터(134a)의 채널길이보다 작게 형성할 수 있다. 바람직하게는, 제1 디커플링 커패시터(132a)의 채널길이는 1~2um로 형성될 수 있다.
본 발명에 따른 반도체 장치의 출력회로는 저항부(140)를 더 포함할 수 있다. 상기 저항부(140)는, 일종의 배선 저항으로서 제1 패드(112) 및 제2 패드(114) 각각으로부터 메인 출력부(120)까지의 배선 저항(142)과, 임피던스의 최적화를 위해 제1 및 제2 디커플링 캐패시터(132a, 134a)와 배선까지의 저항(144)으로 구성될 수 있다.
도4는 본 발명의 다른 실시예에 따른 반도체 장치의 출력 회로의 개략적인 블럭도이다. 본 발명의 다른 실시예에 따른 반도체 장치의 출력 회로의 제1 및 제2 패드(112, 114), 메인 출력부(120) 및 제2 디커플링 커패시터 영역(134)은 앞선 실시 예와 동일한 구성을 가지므로 생략하고, 제1 디커플링 커패시터 영역(132)에 대해서만 설명하기로 한다.
상기 제1 디커플링 커패시터 영역(132)은 상기 메인 출력부(120)와 제1 거리(d1)를 유지하면서 메인 출력부(120)의 가장자리를 둘러싸도록 형성될 수 있다.
이때, 상기 메인 출력부(120)의 가장자리를 둘러싸도록 상기 제1 디커플링 커패시터 영역(132)을 형성하는 것은, 상기 메인 출력부(120)가 주로 고주파수 대역으로 동작하기 때문에 보다 많은 수의 디커플링 커패시터를 배치하여 임피던스를 줄임으로써 전원 노이즈를 감소시킬 수 있기 때문이다.
상기 제1 디커플링 커패시터 영역(132)에는, 고주파수 대역에서 우수한 특성을 가지는 모스 커패시터를 적용하는 것이 바람직하다.
이처럼, 본 발명에 따른 반도체 장치의 출력회로는 서로 다른 커패시터가 배치되는 제1 커패시터 영역과 제2 커패시터 영역을 가짐으로써, 모드 주파수(고주파수 및 저주파수)대역에서의 전원 노이즈를 줄여 신호의 변형 및 전자파 장애를 감소시킬 수 있다.
기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 전원 공급 패드 120: 메인 출력부
130: 디커플링 커패시터 영역

Claims (17)

  1. 전원 전압과 접지 전압 각각을 제공하는 제1 및 제2 패드;
    상기 제1 및 제2 패드 각각으로부터 상기 전원 전압 및 상기 접지 전압을 공급받는 메인 출력부 및
    상기 제1 패드와 일단이 연결되며, 상기 제2 패드와 타단이 연결되는 디커플링 커패시터 영역을 포함하며,
    상기 디커플링 커패시터 영역은 상기 메인 출력부의 일부 영역에서 제1 거리를 두고 형성되는 제1 디커플링 커패시터 영역과, 상기 메인 출력부로부터 상기 제1 거리보다 더 먼 제2 거리에 형성되는 제2 디커플링 커패시터 영역을 포함하는 것을 특징으로 하는 반도체 장치의 출력 회로.
  2. 제1 항에 있어서,
    상기 제1 디커플링 커패시터 영역에는 복수 개의 모스 커패시터(MOS Capacitor)가 배치되는 것을 특징으로 하는 반도체 장치의 출력 회로.
  3. 제2 항에 있어서,
    상기 제2 디커플링 커패시터 영역에는 복수 개의 커패시터가 배치되는 것을 특징으로 하는 반도체 장치의 출력 회로.
  4. 제3 항에 있어서,
    상기 모스 커패시터의 수는 상기 커패시터의 수보다 더 많이 배치되는 것을 특징으로 하는 반도체 장치의 출력 회로.
  5. 제3 항에 있어서,
    상기 모스 커패시터의 채널길이는 상기 커패시터의 채널길이보다 작게 형성되는 것을 특징으로 하는 반도체 장치의 출력 회로.
  6. 제5 항에 있어서,
    상기 모스 커패시터의 채널길이는 1~2um인 것을 특징으로 하는 반도체 장치의 출력 회로.
  7. 제1 항에 있어서,
    상기 제2 디커플링 커패시터 영역은 상기 메인 출력부보다 상기 제1 패드 및 상기 제2 패드와 더 인접하게 배치되는 것을 특징으로 하는 반도체 장치의 출력 회로.
  8. 제7 항에 있어서,
    상기 제1 디커플링 커패시터 영역과 상기 제2 디커플링 커패시터 영역은 병렬로 연결되는 것을 특징으로 하는 반도체 장치의 출력회로.
  9. 전원 전압과 접지 전압 각각을 제공하는 제1 패드 및 제2 패드;
    상기 제1 패드 및 상기 제2 패드 각각으로부터 상기 전원 전압 및 상기 접지 전압을 공급받는 메인 출력부 및
    상기 제1 패드와 일단이 연결되며, 상기 제2 패드와 타단이 연결되는 디커플링 커패시터 영역을 포함하며,
    상기 디커플링 커패시터 영역은, 상기 메인 출력부와 제1 거리를 유지하면서 상기 메인 출력부의 가장자리를 감싸도록 형성되는 제1 디커플링 커패시터 영역과, 상기 메인 출력부로부터 상기 제1 거리보다 더 먼 제2 거리에 형성되는 제2 디커플링 커패시터 영역을 포함하는 것을 특징으로 하는 반도체 장치의 출력 회로.
  10. 제9 항에 있어서,
    상기 제1 디커플링 커패시터 영역에는 복수 개의 모스 커패시터(MOS Capacitor)가 배치되는 것을 특징으로 하는 반도체 장치의 출력 회로.
  11. 제10 항에 있어서,
    상기 제2 디커플링 커패시터 영역에는 복수 개의 커패시터가 배치되는 것을 특징으로 하는 반도체 장치의 출력 회로.
  12. 제11 항에 있어서,
    상기 제2 디커플링 커패시터 영역은 상기 메인 출력부보다 상기 제1 패드 및 상기 제2 패드와 더 인접하게 배치되는 것을 특징으로 하는 반도체 장치의 출력 회로.
  13. 제12 항에 있어서,
    상기 제1 디커플링 커패시터 영역과 상기 제2 디커플링 커패시터 영역은 병렬로 연결되는 것을 특징으로 하는 반도체 장치의 출력회로.
  14. 전원 전압과 접지 전압 각각을 제공하는 제1 및 제2 패드;
    상기 제1 패드와 일단이 연결되며, 상기 제2 패드와 타단이 연결되는 메인 출력부 및
    상기 메인 출력부와 양단이 연결되는 디커플링 커패시터 그룹을 포함하며,
    상기 디커플링 커패시터 그룹은 상기 메인 출력부의 일측 영역에서 제1 거리를 두고 연결되는 제1 디커플링 커패시터와, 상기 제1 디커플링 커패시터와 병렬로 연결되며 상기 메인 출력부로부터 상기 제1 거리보다 더 먼 제2 거리에 연결되는 제2 디커플링 커패시터를 포함하는 것을 특징으로 하는 반도체 장치의 출력 회로.
  15. 제14 항에 있어서,
    상기 제1 디커플링 커패시터는 모스 커패시터(MOS Capacitor)인 것을 특징으로 하는 반도체 장치의 출력 회로.
  16. 삭제
  17. 제14 항에 있어서,
    상기 제2 디커플링 커패시터는 상기 메인 출력부보다 상기 제1 패드 및 상기 제2 패드와 더 인접하게 연결되는 것을 특징으로 하는 반도체 장치의 출력 회로.
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