KR100897815B1 - 반도체 장치의 패드 구조 - Google Patents

반도체 장치의 패드 구조 Download PDF

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Abstract

본 발명은 반도체 장치의 패드 구조에 관한 것으로, 본 발명에 따른 반도체 장치의 패드 구조의 일 예는, 반도체 기판; 상기 반도체 기판의 상부에 위치하는 층간 절연막; 상기 층간 절연막을 통해 상기 반도체 기판의 상부와 연결되는 다수의 접지패드; 상기 다수의 접지패드 사이에 위치하여 신호를 전송하는 신호전송패드; 및 상기 신호전송패드와 상기 반도체 기판의 상부에 위치하여 그라운드(ground)를 유지하기 위한 접지면 사이에 마련되어, 상기 접지패드의 기생 커패시턴스를 줄이는 인덕터(inductor)를 포함하여 구성할 수 있다.
따라서, 본 발명에 따른 반도체 소자에서의 패드 구조에 의하면, 반도체 장치에 발생되는 기생 커패시턴스와 상기 기생 커패시턴스로 인한 신호의 손실을 줄일 수 있으며, 별도의 추가 공정 없이 인덕터를 구현할 수 있는 효과가 있다.
반도체 장치, 반도체 기판, 패드, 신호전송패드, 인덕터

Description

반도체 장치의 패드 구조{Structure of pad in semiconductor device}
본 발명은 반도체 장치의 패드 구조에 관한 것으로, 특히 고주파에서 신호의 손실이 줄일 수 있는 반도체 장치의 패드 구조에 관한 것이다.
일반적으로 이종 신호(mixed signal)용 소자 또는 고주파 소자(radio frequency)용 소자의 패키지를 하기 위한 패드(pad)는 위탁 생산의 설계 지침에 의존하여 넓은 면적의 탑 금속을 이용하여 각종 본딩 공법에 의해 외부 신호 라인이 연결된다.
이는 신호의 손실을 감안하지 않고 설계한 것으로, 패드에 의한 기생 손실이 발생하게 된다.
특히, 고주파 소자 및 아날로그 소자의 주파수 대역이 상승하고 있어, 기생 특성을 고려한 패드의 설계가 요구되고 있다.
이와 같은 종래 반도체 장치의 패드를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1(a) 내지 1(b)는 일반적인 반도체 장치의 패드 단면도를 도시한 것이다.
첨부된 도 1(a) 내지 1(b)을 참조하면, 종래 반도체 장치의 패드 구조는 반 도체 기판(1)의 상부에 위치하는 층간 절연막(2)과, 상기 층간 절연막(2)을 통해 상기 반도체 기판(1)의 상부까지 연결되는 다수의 패드층(3)으로 구성되어 있다.
상기 각 패드층(3)은 다층의 수평 패드층과 각 수평 패드층을 전기적으로 연결하는 다수의 수직 연결층으로 구성되어 있다.
상기 수평 패드층 중 저면은 실리콘인 반도체 기판(1)의 상부에 닿아 있으며, 상기 반도체 기판(1)의 영향으로 상호 병렬 연결된 기생 커패시턴스와 기생 저항이 발생한다.
상기 기생 커패시턴스는 인접한 다른 패드층에 의한 기생 커패시턴스와 병렬 연결되며, 그 기생 커패시턴스의 값이 증가하게 된다.
이와 같은 기생 커패시턴스 값의 증가는 고주파에서 동작하는 회로에서 신호의 손실을 발생시키는 문제점이 있었다.
상기와 같은 문제점을 감안한 본 발명은 인가되는 신호의 손실을 줄일 수 있는 반도체 장치의 패드 구조를 제공하고자 한다.
그리고 본 발명에서는 상기 인가되는 신호의 손실을 줄이기 위하여 패드와 기판에 발생하는 기생 커패시턴스의 값을 줄일 수 있는 반도체 장치의 패드 구조를 제공하고자 한다.
또한, 본 발명에서는 별도의 추가 공정 없이 상기 반도체 장치의 패드 구조를 개선하고자 한다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 패드 구조의 일 예는, 반도체 기판; 상기 반도체 기판의 상부에 위치하는 층간 절연막; 상기 층간 절연막을 통해 상기 반도체 기판의 상부와 연결되는 다수의 접지패드; 상기 다수의 접지패드 사이에 위치하여 신호를 전송하는 신호전송패드; 및 상기 신호전송패드와 상기 반도체 기판의 상부에 위치하여 그라운드(ground)를 유지하기 위한 접지면 사이에 마련되어, 상기 접지패드의 기생 커패시턴스를 줄이는 인덕터(inductor)를 포함하여 구성할 수 있다.
이때, 상기 인덕터는 상기 신호전송패드의 외곽에 위치하여 서로 겹치지 않을 수 있다.
그리고 상기 인덕터는 상기 다수의 접지패드의 고면과 접지면 사이로 확장할 수 있다.
또한, 상기 접지패드는 상기 확장되는 인덕터와 대응되는 적어도 하나 이상의 수평 패드층의 크기와 상기 수평 패드층을 전기적으로 연결하는 수직 연결층의 개수가 조절될 수 있다.
그리고 상기 인덕터의 형상은 사각형, 원형 및 타원형을 포함할 수 있다.
상술한 본 발명에 따른 반도체 소자에서의 패드 구조에 의하면,
첫째, 반도체 장치에 인가되는 신호의 손실을 줄일 수 있는 효과가 있다.
둘째, 패드와 기판에 발생하는 기생 커패시턴스를 줄일 수 있는 효과가 있다.
셋째, 별도의 추가 공정 없이 인덕터를 제작할 수 있는 효과가 있다.
이하 상기와 같은 목적을 달성하기 위한 본 발명의 구체적인 실시 예를 첨부된 도면을 참조하여 상세하게 설명하면, 다음과 같다.
본 발명은 반도체 장치(semiconductor device)의 패드 구조(pad structure)에 관한 것으로, 특히 고주파에서도 상기 반도체 장치로 인가되는 신호의 손실을 줄일 수 있는 패드 구조를 제공하고자 한다.
본 발명과 관련하여, 반도체 설계에 있어서 패드(pad)는, 제작된 칩(chip)에 전기적 신호를 인가하기 위해 필요한 큰 크기의 메탈 평판을 말한다. 상기 패드는 일반적으로 정사각형의 형상을 가진다. 또한, 상기 패드의 각 변의 길이는 70 내지 100 ㎛ 정도이다.
상기와 같이 패드의 크기가 크면, 그로 인한 기생 커패시턴스(parasitic capacitance) 역시 커질 수 있다. 큰 기생 커패시턴스는 고주파의 회로에서 반도체 기판이나 접지면을 통해 반도체 장치로 인가되는 신호를 손실시킬 수 있다. 또한, 상기 큰 기생 커패시턴스는 매칭 회로(matching circuit)의 설계를 어렵게 할 수 있다.
이때, 상기 기생 커패시턴스는 패드의 크기와 신호전송패드와 접지면 또는 반도체 기판과의 거리에 영향을 받는다. 즉, 상기 반도체 장치에서 신호 손실을 유발시키는 기생 커패시턴스는 패드의 크기가 클수록, 신호전송패드와 접지면 또는 반도체 기판과의 거리가 가까울수록 커진다.
상기와 같은 이유로 기생 커패시턴스를 줄이기 위해 신호전송패드를 상위 금속막으로만 구성하여 접지면 또는 반도체 기판 표면과의 거리를 멀도록 이격시킬 수도 있으나, 이에 의하더라도 여전히 기생 커패시턴스가 클 수 있다.
본 발명에서는 상술한 바와 같이, 신호전송패드를 접지면 또는 반도체 기판의 표면과 이격시키는 것이 아니라, 인덕터(inductor)를 이용하여 기 발생된 기생 커패시턴스를 줄이고자 한다. 즉, 본 발명에서는 인덕터를 이용하여 기생 커패시턴스와의 LC 공진 회로가 구성되도록 함으로써, 상기 기생 커패시턴스를 줄이고자 한다. 따라서, 상기 인덕터를 이용함으로써 기 발생된 기생 커패시턴스를 줄여 반도체 장치로 인가되는 신호의 손실을 줄일 수 있게 된다.
이하 본 발명의 기술 사상에 따라 기생 커패시턴스를 줄여 신호 손실을 줄이 기 위해 인덕터를 포함하여 구성한 반도체 장치의 패드 구조의 구체적인 실시 예를 첨부된 도면을 참조하여 상세하게 설명하면, 다음과 같다.
도 2(a) 내지 2(c)는 본 발명에 따른 반도체 장치의 패드 구조의 일 예를 도시한 것이다.
본 발명에 따른 반도체 장치의 패드 구조의 일 예는, 첨부된 도 2(a)에 도시된 바와 같이, 신호전송패드와 접지면 사이에 인덕터를 삽입한 구조이다.
이때, 상기 인덕터의 형상은 사각형, 원형, 타원형 등 여러 가지 형상으로 구현할 수 있으나, 이하에서는 설명의 편의를 위해 상기 인덕터의 형상으로 사각형을 예로 하여 설명한다.
본 발명에 따른 반도체 장치의 일 예는, 반도체 기판(10), 상기 반도체 기판의 상부에 위치하는 층간 절연막(20), 상기 층간 절연막(20)을 통해 상기 반도체 기판(10)의 상부와 연결되는 다수의 접지패드(30), 상기 다수의 접지패드(30) 사이에 위치하여 신호를 전송하는 신호전송패드(40)와, 상기 신호전송패드(40)와 상기 반도체 기판(10)의 상부에 위치하여 그라운드(ground)를 유지하기 위한 접지면(35) 사이에 구비되어 상기 접지패드(30)의 기생 커패시턴스를 줄이는 인덕터(inductor)(45)를 포함하여 구성할 수 있다.
상기와 같이, 신호전송패드와 접지면 사이에 인덕터를 삽입함으로써, 패드의 기생 커패시턴스와 상기 인덕터의 인덕턴스(inductance)가 병렬(parallel)로 연결되어 상기 기생 커패시턴스를 줄일 수 있게 된다. 따라서, 상기 기생 커패시턴스로 인한 신호 손실을 줄일 수 있다.
도 2(b)는 상기 도 2(a)를 측면에서 바라본 구조이고, 도 2(c)는 상기 도 2(a)를 위에서 바라본 구조의 일 예이다.
도 2(b)를 참조하여 본 발명의 기술 사상을 보다 상세하게 설명하면, 다음과 같다.
상기에서 각 접지패드(30)는 다층의 수평 패드층(31~35)과 상기 각 수평 패드층을 전기적으로 연결하는 수직 연결층(via1~via4)(36)을 포함하여 구성된다. 이때, 상기 다층의 수평 패드층(31~35) 중 저면 즉, 접지면(metal 1)(35)은 상기 반도체 기판(10)의 상부에 위치하거나 또는 상부와 접할 수 있다.
상술한 바와 같이, 본 발명은 상기 신호전송패드(40)와 상기 반도체 기판의 상부에 위치하거나 상부에 접할 수 있는 접지면(35) 사이에 인덕터(45)가 구비된 패드 구조이다.
본 명세서에서는 상기와 같이 신호전송패드(40)와 접지면(35) 사이에 인덕터를 구비하기 위해 상기 접지패드(30)와 유사한 구조를 취한다. 예를 들어, 본 발명은 상기 신호전송패드(40)와 접지면(35) 사이에 필요한 적어도 하나 이상의 수평 패드층을 구비하고, 상기 각 수평 패드층 사이 또는 상기 수평 패드층과 신호전송패드(40) 또는 접지면(35) 사이를 전기적으로 연결하기 위한 수직 연결층을 필요한 개수만큼 구비할 수 있다.
도 2(b)는 그 일 예로서, 상기 신호전송패드(40)와 접지면(35) 사이에 3개의 수평 패드층과 필요한 개수만큼 수직 연결층을 구비하였다. 이때, 본 발명에 따른 인덕터(45)는 상기 신호전송패드(40)와 접지면(35) 사이에 구비된 3개의 수평 패드 층 중 두 번째 패드층에 구현하였다.
또한, 상기 신호전송패드(40)와 접지면(40) 사이에 구비되는 인덕터(45)를 제외한 각 수평 패드층의 면적을 최소화함으로써, 상기 수평 패드층에 의한 저항을 감소시켰다.
첨부된 도 2(c)와 같이, 본 발명에 따른 패드 구조를 위에서 바라보면, 상기 인덕터(45)는 상기 신호전송패드(40)의 외곽에 구비될 수 있다. 즉, 상기 인덕터(45)는 상기 신호전송패드(40)와 겹치지 않는다. 이는 인덕터(45)와 상기 신호전송패드(40) 사이에 발생할 수 있는 기생 커패시턴스를 줄이고자 함이다.
본 발명은 기생 커패시턴스를 줄여 회로에 인가되는 신호의 손실을 줄이고자 한 것으로, 상기 기생 커패시턴스를 줄이기 위해 다양한 방법 중 인덕터를 구비하여 LC 공진 현상을 이용한 것이다. 즉, 상기 구비되는 인덕터의 인덕턴스와 기생 커패시턴스가 LC 공진 회로(LC resonance circuit)를 구성할 수 있도록 한 것이다.
상기 도 2(a) 내지 2(c)에 구비된 본 발명에 따른 반도체 장치의 패드 구조의 등가 회로를 구현하면, 다음과 같다.
도 3은 본 발명에 따른 반도체 장치의 패드 구조의 등가 회로를 구성한 일 예를 도시한 것이다.
상기 등가 회로를 보면, 신호전송패드(40)와 접지면(35) 사이에 인덕터(45)를 구비함으로써, 패드의 기생 커패시턴스와 상기 인덕터(45)의 인덕턴스는 LC 병렬 회로가 된다.
이때, 신호의 손실을 줄이기 위해서는, 상기와 도 3과 같이 구성된 LC 병렬 회로의 입력 임피던스(input impedance)가 무한대(infinity)의 값을 갖도록 인덕터를 구현하면 된다.
상기 도 3의 등가 회로에서의 입력 임피던스(
Figure 112007080302699-pat00001
)을 구하면, 하기의 수학식 1과 같다.
Figure 112007080302699-pat00002
상기 수학식 1에서
Figure 112007080302699-pat00003
는 설계하고자 하는 회로의 동작 주파수를 말한다.
상기 수학식 1에서 구한 것과 같이, 상기 등가 회로의 입력 임피던스(
Figure 112007080302699-pat00004
)은
Figure 112007080302699-pat00005
이다.
따라서, 상술한 바와 같이, 상기 등가 회로의 입력 임피던스(
Figure 112007080302699-pat00006
)가 무한대의 값을 갖는 인덕터의 인덕턴스를 구하면, 하기의 수학식 2와 같다.
Figure 112007080302699-pat00007
상기에서 기생 커패시턴스(
Figure 112007080302699-pat00008
)는 신호전송패드(40)의 크기와 상기 신호전송패드(40)와 접지면(35) 사이의 거리에 의해 결정되는 고정된 성분이다.
따라서, 회로의 동작 주파수에서 상기 입력 임피던스(
Figure 112007080302699-pat00009
)이 무한대가 되도록 반도체 장치의 설계시 인덕터(45)가 상기 수학식 2와 같은 값을 가질 수 있도록 설계하면 된다.
상술한 바와 같이, 인덕터(45)를 상기 신호전송패드(40)와 접지면(35) 사이에 구비하되, 상기 인덕터(45)는 상기 신호전송패드(40)와 겹치지 않도록 구비하고, 상기 인덕터의 인덕턴스 값을 상기 수학식 2와 같은 값을 갖도록 함으로써, 설계하고자 하는 회로의 동작 주파수에서 기생 커패시턴스로 인한 신호의 손실을 줄일 수 있게 된다.
따라서, 본 발명에 따르면, 상기 신호전송패드(40)에서 반도체 장치로 인가되는 신호의 전송은 최대가 된다. 즉, 입력되는 신호가 접지면(35)으로 빠져나가는 성분 없이 모두 회로의 입력으로 전송될 수 있을 것이다.
이하에서는 본 발명에 따른 반도체 장치의 패드 구조의 다른 예로서, 인덕터의 인덕턴스 값으로 보다 큰 값을 갖도록 하기 위한 패드 구조를 설명하면, 다음과 같다.
도 4(a) 내지 4(b)는 본 발명에 따라 구성한 반도체 소자에서의 패드 구조의 다른 예를 도시한 것이다.
이하에서는 상술한 도 2(b) 내지 2(c)와 대비하여 설명하되, 중첩되는 부분 에 대한 설명은 상술한 설명을 원용 내지 유추하고 상이한 점을 위주로 설명한다.
도 4(a) 내지 4(b)에서의 인덕터는 기본적으로 상술한 도 2(b) 내지 2(c)와 유사하다. 다만, 상술한 도 2(b) 내지 2(c)에서는 상기 인덕터(45)와 각 접지패드(30)가 서로 겹치지 않았으나, 도 4(a) 내지 4(b)에서는 큰 인덕턴스 값을 가질 수 있도록 인덕터(45)를 상기 각 접지패드(30) 쪽으로 확장하였다.
예를 들어, 도 4(a)에서는 접지패드(30)에 구비된 다수의 수평 패드층(31 내지 35) 중 접지면(35)과 고면(31)을 제외하고 확장되는 인덕터와 대응되는 수평 패드층(32~34)의 크기를 줄이고 수직 연결층(36)의 개수를 줄였다.
예를 들어, 도 2(b)에서 상기 수직 연결층(36)의 개수는 각 수평 패드층을 전기적으로 연결하기 위해 5개를 사용하였으나, 도 4(a)에서는 상기 확장되는 인덕터로 인해 2개만을 사용하였다. 이때, 상기와 같이, 수직 연결층(36)의 개수를 줄인다고 하더라도, 접지면(35)이 그라운드(ground)로 유지하기 위한 개수로는 충분하므로, 회로의 동작에는 문제가 발생하지 않을 것이다.
그리고 상기 도 4(a)와 같이 패드를 구성함으로써, 상기 인덕터의 크기를 크게 하더라도 그 면적은 전체 칩에서 과도하지 않게 된다.
상술한 바와 같이, 본 발명에 따른 반도체 장치의 패드 구조에 따르면, 별도의 추가 공정없이 인덕터를 구현할 수 있으며, 상기 인덕터를 구비함으로써, LC 공진 현상에 따라 기생 커패시턴스를 줄일 수 있게 된다. 따라서, 상기 기생 커패시턴스로 인해 발생할 수 있는 신호의 손실을 줄일 수 있게 된다.
이상에서는 본 발명을 특정의 바람직한 실시 예들을 들어 도시하고 설명하였 으나, 본 발명은 상기한 실시 예들에 한정되지 않으며 본 발명의 개념을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능하다.
도 1(a) 내지 1(b)는 일반적인 반도체 장치의 패드의 단면도를 도시한 것
도 2(a) 내지 2(c)는 본 발명에 따른 반도체 장치의 패드 구조의 일 예를 도시한 것
도 3은 본 발명에 따른 반도체 장치의 패드 구조의 등가 회로를 구성한 일 예를 도시한 것
도 4(a) 내지 4(b)는 본 발명에 따라 구성한 반도체 소자에서의 패드 구조의 다른 예를 도시한 것
* 도면의 주요 부분에 대한 부호의 설명
10; 반도체 기판 20; 층간 절연막
30; 접지패드 31,32,33,34,35; 수평 패드층
36; 수직 연결층 40; 신호전송패드
45; 인덕터

Claims (5)

  1. 반도체 기판;
    상기 반도체 기판의 상부에 위치하는 층간 절연막;
    상기 층간 절연막을 통해 상기 반도체 기판의 상부와 연결되는 다수의 접지패드;
    상기 다수의 접지패드 사이에 위치하여 신호를 전송하는 신호전송패드; 및
    상기 신호전송패드와 상기 반도체 기판의 상부에 위치하여 그라운드를 유지하기 위한 접지면 사이에 마련되어, 상기 접지패드의 기생 커패시턴스를 줄이는 인덕터를 포함하는 반도체 장치의 패드 구조.
  2. 제 1항에 있어서,
    상기 인덕터는 상기 신호전송패드의 외곽에 위치하여 서로 겹치지 않는 것을 특징으로 하는 반도체 장치의 패드 구조.
  3. 제 2항에 있어서,
    상기 인덕터는 상기 다수의 접지패드의 고면과 접지면 사이로 확장하는 것을 특징으로 하는 반도체 장치의 패드 구조.
  4. 제 3항에 있어서,
    상기 접지패드는 상기 확장되는 인덕터와 대응되는 적어도 하나 이상의 수평 패드층의 크기와 상기 수평 패드층을 전기적으로 연결하는 수직 연결층의 개수가 조절되는 것을 특징으로 반도체 장치의 패드 구조.
  5. 제 1항에 있어서,
    상기 인덕터의 형상은 사각형, 원형 및 타원형을 포함하는 것을 특징으로 하는 반도체 장치의 패드 구조.
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