JP4446525B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体装置、特に、キャパシタを備える半導体装置の構造に関するものである。
【0002】
【従来の技術】
図39は、LSIに用いられる従来のキャパシタの構造を示す断面図である。半導体基板101上に絶縁膜120が形成されており、絶縁膜103と、該絶縁膜103を挟んで対を成すポリシリコン膜102,104とから成るキャパシタが、絶縁膜120上に形成されている。キャパシタ上には層間絶縁膜105が形成されており、層間絶縁膜105上には金属配線106,107が選択的に形成されている。金属配線106,107は、層間絶縁膜105内に形成されたスルーホール108,109を介して、ポリシリコン膜102,104にそれぞれ電気的に接続されている。
【0003】
また、図40は、従来のキャパシタの他の構造を示す断面図である。層間絶縁膜112と、該層間絶縁膜112を挟んで対向する金属配線110,111とから成るキャパシタが、絶縁膜120上に形成されている。
【0004】
【発明が解決しようとする課題】
しかし、図39に示した従来のキャパシタでは、ポリシリコン膜102,104の寄生抵抗が大きく、その等価回路は図41に示すものとなる。そして、寄生抵抗R101,R102による電力損失が大きいため、アナログ回路には使用できないという問題があった。
【0005】
一方、図40に示したキャパシタによると、金属配線110,111を使用しているために寄生抵抗が小さく、電力損失の小さなキャパシタを得ることができる。しかしながら、層間絶縁膜112の膜厚が厚いため(デザインルールが0.2μmのデバイスの場合で1μm程度)、容量の大きなキャパシタを得るためには大面積が必要になるという問題があった。
【0006】
本発明はかかる問題を解決するために成されたものであり、電力損失が小さく、しかも大面積を必要としないキャパシタを得ることを目的とするものである。
【0007】
【課題を解決するための手段】
この発明のうち請求項1に記載の半導体装置は、主面を有する下地層と、下地層の主面上に形成されたキャパシタとを備え、キャパシタは、主面の第1方向に延在する複数の金属配線が絶縁膜によって互いに電気的に分離されつつ、第1方向に垂直な主面の第2方向に所定間隔で並ぶラインアンドスペース構造を有するものである。
【0008】
また、上記ラインアンドスペース構造は、一方電極として機能する第1の配線と、他方電極として機能する第2の配線とを含み、第1の配線と第2の配線とは交互に繰り返して配置されている。
【0009】
また、上記キャパシタは、ラインアンドスペース構造に対して主面に垂直な第3方向に並んで、かつ所定の層間絶縁膜を介して配置された、主面に平行な平面電極を有する。さらにキャパシタは、ラインアンドスペース構造を複数有しており、複数のラインアンドスペース構造は、異なるラインアンドスペース構造に属する第1の配線同士及び第2の配線同士が主面に垂直な第3方向にそれぞれ並ぶように、層間絶縁膜を介して層状に配置されており、第3方向に並ぶ第1の配線同士及び第2の配線同士は、層間絶縁膜内に形成され、内部が導体で充填されたスルーホールを介してそれぞれ互いに電気的に接続されている。キャパシタは、ラインアンドスペース構造に対して第3方向に並んで、かつ所定の層間絶縁膜を介して配置された、主面に平行な平面電極をさらに有する。
【0010】
また、この発明のうち請求項2に記載の半導体装置は、請求項1に記載の半導体装置であって、キャパシタが、ローパスフィルタに用いられていることを特徴とするものである。
【0011】
また、この発明のうち請求項3に記載の半導体装置は、請求項1に記載の半導体装置であって、キャパシタが、ハイパスフィルタに用いられていることを特徴とするものである。
【0012】
また、この発明のうち請求項4に記載の半導体装置は、請求項1に記載の半導体装置であって、第2方向に延び、第1の配線それぞれの一端に接続され、一方電極として機能する第3の配線が配置され、第2方向に延び、第2の配線それぞれの一端に接続され、他方電極として機能する第4の配線が配置され、キャパシタは第3の配線と第4の配線とを更に有することを特徴とするものである。
【0013】
また、この発明のうち請求項5に記載の半導体装置は、請求項1に記載の半導体装置であって、キャパシタが、発振回路に用いられていることを特徴とするものである。
【0014】
また、この発明のうち請求項6に記載の半導体装置は、請求項1または3に記載の半導体装置であって、キャパシタは、平面電極を複数有しており、複数の平面電極は、ラインアンドスペース構造に対して第3方向に並んで、ラインアンドスペース構造の両側に配置されていることを特徴とするものである。
【0015】
また、この発明のうち請求項7に記載の半導体装置は、請求項1,3,6のいずれか一つに記載の半導体装置であって、キャパシタは、所定の層間絶縁膜内に形成され、第1の配線と平面電極とを電気的に接続する、内部が導体で充填されたスルーホールをさらに有することを特徴とするものである。
【0016】
また、この発明のうち請求項8に記載の半導体装置は、請求項1に記載の半導体装置であって、キャパシタは、所定の層間絶縁膜内に形成され、第1の配線と平面電極とを電気的に接続する、内部が導体で充填された第1のスルーホールと、ラインアンドスペース構造に対して平面電極と同じ側で第3方向に並んで、かつ平面電極よりも外側に、他の層間絶縁膜を介して配置された他の平面電極と、他の層間絶縁膜内に形成され、第2の配線と他の平面電極とを電気的に接続する、内部が導体で充填された第2のスルーホールとをさらに有することを特徴とするものである。
【0017】
また、この発明のうち請求項9に記載の半導体装置は、請求項1に記載の半導体装置であって、ラインアンドスペース構造上に形成された層間絶縁膜と、層間絶縁膜とラインアンドスペース構造とに接触する部分に形成され、シリコン酸化膜よりも誘電率の高い高誘電体膜とをさらに有することを特徴とするものである。
【0018】
また、この発明のうち請求項10に記載の半導体装置は、請求項1に記載の半導体装置であって、絶縁膜は、シリコン酸化膜よりも誘電率の高い高誘電体膜であることを特徴とするものである。
【0019】
また、この発明のうち請求項11に記載の半導体装置は、請求項9又は10に記載の半導体装置であって、半導体装置は、所要の配線が形成された配線部と、キャパシタが形成されたキャパシタ部とを有し、高誘電体膜はキャパシタ部にのみ設けられていることを特徴とするものである。
【0020】
また、この発明のうち請求項12に記載の半導体装置は、請求項9又は10に記載の半導体装置であって、半導体装置は、所要の配線が形成された配線部と、キャパシタが形成されたキャパシタ部とを有し、配線部における絶縁膜は、低誘電率化のための不純物が導入されたシリコン酸化膜であることを特徴とするものである。
【0021】
また、この発明のうち請求項13に記載の半導体装置は、請求項1に記載の半導体装置であって、ラインアンドスペース構造のライン幅及びスペース幅は、ともに0.2μm以下であることを特徴とするものである。
また、この発明のうち請求項14に記載の半導体装置は、主面を有する下地層と、下地層の主面上に形成されたキャパシタとを備え、キャパシタは、主面と平行な第1方向に延びる複数の金属配線が絶縁膜によって互いに電気的に分離されつつ、第1方向に垂直であり主面と平行な第2方向に所定間隔で並ぶラインアンドスペース構造と、ラインアンドスペース構造に対して主面に垂直な第3方向に並んで、かつ所定の層間絶縁膜を介して配置された、主面に平行な第1平面電極と、キャパシタは、ラインアンドスペース構造に対して第3方向に並んで、かつ所定の層間絶縁膜を介して配置された、主面に平行な第2平面電極とを有するものである。
また、この発明のうち請求項15に記載の半導体装置は、請求項14に記載の半導体装置であって、ラインアンドスペース構造は、一方電極として機能する第1の配線と、他方電極として機能する第2の配線とを含み、第1の配線と第2の配線とは交互に繰り返して配置されていることを特徴とするものである。
また、この発明のうち請求項16に記載の半導体装置は、請求項15に記載の半導体装置であって、キャパシタは、ラインアンドスペース構造を3個以上有しており、3個以上のラインアンドスペース構造は、異なるラインアンドスペース構造に属する第1の配線と第2の配線とが、主面に垂直な第3方向にも交互に並ぶように、層間絶縁膜を介して層状に配置されているものである。
また、この発明のうち請求項17に記載の半導体装置は、請求項15に記載の半導体装置であって、キャパシタは、ラインアンドスペース構造を複数有しており、複数のラインアンドスペース構造は、異なるラインアンドスペース構造に属する第1の配線同士及び第2の配線同士が主面に垂直な第3方向にそれぞれ並ぶように、層間絶縁膜を介して層状に配置されており、第3方向に並ぶ第1の配線同士及び第2の配線同士は、層間絶縁膜内に形成され、内部が導体で充填されたスルーホールを介してそれぞれ互いに電気的に接続されていることを特徴とするものである。
また、この発明のうち請求項18に記載の半導体装置は、請求項14に記載の半導体装置であって、複数の第1及び第2平面電極おのおのが、ラインアンドスペース構造に対して第3方向に並んで、ラインアンドスペース構造の両側を挟むよう配置されているものである。
また、この発明のうち請求項19に記載の半導体装置は、請求項15に記載の半導体装置であって、キャパシタは、所定の層間絶縁膜内に形成され、第1の配線と第1平面電極とを電気的に接続する、内部が導体で充填されたスルーホールをさらに有するものである。
また、この発明のうち請求項20に記載の半導体装置は、請求項14に記載の半導体装置であって、ラインアンドスペース構造上に形成された層間絶縁膜と、層間絶縁膜とラインアンドスペース構造とが接触する部分に形成され、シリコン酸化膜よりも誘電率の高い高誘電体膜とをさらに有するものである。
また、この発明のうち請求項21に記載の半導体装置は、請求項14に記載の半導体装置であって、絶縁膜は、シリコン酸化膜よりも誘電率の高い高誘電体膜であるものである。
また、この発明のうち請求項22に記載の半導体装置は、請求項20又は21に記載の半導体装置であって、半導体装置は、所要の配線が形成された配線部と、キャパシタが形成されたキャパシタ部とを有し、高誘電体膜はキャパシタ部にのみ設けられていることを特徴とするものである。
また、この発明のうち請求項23に記載の半導体装置は、請求項20又は21に記載の半導体装置であって、半導体装置は、所要の配線が形成された配線部と、キャパシタが形成されたキャパシタ部とを有し、配線部における絶縁膜は、低誘電率化のための不純物が導入されたシリコン酸化膜であるものである。
また、この発明のうち請求項24に記載の半導体装置は、請求項14〜23のいずれか一つに記載の半導体装置であって、ラインアンドスペース構造のライン幅及びスペース幅は、ともに0.2μm以下であることを特徴とするものである。
【0022】
【発明の実施の形態】
半導体装置においては、所定方向に延在する配線が一定間隔で複数並んで形成されたラインアンドスペース構造がしばしば採用される。半導体製造技術の進歩に伴って、配線の幅(ライン幅)及び隣接する配線同士の間隔(スペース幅)は小さくなってきたが、配線の厚みはさほど薄くなっていない。そのため、隣接する配線同士の間に生じる容量は比較的大きいのであるが、これまであまり積極的に利用されていなかった。
【0023】
本発明は、ラインアンドスペース構造の配線に金属配線を採用し、隣接する金属配線同士の間に生じる容量を利用することで、寄生抵抗が小さく、かつ小面積のキャパシタを得るものである。以下、本発明の実施の形態について具体的に説明する。
【0024】
実施の形態1.
図1は、本発明の実施の形態1に係るキャパシタの構造を示す斜視図である。半導体装置は、図2の上面図に示すように、所要の配線が形成された配線部11と、キャパシタが形成されたキャパシタ部12とを有しており、図1に示すキャパシタは、半導体装置のキャパシタ部12に形成されている。
【0025】
図1を参照して、図中のx方向に延在し、AlやCu等の金属から成る配線3が、図中のy方向に所定間隔で複数並んで、ラインアンドスペース構造4を構成している。ラインアンドスペース構造4は、シリコン基板1上に形成されている。また、シリコン基板1上には、シリコン酸化膜等から成る絶縁膜2が形成されており、隣接する配線3同士は、絶縁膜2によって互いに電気的に分離されている。
【0026】
図3は、図1に示した構造から互いに隣接する一対の配線3のみを抜き出して、x方向から眺めた模式図である。配線3の幅L及び配線3同士の間隔Sは、ラインアンドスペース構造を形成する際の半導体製造技術(特に露光技術)の性能によって支配され、例えば0.2μmである。また、配線3の厚みTは約0.5μmである。図3において、一方の配線3に高電位V1を印加し、他方の配線3に低電位V2を印加することにより、両配線間に容量5を構成することができる。
【0027】
以下、ラインアンドスペース構造を用いてキャパシタを構成する場合と、一対の平面電極によってキャパシタを構成する場合とで、容量の大小を比較する。図4は、ラインアンドスペース構造を模式的に示す斜視図であり、図5は、一対の平面電極を模式的に示す斜視図である。図4,5において、単位正方形(A×A)あたりの容量を求める。
【0028】
まず、ラインアンドスペース構造を用いた場合の容量C1は、
【0029】
【数1】
【0030】
となる。ここで、絶縁膜が酸化膜である場合はK0=3.9、ε0=8.86×10-14F/cmである。
【0031】
一方、一対の平面電極を用いた場合の容量C2は、
【0032】
【数2】
【0033】
となり、図4,5においてD=5L=5Sと仮定すると、容量C2は、
【0034】
【数3】
【0035】
となる。
【0036】
これらの式において、T=0.5μm、A=100μmとし、デザインルール(L及びSに等しい)を0.1〜1μmの範囲で変動させて各デザインルールに対する容量C1,C2をプロットしたものが図6である。デザインルールが1μmの場合は容量C1,C2はほぼ等しいが、0.2μm以下になると、容量C1は容量C2に対してほぼ1桁大きくなることが分かる。即ち、ラインアンドスペース構造を用いてキャパシタを構成すると、デザインルールが小さくなればなるほど、平面電極によってキャパシタを構成する場合よりも大容量を得ることができる。
【0037】
図7は、図1に示した構造から連続する4本の配線3を抜き出して、x方向から眺めた模式図である。図7に示すように、キャパシタの一方電極として機能し、高電位V1を印加する配線3aと、他方電極として機能し、低電位V2を印加する配線3bとを交互に繰り返して配置することにより、大容量のキャパシタを簡単に得ることができる。
【0038】
このように本実施の形態1に係るキャパシタによれば、ラインアンドスペース構造の配線に低抵抗の金属配線を採用し、隣接する金属配線同士の間に生じる容量を利用してキャパシタを構成したため、寄生抵抗や電力損失が小さく、かつ小面積・大容量のキャパシタを得ることができる。
【0039】
また、ラインアンドスペース構造は露光技術やエッチング技術等の周知の半導体製造技術によって容易に形成することができるため、キャパシタを形成するための特別な工程を新たに追加する必要がなく、コストの上昇を招くこともない。
【0040】
実施の形態2.
図8は、本発明の実施の形態2に係るキャパシタの構成を示す模式図である。本実施の形態2に係るキャパシタは、上記実施の形態1に係るキャパシタを基礎として、図7に示したラインアンドスペース構造4と同一構成のラインアンドスペース構造4a〜4cを、異なるラインアンドスペース構造に属する配線3aと配線3bとが図中のz方向にも交互に並ぶように、絶縁膜2を介して3層に配置したものである。
【0041】
なお、図8には3層のラインアンドスペース構造4a〜4cを示したが、4層以上に配置してもよい。
【0042】
また、最下層のラインアンドスペース構造に属する各配線3は、半導体基板1上に形成されたポリシリコンから成るゲート電極として得てもよい。他の層のラインアンドスペース構造に属する配線3を金属によって構成することにより、低抵抗化を図ることができるからである。但し、この場合は、ゲート電極の表面をシリサイド化するか、あるいはゲート電極上に金属層を重ねて形成するとよい。これにより、ゲート電極自体の低抵抗化を図ることができる。以上のことは、後述する実施の形態3〜6についても同様である。
【0043】
このように本実施の形態2に係るキャパシタによれば、各配線3a,3bは、上下左右に隣接する4本の配線3b,3aとの間で容量を構成するため、さらなる大容量化を図ることができる。例えば上記実施の形態1に係るキャパシタと比較すると、ほぼ2倍の容量を得ることができる。
【0044】
また、中段のラインアンドスペース構造4bに属する配線3は、上下左右を他の配線3によって取り囲まれているため、外乱による影響を受けにくく、外乱に強いキャパシタを得ることができる。
【0045】
実施の形態3.
図9は、本発明の実施の形態3に係るキャパシタの構成を示す模式図である。本実施の形態3に係るキャパシタは、上記実施の形態1に係るキャパシタを基礎として、図7に示したラインアンドスペース構造4と同一構成のラインアンドスペース構造4a,4bを、異なるラインアンドスペース構造に属する配線3a同士及び配線3b同士がz方向にそれぞれ並ぶように、絶縁膜2を介して2層に配置したものである。そして、z方向に並ぶ配線3a同士及び配線3b同士を、絶縁膜2内に形成され、内部がW等の金属で充填されたスルーホール6を介してそれぞれ互いに電気的に接続した。なお、図9には2層のラインアンドスペース構造4a,4bを示したが、3層以上に配置してもよい。
【0046】
図10,11は、スルーホール6をz方向から眺めた模式図である。スルーホール6は、ホール状のスルーホールを複数並べて形成してもよく(図10)、あるいは、配線3a,3bと平面的に重なり合うように帯状に形成してもよい(図11)。
【0047】
このように本実施の形態3に係るキャパシタによれば、図9に示すように互いに隣接するスルーホール6同士の間にも容量が構成されるため、さらなる大容量化を図ることができる。なお、この効果は、図11に示したようにスルーホール6を帯状に形成することにより一層大きくなる。
【0048】
実施の形態4.
図12は、本発明の実施の形態4に係るキャパシタの構成を示す模式図である。本実施の形態4に係るキャパシタは、図7に示した上記実施の形態1に係るキャパシタを基礎として、低電位V2が印加され、x方向及びy方向によって規定される平面に平行な平面電極7bを、ラインアンドスペース構造4に対してz方向に並ぶように、絶縁膜2を介して上下に配置したものである。平面電極7bは図2に示したキャパシタ部12のみに形成され、金属あるいはポリシリコンを材質として構成される。
【0049】
このように本実施の形態4に係るキャパシタによれば、配線3aと平面電極7bとの間にも容量が構成されるため、さらなる大容量化を図ることができる。
【0050】
また図13に示すように、平面電極7bが形成されていない場合は、配線3aから出た電気力線は、配線3bのみならず半導体基板1や他の信号線8でも終端して電力損失が生じていた。しかし、本実施の形態4に係るキャパシタによれば、図14に示すように、配線3aから出た電気力線は全て配線3bあるいは平面電極7bで終端する。従って、上記電力損失を回避できるため寄生成分のないより理想的なキャパシタを得ることができるとともに、平面電極7bによって配線3aと他の信号線8との間の干渉を低減することもできる。
【0051】
図15〜19は、本発明の実施の形態4に係るキャパシタの他の構造をそれぞれ示す模式図である。図12には、ラインアンドスペース構造4の上下に、いずれも低電位V2が印加される平面電極7bが配置されたキャパシタを示したが、上下一方あるいは双方の平面電極として、高電位V1が印加される平面電極7aを配置してもよい(図15)。
【0052】
また、図12には、ラインアンドスペース構造4の上下双方に平面電極が配置されたキャパシタを示したが、上下一方のみに平面電極を配置してもよい。例えば、ラインアンドスペース構造4と半導体基板1との間にのみ、あるいはラインアンドスペース構造4と他の信号線8との間にのみ平面電極7bを配置する(図16,17)。
【0053】
また、図12には、図7に示した上記実施の形態1に係るキャパシタを基礎として構成されたキャパシタを示したが、図8に示した上記実施の形態2に係るキャパシタを基礎として、あるいは図9に示した上記実施の形態3に係るキャパシタを基礎として、本実施の形態4に係るキャパシタを構成してもよい(図18,19)。
【0054】
実施の形態5.
図20は、本発明の実施の形態5に係るキャパシタの構成を示す模式図である。本実施の形態5に係るキャパシタは、図12に示した上記実施の形態4に係るキャパシタを基礎として、同電位V2が印加される配線3bと平面電極7bとを、絶縁膜2内に形成され、内部がW等の金属で充填されたスルーホール9を介して互いに電気的に接続したものである。スルーホール9としては、図10に示したホール状のスルーホール及び図11に示した帯状のスルーホールのいずれを採用してもよい。
【0055】
このように本実施の形態5に係るキャパシタによれば、高電位V1が印加される配線3aは、いずれも低電位V2が印加される配線3b、平面電極7b、及びスルーホール9によって取り囲まれるため、配線3aと半導体基板1や他の信号線8との間の干渉を効率的に低減することができる。
【0056】
また、配線3aとスルーホール9との間にも容量が構成されるため、さらなる大容量化を図ることもできる。
【0057】
図21〜27は、本発明の実施の形態5に係るキャパシタの他の構造をそれぞれ示す模式図である。図20には、ラインアンドスペース構造4の上下に、いずれも低電位V2が印加される平面電極7bが配置されたキャパシタを示した。しかし、上下一方あるいは双方の平面電極として、高電位V1が印加される平面電極7aを配置し、配線3aと平面電極7aとをスルーホール9を介して互いに電気的に接続してもよい(図21)。
【0058】
また、図20には、単層のラインアンドスペース構造4を有するキャパシタを示したが、複数のラインアンドスペース構造4a,4bが層状に配置されているキャパシタにおいて、各ラインアンドスペース構造4a,4bに関して、図20に示した構造を適用してもよい(図22)。
【0059】
また、図20には、図12に示したキャパシタを基礎として構成されたキャパシタを示したが、図18あるいは図19に示したキャパシタを基礎として、本実施の形態5に係るキャパシタを構成してもよい(図23,24)。
【0060】
また、図24には、2層のラインアンドスペース構造4a,4bを有するキャパシタを基礎として構成された本実施の形態5に係るキャパシタを示したが、3層、4層、及び5層(あるいは6層以上)のラインアンドスペース構造4a〜4eを有するキャパシタを基礎として、本実施の形態5に係るキャパシタを構成してもよい(図25〜27)。
【0061】
実施の形態6.
図28は、本発明の実施の形態6に係るキャパシタの構成を示す模式図である。本実施の形態6に係るキャパシタは、図24に示した上記実施の形態5に係るキャパシタを基礎として、ラインアンドスペース構造4a,4bの上下双方に平面電極7bを配置し、さらに、高電位V1が印加され、平面電極7bに平行な平面電極7aを、平面電極7bに対してラインアンドスペース構造4a,4bと反対側でz方向に並ぶように絶縁膜2を介して上下に配置し、さらに、平面電極7aと配線3aとを、絶縁膜2内に形成され、内部がW等の金属で充填されたスルーホール10を介して互いに電気的に接続したものである。スルーホール10としては、図10に示したホール状のスルーホール及び図11に示した帯状のスルーホールのいずれを採用してもよい。
【0062】
このように本実施の形態6に係るキャパシタによれば、図28において中央に配置された配線3a及びスルーホール6は、いずれも低電位V2が印加される配線3b、平面電極7b、及びスルーホール6,9によって取り囲まれ、さらに、配線3b、平面電極7b、及びスルーホール6,9は、いずれも高電位V1が印加される配線3a、平面電極7a、及びスルーホール6,10によって取り囲まれる。従って、配線3a,3bと半導体基板1や他の信号線8との間の干渉を効率的に低減することができる。
【0063】
なお、図28に示した構成とは逆に、ラインアンドスペース構造4a,4bの上下双方に平面電極7aを配置して、スルーホール9を介して配線3aに電気的に接続するとともに、平面電極7aの上下外側に平面電極7bを配置して、スルーホール10を介して配線3bに電気的に接続する構成としても、上記と同様の効果を得ることができる。
【0064】
実施の形態7.
図29は、本発明の実施の形態7に係るキャパシタの構成を示す断面図である。図29に示すキャパシタは、配線3a,3bとシリコン酸化膜2bとから成るラインアンドスペース構造4の上下に、シリコン酸化膜よりも誘電率の高いSiNやBST等から成る高誘電体膜2aを、所定の膜厚に平面的に形成したものである。
【0065】
また、図30は、本発明の実施の形態7に係るキャパシタの他の構成を示す断面図である。図30に示すキャパシタは、配線3aと配線3bとの間の絶縁膜2に、上記高誘電体膜2aを採用したものである。
【0066】
このように本実施の形態7に係るキャパシタによれば、配線3a,3bの周囲に高誘電体膜2aを配置したため、シリコン酸化膜のみによって絶縁膜2を構成する場合と比較すると、大容量化を図ることができる。
【0067】
なお、図29における高誘電体膜2aと図30における高誘電体膜2aとを組み合わせて配置することにより、さらなる大容量化を図ることができる。
【0068】
実施の形態8.
図31は、半導体装置をz方向から眺めた模式図である。上記のように半導体装置は配線部11とキャパシタ部12とを有しており、キャパシタ部12においては、図29,30に示したように、配線3a,3bの周囲に高誘電体膜2aを配置した構造を採用する。一方、配線部11においては、図32に示すように、シリコン酸化膜2bのみによって絶縁膜2を構成した構造を採用する。
【0069】
このように本実施の形態8に係るキャパシタによれば、半導体装置のキャパシタ部12においてはキャパシタの大容量化を図ることができるとともに、配線部11においては、寄生容量を低減して高速動作を実現することができる。
【0070】
また、図33,34は、本発明の実施の形態8の第1の変形例に係るキャパシタの構成をそれぞれ示す断面図である。図33は配線部11における断面構造を示しており、図34はキャパシタ部12における断面構造を示している。ラインアンドスペース構造4の上下には高誘電体膜2aが形成されており、配線部11においては高誘電体膜2a1を薄く形成し、キャパシタ部12においては高誘電体膜2a2を厚く形成する。このように、配線部11とキャパシタ部12とで高誘電体膜2aの膜厚を異ならせることによっても、上記と同様の効果を得ることができる。
【0071】
また、図35は、本発明の実施の形態8の第2の変形例に係るキャパシタの構成を示す断面図であり、特に配線部11における断面構造を示している。隣接する配線3同士の間のシリコン酸化膜2b内に、低誘電率化を図るためのF等の不純物を導入して、シリコン酸化膜2bbとする。一方、キャパシタ部12における絶縁膜2内には上記不純物は導入しない。このような構成とすることにより、配線部11において寄生容量がさらに低減され、さらなる動作の高速化を図ることができる。
【0072】
以下、上記実施の形態1〜8に係るキャパシタの用途について説明する。図36は、周知の共振回路を示す回路図であり、図37は、周知のハイパスフィルタ回路を示す回路図であり、図38は、周知のローパスフィルタ回路を示す回路図である。これらの図において、C1,C2は半導体基板等との間に構成される寄生容量であり、vは他の信号線による影響を電圧として表したものである。図36に示した共振回路のCに、上記実施の形態1〜8に係るキャパシタを使用することにより、電力損失や他の回路からの干渉が小さい、高性能の共振回路を得ることができる。また、Cを高精度に設定することができるため、バンドパスフィルタとして用いた場合に、通過周波数帯域を高精度に絞り込むことができる。また、図37,38に示したフィルタ回路のCに、上記実施の形態1〜8に係るキャパシタを使用することにより、カットオフ能力の高いフィルタ回路を得ることができる。
【0073】
【発明の効果】
この発明のうち請求項1に係るものによれば、ラインアンドスペース構造の配線に低抵抗の金属配線を採用し、隣接する金属配線同士の間に生じる容量を利用してキャパシタを構成したため、寄生抵抗や電力損失が小さく、かつ小面積・大容量のキャパシタを得ることができる。
【0074】
また、第1及び第2の配線を交互に繰り返して配置することにより、大容量のキャパシタを簡単に得ることができる。
【0075】
また、第1又は第2の配線と平面電極との間にも容量が構成されるため、さらなる大容量化を図ることができる。さらに層間絶縁膜を挟んで互いに隣接するスルーホール同士の間にも容量が構成され、また第1又は第2の配線と平面電極との間にも容量が構成されるため、さらなる大容量化を図ることができる。
【0076】
しかも、電力損失を回避できるため寄生成分のないより理想的なキャパシタを得ることができるとともに、平面電極によって第1又は第2の配線と他の信号線等との間の干渉を低減することもできる。
【0077】
また、この発明のうち請求項2に係るものによれば、カットオフ能力の高いローパスフィルタを得ることができる。
【0078】
また、この発明のうち請求項3に係るものによれば、カットオフ能力の高いハイパスフィルタを得ることができる。
【0079】
しかも、電力損失を回避できるため寄生成分のないより理想的なキャパシタを得ることができるとともに、平面電極によって第1又は第2の配線と他の信号線等との間の干渉を低減することもできる。
【0080】
また、この発明のうち請求項4に係るものによれば、請求項1に係る発明と同様に大容量のキャパシタを得ることができる。
【0081】
また、この発明のうち請求項5に係るものによれば、電力損失や他の回路からの干渉が小さい、高性能な発振回路を得ることができる。
【0082】
しかも、電力損失を回避できるため寄生成分のないより理想的なキャパシタを得ることができるとともに、平面電極によって第1又は第2の配線と他の信号線等との間の干渉を低減することもできる。
【0083】
また、この発明のうち請求項6に係るものによれば、複数の平面電極をラインアンドスペース構造の両側に配置することにより、請求項1,3,5に係る発明により得られる効果を一層高めることができる。
【0084】
また、この発明のうち請求項7に係るものによれば、第2の配線は、第1の配線と、平面電極と、第1の配線と平面電極とを電気的に接続するスルーホールとによって取り囲まれるため、第2の配線と他の信号線等との間の干渉を効率的に低減することができる。
【0085】
しかも、第1の配線と平面電極とを電気的に接続するスルーホールと、第2の配線との間にも容量が構成されるため、さらなる大容量化を図ることもできる。
【0086】
また、この発明のうち請求項8に係るものによれば、第1の配線と、平面電極と、第1のスルーホールと、第1の配線同士を電気的に接続するスルーホールとは、第2の配線と、他の平面電極と、第2のスルーホールと、第2の配線同士を電気的に接続するスルーホールとによって取り囲まれるため、第1の配線と他の信号線との間の干渉を効率的に低減することができる。
【0087】
また、この発明のうち請求項9に係るものによれば、シリコン酸化膜のみによって絶縁膜を構成する場合と比較すると、大容量化を図ることができる。
【0088】
また、この発明のうち請求項10に係るものによれば、シリコン酸化膜によって絶縁膜を構成する場合と比較すると、大容量化を図ることができる。
【0089】
また、この発明のうち請求項11に係るものによれば、キャパシタ部においてはキャパシタの大容量化を図ることができるとともに、配線部においては寄生容量を低減して高速動作を実現することができる。
【0090】
また、この発明のうち請求項12に係るものによれば、配線部において寄生容量が低減され、動作の高速化を図ることができる。
【0091】
また、この発明のうち請求項13に係るものによれば、平面電極によってキャパシタを構成する場合と比較すると、単位面積あたりでほぼ1桁程度の大容量化を図ることができる。
また、この発明のうち請求項14に係るものによれば、ラインアンドスペース構造の金属配線同士の間の容量および金属配線と平面電極との間の容量を利用してキャパシタを構成したため、寄生抵抗や電力損失が小さく、且つ小面積・大容量のキャパシタを得ることができる。
また、この発明のうち請求項15に係るものによれば、第1及び第2の配線を交互に繰り返して配置することにより、大容量のキャパシタを簡単に得ることができる。
また、この発明のうち請求項16に係るものによれば、第1及び第2の配線は、第2及び第3方向に隣接する4本の第2及び第1の配線との間で容量を構成するため、さらなる大容量化を図ることができる。
また、この発明のうち請求項17に係るものによれば、層間絶縁膜を挟んで互いに隣接するスルーホール同士の間にも容量が構成されるため、さらなる大容量化を図ることができる。
また、この発明のうち請求項18に係るものによれば、複数の平面電極をラインアンドスペース構造の両側に配置することにより、請求項14に係る発明により得られる効果を一層高めることができる。
また、この発明のうち請求項19に係るものによれば、第2の配線は、第1の配線と、第1平面電極と、第1の配線と第1平面電極とを電気的に接続するスルーホールとによって取り囲まれるため、第2の配線と他の信号線等との間の干渉を効率的に低減することができる。
また、この発明のうち請求項20に係るものによれば、シリコン酸化膜のみによって絶縁膜を構成する場合と比較すると、大容量化を図ることができる。
また、この発明のうち請求項21に係るものによれば、シリコン酸化膜によって絶縁膜を構成する場合と比較すると、大容量化を図ることができる。
また、この発明のうち請求項22に係るものによれば、キャパシタ部においてはキャパシタの大容量化を図ることができるとともに、配線部においては寄生容量を低減して高速動作を実現することができる。
また、この発明のうち請求項23に係るものによれば、配線部において寄生容量が低減され、動作の高速化を図ることができる。
また、この発明のうち請求項24に係るものによれば、平面電極によってキャパシタを構成する場合と比較すると、単位面積あたりでほぼ1桁程度の大容量化を図ることができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1に係るキャパシタの構造を示す斜視図である。
【図2】 半導体装置の構成を示す上面図である。
【図3】 図1に示した構造から互いに隣接する一対の配線のみを抜き出して、x方向から眺めた模式図である。
【図4】 ラインアンドスペース構造を模式的に示す斜視図である。
【図5】 一対の平面電極を模式的に示す斜視図である。
【図6】 デザインルールに対する容量C1,C2をプロットしたグラフである。
【図7】 図1に示した構造から連続する4本の配線を抜き出して、x方向から眺めた模式図である。
【図8】 本発明の実施の形態2に係るキャパシタの構成を示す模式図である。
【図9】 本発明の実施の形態3に係るキャパシタの構成を示す模式図である。
【図10】 スルーホールをz方向から眺めた模式図である。
【図11】 スルーホールをz方向から眺めた模式図である。
【図12】 本発明の実施の形態4に係るキャパシタの構成を示す模式図である。
【図13】 本実施の形態4に係るキャパシタの効果を説明するための模式図である。
【図14】 本実施の形態4に係るキャパシタの効果を説明するための模式図である。
【図15】 本発明の実施の形態4に係るキャパシタの他の構造を示す模式図である。
【図16】 本発明の実施の形態4に係るキャパシタの他の構造を示す模式図である。
【図17】 本発明の実施の形態4に係るキャパシタの他の構造を示す模式図である。
【図18】 本発明の実施の形態4に係るキャパシタの他の構造を示す模式図である。
【図19】 本発明の実施の形態4に係るキャパシタの他の構造を示す模式図である。
【図20】 本発明の実施の形態5に係るキャパシタの構成を示す模式図である。
【図21】 本発明の実施の形態5に係るキャパシタの他の構造を示す模式図である。
【図22】 本発明の実施の形態5に係るキャパシタの他の構造を示す模式図である。
【図23】 本発明の実施の形態5に係るキャパシタの他の構造を示す模式図である。
【図24】 本発明の実施の形態5に係るキャパシタの他の構造を示す模式図である。
【図25】 本発明の実施の形態5に係るキャパシタの他の構造を示す模式図である。
【図26】 本発明の実施の形態5に係るキャパシタの他の構造を示す模式図である。
【図27】 本発明の実施の形態5に係るキャパシタの他の構造を示す模式図である。
【図28】 本発明の実施の形態6に係るキャパシタの構成を示す模式図である。
【図29】 本発明の実施の形態7に係るキャパシタの構成を示す断面図である。
【図30】 本発明の実施の形態7に係るキャパシタの他の構成を示す断面図である。
【図31】 配線をz方向から眺めた模式図である。
【図32】 配線部における断面構造を示す断面図である。
【図33】 本発明の実施の形態8の第1の変形例に係るキャパシタの構成を示す断面図である。
【図34】 本発明の実施の形態8の第1の変形例に係るキャパシタの構成を示す断面図である。
【図35】 本発明の実施の形態8の第2の変形例に係るキャパシタの構成を示す断面図である。
【図36】 周知の共振回路を示す回路図である。
【図37】 周知のハイパスフィルタ回路を示す回路図である。
【図38】 周知のローパスフィルタ回路を示す回路図である。
【図39】 従来のキャパシタの構造を示す断面図である。
【図40】 従来のキャパシタの他の構造を示す断面図である。
【図41】 図39に示したキャパシタの等価回路を示す回路図である。
【符号の説明】
2 絶縁膜、2a,2a1,2a2 高誘電体膜、2b,2bb シリコン酸化膜、3,3a,3b 配線、4,4a〜4c ラインアンドスペース構造、5容量、6,9,10 スルーホール、7a,7b 平面電極、8 信号線、11 配線部、12 キャパシタ部。
Claims (24)
- 第1方向と前記第1方向に垂直な第2方向に広がる主面を有する下地層と、
前記下地層の前記主面上に形成されたキャパシタと
を備え、
前記キャパシタは、前記第1方向に延びる複数の金属配線が絶縁膜によって互いに電気的に分離されつつ、前記第2方向に所定間隔で並ぶラインアンドスペース構造を有し、
前記ラインアンドスペース構造は、一方電極として機能する第1の配線と、他方電極として機能する第2の配線とを含み、
前記第1の配線と前記第2の配線とは交互に繰り返して配置されており、
前記キャパシタは、前記ラインアンドスペース構造に対して前記主面に垂直な第3方向に並んで、かつ所定の層間絶縁膜を介して配置された、前記主面に平行な平面電極を有し、
前記キャパシタは、前記ラインアンドスペース構造を複数有しており、
複数の前記ラインアンドスペース構造は、異なる前記ラインアンドスペース構造に属する前記第1の配線同士及び前記第2の配線同士が前記主面に垂直な第3方向にそれぞれ並ぶように、層間絶縁膜を介して層状に配置されており、
前記第3方向に並ぶ前記第1の配線同士及び前記第2の配線同士は、前記層間絶縁膜内に形成され、内部が導体で充填されたスルーホールを介してそれぞれ互いに電気的に接続され、
前記キャパシタは、前記ラインアンドスペース構造に対して前記第3方向に並んで、かつ所定の層間絶縁膜を介して配置された、前記主面に平行な平面電極をさらに有する、半導体装置。 - 前記キャパシタが、ローパスフィルタに用いられている、請求項1に記載の半導体装置。
- 前記キャパシタが、ハイパスフィルタに用いられている、請求項1に記載の半導体装置。
- 前記キャパシタは、
前記第2方向に延び、前記第1の配線それぞれの一端に接続され、前記一方電極として機能する第3の配線と、
前記第2方向に延び、前記第2の配線それぞれの一端に接続され、前記他方電極として機能する第4の配線とを更に有する、請求項1に記載の半導体装置。 - 前記キャパシタが、発振回路に用いられている、請求項1に記載の半導体装置。
- 前記キャパシタは、前記平面電極を複数有しており、
複数の前記平面電極は、前記ラインアンドスペース構造に対して前記第3方向に並んで、前記ラインアンドスペース構造の両側に配置されている、請求項1又は3に記載の半導体装置。 - 前記キャパシタは、前記所定の層間絶縁膜内に形成され、前記第1の配線と前記平面電極とを電気的に接続する、内部が導体で充填されたスルーホールをさらに有する、請求項1,3,6のいずれか一つに記載の半導体装置。
- 前記キャパシタは、
前記所定の層間絶縁膜内に形成され、前記第1の配線と前記平面電極とを電気的に接続する、内部が導体で充填された第1のスルーホールと、
前記ラインアンドスペース構造に対して前記平面電極と同じ側で前記第3方向に並んで、かつ前記平面電極よりも外側に、他の層間絶縁膜を介して配置された他の平面電極と、
前記他の層間絶縁膜内に形成され、前記第2の配線と前記他の平面電極とを電気的に接続する、内部が導体で充填された第2のスルーホールと
をさらに有する、請求項1に記載の半導体装置。 - 前記ラインアンドスペース構造上に形成された層間絶縁膜と、
前記層間絶縁膜と前記ラインアンドスペース構造とに接触する部分に形成され、シリコン酸化膜よりも誘電率の高い高誘電体膜と
をさらに有する、請求項1に記載の半導体装置。 - 前記絶縁膜は、シリコン酸化膜よりも誘電率の高い高誘電体膜である、請求項1に記載の半導体装置。
- 前記半導体装置は、所要の配線が形成された配線部と、前記キャパシタが形成されたキャパシタ部とを有し、
前記高誘電体膜は前記キャパシタ部にのみ設けられていることを特徴とする、請求項9又は10に記載の半導体装置。 - 前記半導体装置は、所要の配線が形成された配線部と、前記キャパシタが形成されたキャパシタ部とを有し、
前記配線部における前記絶縁膜は、低誘電率化のための不純物が導入されたシリコン酸化膜である、請求項9又は10に記載の半導体装置。 - 前記ラインアンドスペース構造のライン幅及びスペース幅は、ともに0.2μm以下であることを特徴とする、請求項1記載の半導体装置。
- 主面を有する下地層と、
前記下地層の前記主面上に形成されたキャパシタとを備え、
前記キャパシタは、
前記主面と平行な第1方向に延びる複数の金属配線が絶縁膜によって互いに電気的に分離されつつ、前記第1方向に垂直であり前記主面と平行な第2方向に所定間隔で並ぶラインアンドスペース構造と、
前記ラインアンドスペース構造に対して前記主面に垂直な第3方向に並んで、かつ所定の層間絶縁膜を介して配置された、前記主面に平行な第1平面電極と、
前記キャパシタは、前記ラインアンドスペース構造に対して前記第3方向に並んで、かつ所定の層間絶縁膜を介して配置された、前記主面に平行な第2平面電極とを有する、半導体装置。 - 前記ラインアンドスペース構造は、一方電極として機能する第1の配線と、他方電極として機能する第2の配線とを含み、
前記第1の配線と前記第2の配線とは交互に繰り返して配置されている、請求項14に記載の半導体装置。 - 前記キャパシタは、前記ラインアンドスペース構造を3個以上有しており、
3個以上の前記ラインアンドスペース構造は、異なる前記ラインアンドスペース構造に属する前記第1の配線と前記第2の配線とが、前記主面に垂直な第3方向にも交互に並ぶように、層間絶縁膜を介して層状に配置されている、請求項15に記載の半導体装置。 - 前記キャパシタは、前記ラインアンドスペース構造を複数有しており、
複数の前記ラインアンドスペース構造は、異なる前記ラインアンドスペース構造に属する前記第1の配線同士及び前記第2の配線同士が前記主面に垂直な第3方向にそれぞれ並ぶように、層間絶縁膜を介して層状に配置されており、
前記第3方向に並ぶ前記第1の配線同士及び前記第2の配線同士は、前記層間絶縁膜内に形成され、内部が導体で充填されたスルーホールを介してそれぞれ互いに電気的に接続されている、請求項15に記載の半導体装置。 - 複数の前記第1及び第2平面電極おのおのが、前記ラインアンドスペース構造に対して前記第3方向に並んで、前記ラインアンドスペース構造の両側を挟むよう配置されている、請求項14に記載の半導体装置。
- 前記キャパシタは、前記所定の層間絶縁膜内に形成され、前記第1の配線と前記第1平面電極とを電気的に接続する、内部が導体で充填されたスルーホールをさらに有する、請求項15に記載の半導体装置。
- 前記ラインアンドスペース構造上に形成された層間絶縁膜と、
前記層間絶縁膜と前記ラインアンドスペース構造とが接触する部分に形成され、シリコン酸化膜よりも誘電率の高い高誘電体膜と
をさらに有する、請求項14に記載の半導体装置。 - 前記絶縁膜は、シリコン酸化膜よりも誘電率の高い高誘電体膜である、請求項14に記載の半導体装置。
- 前記半導体装置は、所要の配線が形成された配線部と、前記キャパシタが形成されたキャパシタ部とを有し、
前記高誘電体膜は前記キャパシタ部にのみ設けられていることを特徴とする、請求項20又は21に記載の半導体装置。 - 前記半導体装置は、所要の配線が形成された配線部と、前記キャパシタが形成されたキャパシタ部とを有し、
前記配線部における前記絶縁膜は、低誘電率化のための不純物が導入されたシリコン酸化膜である、請求項20又は21に記載の半導体装置。 - 前記ラインアンドスペース構造のライン幅及びスペース幅は、ともに0.2μm以下であることを特徴とする、請求項14〜23のいずれか一つに記載の半導体装置。
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