JP2017076829A - 容量素子、容量アレイおよびａ／ｄ変換器 - Google Patents

Abstract

【課題】容量素子を均一に形成可能とし、例えば、Ａ／Ｄ変換器内部で使用される容量ＤＡＣ(容量アレイ)を精度よく形成する。
【解決手段】第１端子と、第２端子と、基板１上に設けられた複数の配線層METAL1〜METAL3において、同心状で交互に配置され、それぞれ閉ループ形状を有する第１電極ＮＡおよび第２電極ＮＢと、を有し、第１電極および第２電極は、複数の配線層において対応する位置に、銅配線プロセスで形成され、第１電極および第２電極は、複数の配線層の第１配線層において第１端子および第２端子の一方に共通接続され、第１配線層は、複数の配線層の基板側の最下層の配線層METAL1であり、第１電極および第２電極は、複数の配線層の第２配線層METAL2において第１端子および第２端子の各々に接続され、各第１電極、および、各第１電極に隣接する第２電極の対応する１つは、第２配線層において、静電結合されてキャパシタを形成する。
【選択図】図８

Description

本明細書で言及する実施例は、容量素子、容量アレイおよびＡ／Ｄ変換器(アナログ／デジタル変換器：Analog-to-Digital Converter)に関する。

近年、様々な分野でＡ／Ｄ変換器が幅広く利用されている。具体的に、比較的分解能が高いＡ／Ｄ変換器として、逐次比較Ａ／Ｄ変換器およびデルタシグマＡ／Ｄ変換器が知られている。このようなＡ／Ｄ変換器は、例えば、スイッチドキャパシタ回路を含み、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)半導体集積回路の形態で広く実用に供されている。

Ａ／Ｄ変換器の性能指標としては、例えば、直線性，オフセットおよび利得誤差があるが、Ａ／Ｄ変換器の変換特性の良さは、容量素子のマッチングや電圧依存性等に支配される場合が多い。そのため、高い変換精度のＡ／Ｄ変換器を実現するためには、良好な特性の容量素子を適用するのが好ましい。

このような良好な特性を有する容量素子は、Ａ／Ｄ変換器への適用に限定されるものではなく、例えば、測定器用の回路を始めとする様々な電子回路に対しても幅広く適用され得るものである。

［逐次比較Ａ／Ｄ変換器について］
まず、逐次比較Ａ／Ｄ変換器を説明する。逐次比較Ａ／Ｄ変換器は、内部のＤ／Ａ変換器(Digital-to-Analog Converter：容量ＤＡＣ)と比較器、並びに、逐次比較制御のためのデジタル回路を含む。

この逐次比較Ａ／Ｄ変換器は、アナログ電圧をサンプリングし、容量ＤＡＣの出力電圧との比較を行い、最終的に両者が最も近くなる容量ＤＡＣ出力を検索することによって、Ａ／Ｄ変換結果を得るようになっている。

ここで、逐次比較Ａ／Ｄ変換器の微分非直線性(Differential Non Linearity：ＤＮＬ)は、容量ＤＡＣに含まれる容量素子のマッチングで決定される。そして、容量素子のマッチングが劣る場合には、階段状の変換特性の一部が欠けるコード欠けが起きる。

また、逐次比較Ａ／Ｄ変換器の積分非直線性(Integral Non Linearity：ＩＮＬ)は、容量ＤＡＣに含まれる容量素子の電圧依存性で決定される。そして、容量素子が電圧依存性を有する場合には、容量素子にかかる電圧によって容量値が変化するため、Ａ／Ｄ変換特性が湾曲し、歪みの原因になる。

従来、逐次比較Ａ／Ｄ変換器における容量ミスマッチの問題を解決する方法として、自己補正技術が提案されている(例えば、非特許文献１参照)。この自己補正技術は、容量ＤＡＣを含む自己補正回路を追加し、製造後に個別の補正を施すものである。

この自己補正技術を用いることによって、容量素子のミスマッチの影響は、ある程度緩和されるが、自己補正回路に含まれる容量ＤＡＣは、ミスマッチが大きいほど回路規模が増大するため、回路面積および製造コストの増加を招くことになる。従って、容量素子のミスマッチは、低いほど好ましいことに変わりはない。

また、従来、容量素子の電圧依存性の影響を緩和するために、容量ＤＡＣを差動構造にすると共に、正側と負側の容量ＤＡＣにかかる電圧をサンプリングの段階と比較の段階で同じになるようにする方法も提案されている(例えば、特許文献１参照)。

上記構成をとることにより、容量素子の電圧依存性の一次項を打ち消し、Ａ／Ｄ変換の直線性を改善することができる。しかしながら、容量素子の電圧依存性の二次以上の項は依然として残るため、Ａ／Ｄ変換の直線性に影響することになる。

［デルタシグマＡ／Ｄ変換器について］
次に、デルタシグマＡ／Ｄ変換器を説明する。デルタシグマＡ／Ｄ変換器は、デルタシグマ変調器と信号処理を担うデジタル回路を含む。

このデルタシグマ変調器は、入力信号をデルタシグマ変調し、デジタル信号を後段のデジタル回路へ送る。デジタル回路は、デルタシグマ変調されたデジタル信号から所望の情報を抽出し、Ａ／Ｄ変換結果として出力する。

典型的なデルタシグマ変調器は、スイッチドキャパシタで実現され、サンプリング回路，加減算回路，積分回路および容量ＤＡＣを含む。これら構成要素には、サンプリング容量，リファレンス容量および積分容量といった容量素子が適用されている(例えば、非特許文献２参照)。

ところで、デルタシグマＡ／Ｄ変換器において、容量ＤＡＣが１ビットのものは、容量ＤＡＣは２値を出力するのみであるため、容量素子のミスマッチは、直線性には直接影響することはない。

しかしながら、サンプリング容量およびリファレンス容量の間のミスマッチは、オフセットに影響し、さらに、サンプリング容量，リファレンス容量および積分容量の３つの容量間のミスマッチは、利得誤差に影響する。つまり、オフセットと利得誤差を小さくするためには、容量素子の相対精度を高くすることが望ましい。

また、デルタシグマＡ／Ｄ変換器においても、容量素子の容量値の電圧依存性は、Ａ／Ｄ変換の直線性に影響する。典型的な構造を有するデルタシグマＡ／Ｄ変換器は、サンプリングの段階と積分の段階で容量素子にかかる電圧を同じにすることが難しい。

そのため、デルタシグマＡ／Ｄ変換器では、同程度の分解能を有する逐次比較Ａ／Ｄ変換器に比べて、さらに低い電圧依存性の容量素子が求められる。

このように、逐次比較Ａ／Ｄ変換器やデルタシグマＡ／Ｄ変換器は、Ａ／Ｄ変換器の精度が容量素子の特性に強く依存することが分かる。

［半導体集積回路における容量素子について］
比較的分解能の高いＡ／Ｄ変換器に用いる容量素子の構造には、並行平板構造と櫛形構造がある。電極間の電界は、ウェハー断面から見て、並行平板構造では縦方向で、櫛形構造では横方向になる。

並行平板構造の容量素子には、ＰＩＰ(Poly Insulator Poly)、ＭＩＭ(Metal Insulator Metal)、或いは、配線層を櫛形に配置した構造が知られている。ＰＩＰ容量は、並行平板構造で、上部電極と下部電極にポリシリコンを用いたものを言う(例えば、特許文献２参照)。

ＰＩＰ容量の電極は、表面がシリサイド化されていたとしても、理想的な導体ではない高濃度の半導体部分が残るため、端子間に電位差が生じると、電極の表面電位がわずかに変化する。

典型的な製造プロセスにおいて、容量の一次電圧係数は、例えば、５０ｐｐｍ／Ｖ程度残る。そのため、高分解能のＡ／Ｄ変換器に用いると直線性が損なわれ、変換結果に歪みが生じる虞がある。

さらに、ＰＩＰ容量は、２層のポリシリコンで形成するため、製造コストが増加するという課題がある。すなわち、典型的なＭＯＳプロセスでは、トランジスタのゲート形成に少なくとも１層のポリシリコン層を使用するが、容量素子を形成するためだけに使用するもう１層のポリシリコン層を追加することになり、これが製造コストの増加を招くことになる。

一方、ＭＩＭ容量は、並行平板構造で、上部電極と下部電極にアルミニウム等の金属を用いる構造の容量を言う。ＭＩＭ容量は、電極が金属であることから、ＰＩＰ容量よりもさらに電圧依存性が小さく、一般的に、下部電極の対地容量がＰＩＰ容量に比べて小さいという利点がある。

ＭＩＭ容量は、それを形成するための製造工程を有するものと、配線層を流用するものの２種類に大別することができる。前者の場合は、追加的な製造工程を行うため製造コストが増加するのに対して、後者の場合には、配線と同時に形成することができるため追加コストは生じない(例えば、特許文献３および４参照)。

これら並行平板構造の容量素子は、集積回路の配線材料がアルミニウムの場合に広く用いられている。

さらに、上述した容量構造の他に、配線層を櫛形構造としたものがある。最近のＣＭＯＳ製造プロセスでは、素子寸法の微細化がすすみ、配線材料に銅が用いられる場合が多い。ここで、銅配線は、アルミ配線に比べて配線抵抗が低く、エレクトロマイグレーションに対する耐性が高い利点がある。

しかしながら、銅配線は、ダマシンと呼ばれる製造工程を使用するため、幅の狭い配線と広い配線が混在すると、均一な形成が困難になるという欠点がある。ここで、製造プロセスは、最小幅の銅配線に合わせて最適化されるため、比較的面積の大きな並行平板容量を実現するのは難しい。そのため、配線材料が銅の場合には、通常、櫛形構造がとられる。

古くは、半導体集積回路の配線ピッチが広く、配線レイヤを用いて横方向静電結合を容量素子として使用することは、シリコン面積の増大を招くことになるため現実的ではなかった。

しかしながら、次第に集積回路デバイスの微細化が進み、配線ピッチがシュリンクされた結果、櫛形構造の容量が広く使われるようになってきた(例えば、特許文献５および６、並びに、非特許文献３および４参照)。

従来、容量を形成する配線レイヤの最上層と最下層に平面的なシールド電極を設け、容量素子の電極間の電界を遮蔽することによって、意図しない静電結合を防ぐ技術も提案されている(例えば、特許文献７および８参照)。

従来、高電源電位が印加される端子に電気的に接続される配線、および、低電源電位が印加される端子に電気的に接続される配線を、それぞれ誘電体を介して隣接させ、かつ、集積回路を取り囲むように形成するものも提案されている(例えば、特許文献９参照)。

特開２００７−１４２８６３号公報 米国特許第４９１４５４６号明細書 米国特許第５２２０４８３号明細書 米国特許第６０６６５３７号明細書 米国特許第５５８３３５９号明細書 特開２００５−１０８８７４号公報 米国特許第６７３７６９８号明細書 特開２００５−１９７３９６号公報 特開２００９−２７８０７８号公報

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上述したように、逐次比較Ａ／Ｄ変換器やデルタシグマＡ／Ｄ変換器等のＡ／Ｄ変換器に適用する容量素子には、所望の分解能を達成するのに十分な相対精度と低い電圧依存性が求められる。これら要件を達成するためには、ＰＩＰ容量、ＭＩＭ容量、或いは、櫛形容量のいずれかが用いられる。

容量素子のうち、ＰＩＰ容量は、標準的なロジック製造プロセスで形成ができず、追加的な製造工程を要し、製造コストが増加するといった課題がある。また、並行平板構造のＭＩＭ容量は、電極を配線工程と同時に形成することで、コストを低減できる可能性がある。

しかしながら、並行平板構造をとることができるのは、配線材料がアルミニウムの場合に限られ、銅配線プロセスでは形成することは困難である。すなわち、銅配線プロセスにおいて、追加的な製造工程無しで高分解能Ａ／Ｄ変換器を作るには、通常、櫛形容量を採用している。しかしながら、櫛形容量には、後に詳述するように、様々な課題がある。

一実施形態によれば、第１端子と、第２端子と、基板上に設けられた複数の配線層において、同心状で交互に配置され、それぞれ閉ループ形状を有する第１電極および第２電極と、を有し、前記第１電極および前記第２電極は、前記複数の配線層において対応する位置に、銅配線プロセスで形成され、前記第１電極および前記第２電極は、前記複数の配線層の第１配線層において前記第１端子および前記第２端子の一方に共通接続され、前記第１配線層は、前記複数の配線層の基板側の最下層の配線層であり、前記第１電極および前記第２電極は、前記複数の配線層の第２配線層において前記第１端子および前記第２端子の各々に接続され、前記各第１電極、および、前記各第１電極に隣接する前記第２電極の対応する１つは、前記第２配線層において、静電結合されてキャパシタを形成する容量素子が提供される。

開示の実施形態によれば、容量素子を均一に形成可能とすることができる。これにより、例えば、Ａ／Ｄ変換器内部で使用される容量ＤＡＣ(容量アレイ)を精度よく形成することができるという効果を奏する。

図１は、櫛形容量素子の一例を示す図である。 図２は、櫛形容量素子の他の例を示す図である。 図３は、櫛形容量素子における電極端部の形状の例を示す図である。 図４は、櫛形容量素子における電圧依存性を説明するための図である。 図５は、逐次比較Ａ／Ｄ変換器の一例を示すブロック図である。 図６は、第１の課題を解決する本実施例に係る容量素子の一例を説明するための図である。 図７は、第１の課題を解決する本実施例に係る容量素子の他の例を説明するための図である。 図８は、第２の課題を解決する本実施例に係る容量素子の一例を説明するための図である。 図９は、第３の課題を解決する本実施例に係る容量素子の一例を説明するための図である。 図１０は、容量素子の一実施例を示す回路図である。 図１１は、図１０に示す容量素子を説明するための図である。 図１２は、容量アレイの一実施例を説明するための図である。 図１３は、容量素子の一変形例を説明するための図である。 図１４は、容量素子の他の変形例を説明するための図である。

まず、容量素子、容量アレイおよびＡ／Ｄ変換器の実施例を詳述する前に、容量素子、容量アレイおよびＡ／Ｄ変換器の例、並びに、その課題を図１〜図５を参照して詳述する。

図１は、櫛形容量素子の一例を示す図であり、図１(a)は上面図を示し、図１(b)は断面図を示す。図１(a)および図１(b)において、参照符号ＮＡは容量素子の第１電極(第１ノード)、ＮＢは容量素子の第２電極(第２ノード)、そして、METAL1〜METAL4は配線層(金属配線層)のそれぞれのレイヤを示す。

すなわち、図１(a)に示されるように、第１電極ＮＡと第２電極ＮＢは、互い違いに配置され、相互に静電結合されて容量素子(櫛形容量素子)を形成している。また、図１(b)に示されるように、この櫛形容量素子は、面積あたりの容量値を増大させるために、図１(a)の櫛形構造が縦積みされるようになっている。

すなわち、図１(b)に示されるように、図１(a)の櫛形構造は、基板側から、一層目の配線層METAL1，二層目の配線層METAL2，三層目の配線層METAL3および四層目の配線層METAL4というように基板の厚み方向に積み重ねられている。

図２は、櫛形容量素子の他の例を示す図である。ここで、図２(a)はMETAL1およびMETAL4の上面図を示し、図２(b)はMETAL2およびMETAL3の上面図を示し、そして、図２(c)は櫛形容量素子の断面図を示す。

図２(a)〜図２(c)に示す櫛形容量素子は、電界を遮蔽するためのシールド層を設けたものであり、図２(a)示されるように、容量を形成する配線レイヤの最上層(METAL4)と最下層(METAL1)に平面的なシールド電極(ＮＡ)を設けるようになっている。

なお、図２(b)および図２(c)に示されるように、METAL2およびMETAL3は、第１電極ＮＡと第２電極ＮＢが互い違いに配置され、さらに、その櫛形構造が縦積みされている。すなわち、図１(a)および図１(b)を参照して説明した櫛形容量素子のMETAL2およびMETAL3と同様である。

このように、容量素子の最上層および最下層を平面的なシールド電極とすることにより、容量素子の電極間の電界を遮蔽して意図しない静電結合を防ぐようになっている。

前述したように、逐次比較Ａ／Ｄ変換器やデルタシグマＡ／Ｄ変換器等のＡ／Ｄ変換器に適用する容量素子には、所望の分解能を達成するのに十分な相対精度と低い電圧依存性が求められる。これら要件を達成するためには、ＰＩＰ容量、ＭＩＭ容量、或いは、櫛形容量のいずれかが用いられる。

ところで、ＰＩＰ容量は、標準的なロジック製造プロセスで形成ができず、追加的な製造工程を要し、製造コストが増加するといった課題がある。さらに、並行平板構造のＭＩＭ容量は、電極を配線工程と同時に形成することで、コストを低減できる可能性があるが、例えば、銅配線プロセスでは形成することが難しいといった課題がある。

すなわち、例えば、銅配線プロセスにおいて、追加的な製造工程無しで高分解能Ａ／Ｄ変換器を作るには、通常、櫛形容量を採用しているが、櫛形容量には、以下に詳述するような課題(［第１の課題］〜［第３の課題］)がある。

［第１の課題］
まず、櫛形容量には、ＰＩＰ容量やＭＩＭ容量に比べて相対精度が劣るという課題がある。すなわち、ＰＩＰ容量やＭＩＭ容量は並行平板で構造が単純なため、比較的均一に製造することができるが、櫛形容量は構造が複雑で不均一が生じやすいため、相対精度が劣ることになる。

図３は、櫛形容量素子における電極端部の形状の例を示す図であり、前述した図１(a)および図２(b)に対応する、実際に形成された電極端部の欠損状態を模式的に示すものである。なお、図３では、第１電極ＮＡの端部における欠損状態のみを示しているが、第２電極ＮＢの端部に関しても欠損が生じ得るのはいうまでもない。

本願の発明者達は、櫛形容量におけるミスマッチが、主として櫛形容量素子を形成する電極端部の欠損に起因していることに気づいた。すなわち、図３に示されるように、第１電極ＮＡと第２電極ＮＢを互い違いに配置して形成する実際のパターン形状には、例えば、電極端部において、参照符号ＬＰ１〜ＬＰ３のような欠損を生じることを知見した。

櫛形容量素子の電極には多くの端部が存在し、これら電極端部が、例えば、トレンチ形成や平坦化(ＣＭＰ：Chemical Mechanical Polishing)の工程において欠損個所になると考えられる。

ここで、例えば、電極端部に生じる欠損の程度が場所によって均一であれば、容量素子の相対精度は悪化しない。しかしながら、例えば、平坦化の際に生じる欠損は、研磨剤の粒子の位置や大きさに依存するため、欠損の程度はランダムに生じ、均一にはならない。さらに、現状の配線幅は、例えば、数十ｎｍと非常に微細であり、端部を均一に形成することは困難である。

［第２の課題］
次に、櫛形容量には、基板を突き抜ける電界が基板の電位分布を変化させ、それが容量の電圧依存性として現れるという課題もある。ここで、容量素子の電圧依存性は、Ａ／Ｄ変換器の直線性に影響し、歪みを生じる原因になる。

図４は、櫛形容量素子における電圧依存性を説明するための図であり、例えば、前述した図１(a)における配線層METAL1〜METAL3を、半導体基板と共に描いたものに相当する。

図４において、参照符号１は半導体基板に形成されたｐウェル領域(P-Well)を示し、２は素子間分離用酸化膜(ＳＴＩ：Shallow Trench Insulation)を示し、『＋』および『−』の表記はそれぞれ電極(ＮＡ，ＮＢ)の電位の相対関係を示す。

図４に示されるように、例えば、図１を参照して説明した櫛形容量素子は、＋電極から−電極へ電界が発生し、この電界によって、ｐウェル領域１は、例えば、１ａに示す領域で僅かに空乏する。

その結果、＋電極から−電極への静電結合のうち、＋電極〜ｐウェル領域１〜−電極間の容量が減少し、この容量の減少が容量素子の電圧依存性として観測されることになる。なお、この容量素子の電圧依存性は、ＭＯＳトランジスタのゲート容量のＣＶ特性と同様のメカニズムで生じると考えることもできる。

すなわち、図４に示す容量素子とバルク部分は、METAL1−酸化膜２−シリコン(ｐウェル領域１)による構造、従って、ＭＯＳ構造として捉えることができる。以上のバルク部分の悪影響は、容量素子の下地がｐウェル領域１でなくとも、バルクＭＯＳプロセスである限り避けることが難しい。

なお、上述した電圧依存性の問題は、例えば、図２を参照して説明した容量素子のように、最下層(METAL1)をシールド層にすれば、回避することができる。しかしながら、前述したように、例えば、最近の銅配線プロセスでは、広い面積の平面的なシールド電極を形成することは困難である。

［第３の課題］
さらに、Ａ／Ｄ変換器に適用する容量素子の配置に関する要件を説明し、従来の櫛形構造容量を配置した場合の課題を示す。図５は、逐次比較Ａ／Ｄ変換器の一例を示すブロック図である。

図５に示された逐次比較Ａ／Ｄ変換器は、ノードＶＩＮに入力された入力アナログ電圧をサンプリングし、容量ＤＡＣの出力電圧との比較を行い、最終的に両者が最も近くなる容量ＤＡＣ出力を検索することによって、Ａ／Ｄ変換結果を得る回路である。

図５において、参照符号Ｃ０'，Ｃ０，Ｃ１，Ｃ２，Ｃ３は容量素子を示し、各容量素子に添えられた括弧内の１Ｃ，２Ｃ，４Ｃ，８Ｃは容量値の相対関係を示す。すなわち、容量素子Ｃ０'およびＣ０の容量値(相対的な容量値)は１Ｃとされ、容量素子Ｃ１，Ｃ２，Ｃ３の容量値は２のべき乗(２Ｃ，４Ｃ，８Ｃ)とされている。

また、参照符号ＶＩＮは入力アナログ電圧およびそのノード(入力ノード)を示し、ＶＲＥＦは基準電圧およびそのノード(基準ノード)を示し、ＧＮＤは接地電位およびそのノード(接地ノード)を示す。

さらに、ＴＯＰは容量Ｄ／Ａ変換器(ＤＡＣ)のトッププレートを示し、ＳＷ，Ｓ０'，Ｓ０，Ｓ１，Ｓ２，Ｓ３はスイッチを示す。そして、ＣＭＰはコンパレータを示し、ＳＡＲは逐次比較制御回路を示す。なお、Ｃｐは意図しない寄生容量を示し、後の説明で使用する。

図５に示されるように、逐次比較Ａ／Ｄ変換器において、容量ＤＡＣは、容量素子Ｃ０'，Ｃ０〜Ｃ３を含み、二進荷重された(２のべき乗の相対容量を有する)容量素子Ｃ０'，Ｃ０〜Ｃ３の各一方の電極(ノード)がトッププレートＴＯＰで共通となっている。

ここで、二進荷重された容量素子の容量比は素数であるから、単一容量値の単位容量を準備し、並列接続する数を調整することによって比較的正確な相対関係を築くことができる。なお、Ａ／Ｄ変換の精度は主に容量素子の相対精度に依存するため、容量素子群はできるだけ近接して配置することが好ましく、アレイ状に配置することが合理的である。

一方、容量素子の下端に設けられたスイッチＳ０'，Ｓ０〜Ｓ３は、例えば、ＭＯＳトランジスタによって実現されるが、容量アレイ内に配置するのは困難である。そのため、ＭＯＳトランジスタによるスイッチＳ０'，Ｓ０〜Ｓ３を、容量アレイの外部に配置すると、容量素子とスイッチをそれぞれ配線で繋ぐことになる。

具体的に、図５に示されるように、容量素子Ｃ０'，Ｃ０〜Ｃ３をアレイ状に配置した場合、５つの容量素子Ｃ０'，Ｃ０〜Ｃ３の下端から対応するスイッチＳ０'，Ｓ０〜Ｓ３への配線と、トッププレートＴＯＰへの配線の合計６本を形成することになる。なお、図５の例では、４ビット分解能なので配線は６本で済むが、分解能が増すに従って配線が増加し、混雑をきたすことになる。

さらに、例えば、容量素子Ｃ３の下端電極(Ｃ３とＳ３の接続ノード)とトッププレートＴＯＰの間に寄生容量(図５におけるＣｐ)が生じると、容量値の相対関係が崩れ、Ａ／Ｄ変換の精度を悪化させる。そのため、このような寄生容量Ｃｐは、できる限り小さくするのが好ましい。

しかしながら、前述した櫛形構造の容量素子では、横方向電界を利用するため、寄生容量が生じやすく、容量ＤＡＣの容量素子における相対関係を悪化させる虞がある。なお、上述した説明では、主として逐次比較Ａ／Ｄ変換器について述べたが、例えば、デルタシグマＡ／Ｄ変換器でも同様の容量アレイが適用される。

以下、容量素子、容量アレイおよびＡ／Ｄ変換器の実施例を、添付図面を参照して詳述する。図６は、第１の課題を解決する本実施例に係る容量素子の一例を説明するための図であり、図７は、第１の課題を解決する本実施例に係る容量素子の他の例を説明するための図である。

図６および図７に示されるように、図３を参照して説明した第１の課題は、容量電極を、基板上に設けられた少なくとも１つの配線層に対して同心円あるいは同心多角形に配置した閉ループ形状とすることにより解決される。図６および図７において、参照符号ＮＡは第１電極(容量素子の一方のノード)を示し、ＮＢは第２電極(容量素子の他方のノード)を示す。

まず、図６に示す容量素子は、第１電極ＮＡと第２電極ＮＢがそれぞれ閉ループ形状を有し、交互に同心円状に配置されている。このように、容量電極ＮＡ，ＮＢを同心円状に配置した閉ループ形状とすることによって、例えば、図３を参照して説明した櫛形容量素子で問題となる電極端部を無くすことができる。

すなわち、図６に示す容量素子は、容量電極の端部で生じる虞のある欠損の影響を排除することができ、容量素子を均一に形成することができる。これにより、例えば、Ａ／Ｄ変換器内部で使用される容量ＤＡＣ(容量アレイ)を精度よく形成することが可能になる。

さらに、図６に示す容量素子は、端部が存在しないことに加えて、頂点も存在しない。すなわち、角張った頂点部分は、端部ほどでは無いものの、出来上がりの不均一さの要因になるが、本実施例では、その角張った頂点部分も無くすことができる。

なお、図６では、同心円として真円を示したが、楕円であってもよく、さらに、歪んだ曲面形状であってもよい。

次に、図７に示す容量素子は、第１電極ＮＡと第２電極ＮＢが交互に同心多角形状に配置されている。このように、容量電極ＮＡ，ＮＢを同心多角形状に配置することによって、例えば、図３を参照して説明した櫛形容量素子で問題となる電極端部を無くすことができる。

すなわち、図７に示す容量素子は、上述した図６の容量素子と同様に、容量電極の端部で生じる虞のある欠損の影響を排除することができ、容量素子を均一に形成することが可能になる。

ここで、図７に示す容量素子は、同心八角形状とされ、頂点部分(例えば、１３５度の部分)が残るものの、図６の容量素子と同様に、前述した櫛形容量素子と比較して、容量値の相対関係を大幅に改善することが可能になる。

なお、図７では、同心八角形状とされているが、例えば、同心四角形状，同心六角形状，同心十角形状，…とすることが可能であり、さらに、同心状であれば、その形状自身を変形し(歪め)てもよい。

このように、図６および図７に示す容量素子によれば、２つの電極ＮＡ，ＮＢを交互に同心状に配置することによって、均一な容量値を持たせることが可能になり、相対精度の高い容量素子を実現することができる。

図８は、第２の課題を解決する本実施例に係る容量素子の一例を説明するための図であり、容量素子内の電界が素子外部に漏れるのを抑止するようになっている。すなわち、図８に示す容量素子では、容量素子の最下層(METAL1)を、容量素子の第１および第２電極(両方のノード)ＮＡおよびＮＢを『−』としている。

図８と前述した図４との比較から明らかなように、図８に示す容量素子は、素子分離用酸化膜(ＳＴＩ)１の直ぐ上の配線層METAL1における電極ＮＡ，ＮＢに対し、両方とも『−』の電位を印加して電界が外部に漏れるのを抑止するようになっている。

これにより、容量素子内の電界がｐウェル領域(P-Well：半導体基板)１における電位構造の変化(例えば、図４における空乏領域１ａの発生)を抑止して容量素子の電圧依存性を低減することができる。

ここで、図８に示す容量素子では、図２を参照して説明した容量素子の最下層METAL1を平面的なシールド電極とはせずに、その上層METAL2，METAL3と同じ電極パターンとすることで、例えば、銅配線プロセスでも容易に形成できるようになっている。なお、最下層METAL1における第１電極ＮＡおよび第２電極ＮＢは、『−』ではなく全て『＋』としてもよいのはいうまでもない。

図９は、第３の課題を解決する本実施例に係る容量素子の一例を説明するための図であり、図９(a)は上部二層の配線層METAL2，METAL3の上面図を示し、図９(b)は最下層METAL1の上面図を示し、そして、図９(c)は断面図を示す。ここで、参照符号Ｇは、接地ノード(ＧＮＤ)を示す。

まず、図９(a)に示されるように、本実施例の容量素子は、図７を参照して説明したのと同様に、２つの電極(『＋』および『−』)が交互に同心多角形状に配置され、前述した第１の課題を解決できるようになっている。ここで、同心多角形状に配置された最外周の電極ＮＣは、接地ノードＧとされている。

さらに、図９(c)に示されるように、本実施例の容量素子は、図８を参照して説明したのと同様に、最下層METAL1の電極ＮＡ，ＮＢ，ＮＣに対し、全て『＋』の電位を印加して電界が外部に漏れるのを抑止するようになっている。すなわち、前述した第２の課題を解決できるようになっている。

なお、図９(c)では、最下層METAL1の全ての電極ＮＡ，ＮＢ，ＮＣに対して『＋』の電位を印加しているが、図８のように、『−』の電位を印加しても同様である。また、電極ＮＡ，ＮＢ，ＮＣは、八角形とされているが、同心多角形や同心円であってもよいのは前述した通りである。

さらに、図９(c)において、電極ＮＡ，ＮＢは、例えば、配線層METAL2およびMETAL3の基板の厚み方向で同じものが配置されているが、逆の電極(ノード)を配置してもよい。すなわち、配線層METAL3において、配線層METAL2の電極ＮＡに対応する位置に電極ＮＢを配置し、配線層METAL2の電極ＮＢに対応する位置に電極ＮＡを配置して、厚み方向の電極ＮＡ，ＮＢ間でも容量を形成することができる。

ここで、単位容量(例えば、図５の容量Ｃ０'，Ｃ０〜Ｃ３)を上述した構造とし、これを平面的に並べて、容量アレイを形成する。ここで、Ａ／Ｄ変換器に含まれる容量アレイの共通電極(図５のトップノードＴＯＰ)は、配線層METAL1を用いて隣同士を結線することにより、配線が完了する。

さらに、配線層METAL2およびMETAL3に配置された接地ノードＧの電極ＮＣによって、容量間配線と『−』の電位が印加された外側の電極ＮＡは遮蔽されるため、容量素子の相対関係は悪化しない。

以上のように、本実施例の容量素子によれば、現在広く使われている銅配線プロセスに適合した容量素子を形成することができると共に、その相対精度を向上させることができ、さらに、容量の電圧依存性を低下させることが可能になる。

そして、本実施例のＡ／Ｄ変換器によれば、Ａ／Ｄ変換器内部で使用される容量ＤＡＣに適用する容量アレイを精度よく形成することが可能になり、結果的に精度の高いＡ／Ｄ変換器を実現することができる。

図１０は、容量素子の一実施例を示す回路図であり、前述した図５における２つの容量Ｃ０'およびＣ０を抜き出したものに相当する。すなわち、図１０において、参照符号Ｃ０'およびＣ０は容量素子を示し、各容量素子に添えられた１Ｃの表記は容量値の相対関係を示す。

また、参照符号Ｎ１は回路の共通ノード(容量素子Ｃ０'およびＣ０の一方の電極：トッププレートＴＯＰ)を示し、Ｎ２およびＮ３は容量素子Ｃ０'およびＣ０の他方のノード(他方の電極：ボトムプレート)を示す。

図１１は、図１０に示す容量素子を説明するための図であり、図１０に示す２つの容量素子Ｃ０'およびＣ０のレイアウト構造を説明するためのものである。

図１１(a)〜図１１(f)において、参照符号METAL1は基板側から一層目の配線層を示し、METAL2は二層目の配線層を示し、METAL3は三層目の配線層を示し、同様に、METAL6は六層目の配線層を示す。また、ＧＮＤは接地電位に接続されたノードを示す。

ここで、図１１(a)〜図１１(e)は、それぞれ各配線層METAL6〜METAL1の上面図を示し、図１１(f)は、断面図を示す。なお、図１１(c)に示されるように、配線層METAL4およびMETAL3の上面図は同じ形状とされている。

図１０に示す回路において、容量素子Ｃ０'およびＣ０は、それぞれ同じ容量値(１Ｃ)であり、例えば、寄生容量によって容量のバランスが崩れるのは好ましくない。また、各容量素子のノード(電極)Ｎ１，Ｎ２，Ｎ３は、例えば、容量アレイの外側に配置されるスイッチまで配線される。

図１１において、配線層METAL1〜METAL4の電極は、八角形の形状で、それが同心状に配置されている。この構造をとることにより、例えば、図３を参照して説明した櫛形容量素子の電極端部で生じる欠損の影響を回避することができる。

最下層の配線層METAL1は共通ノードＮ１であるため、容量素子内の電界は基板(シリコン基板に影響を与えない。そのため、基板内部の電位変化が容量値の電圧依存性として現れることは無い。

配線層METAL3およびMETAL4における最外周、並びに、配線層METAL2の外側の２周はＧＮＤ電位に固定されており、素子内部の電界を遮蔽する。

すなわち、配線層METAL2の外側の２周をＧＮＤ電位に固定することにより、例えば、容量素子Ｃ０'におけるノードＮ２と共通ノードＮ１の縦(厚み)方向の結合を遮断し、また、容量素子Ｃ０におけるノードＮ３と共通ノードＮ１の縦方向の結合を遮断する。

これにより、容量素子Ｃ０'およびＣ０の共通ノードＮ１を最下層の配線層METAL1で結線した場合でも、意図しない寄生容量を生じさせないようになっている。

配線層METAL5は、容量素子Ｃ０'のノードＮ２、或いは、容量素子Ｃ０のノードＮ３を纏めるノードであるが、これは配線層METAL6に配置されるノードＮ２およびＮ３の配線が容量素子内部で静電結合するのを防ぐようになっている。

以上、詳述したように、本実施例を適用することにより、現在の銅配線プロセスで形成することが困難な幅の広い電極を使用することなく、Ａ／Ｄ変換器に含まれる容量アレイを実現することが可能になる。

図１２は、容量アレイの一実施例を説明するための図であり、図５を参照して説明したような４ビット逐次比較Ａ／Ｄ変換器の容量アレイの相互の結線例を示すものである。ここで、図１２(a)はスイッチＳＷ，Ｓ０'，Ｓ０〜Ｓ３、コンパレータＣＭＰ、および、容量素子Ｃ０'，Ｃ０〜Ｃ３の配置を示し、図１２(b)は配線層METAL6の結線を示し、図１２(c)は配線層METAL1の結線を示す。

図１２(a)〜図１２(c)において、参照符号ＣＵは単位容量(相対的な容量値が１Ｃの容量)を示し、METAL1〜METAL6は配線層の層番号を示し、Ｃ０'，Ｃ０，Ｃ１，Ｃ２，Ｃ３は容量素子を示す。なお、容量素子Ｃ０'，Ｃ０〜Ｃ３は、前述した図５に示す逐次比較Ａ／Ｄ変換器の容量素子Ｃ０'，Ｃ０〜Ｃ３に対応する。

まず、図１２(a)に示されるように、スイッチＳ０'，Ｓ０，Ｓ１，Ｓ２，Ｓ３、アレイ状に配列された複数の単位容量ＣＵ(容量素子Ｃ０'，Ｃ０，Ｃ１，Ｃ２，Ｃ３)、並びに、コンパレータＣＭＰおよびスイッチＳＷが、半導体基板上に配置(形成)される。

スイッチＳ０'，Ｓ０，Ｓ１，Ｓ２，Ｓ３は、アレイ状に配列された複数の単位容量ＣＵ(容量素子Ｃ０'，Ｃ０，Ｃ１，Ｃ２，Ｃ３)の周辺部に配置される。コンパレータＣＭＰおよびスイッチＳＷは、アレイ状に配列された複数の単位容量ＣＵ(容量素子Ｃ０'，Ｃ０，Ｃ１，Ｃ２，Ｃ３)の周辺部に配置される。

ここで、図１２(a)の例では、アレイ状に配列された複数の単位容量ＣＵ(容量アレイ)における最外周の単位容量(図１２(a)における白抜きのもの)をダミーの単位容量とし、容量素子Ｃ０'，Ｃ０〜Ｃ３としては使用しないようになっている。

また、容量素子Ｃ０'，Ｃ０〜Ｃ３として使用する単位容量ＣＵは、それぞれの容量素子で分散するように選択されている。具体的に、図１２(a)において、容量Ｃ０'およびＣ０を除き、容量素子Ｃ１，Ｃ２，Ｃ３は、中心点ＰＰに対して点対称の位置の単位容量ＣＵが選択されるようになっている。

このように、容量素子Ｃ０'，Ｃ０〜Ｃ３として使用する単位容量ＣＵの選択を考慮することで、各容量素子の容量値の相対関係を理想的なものに近づけることが可能になる。なお、図１２(a)に示す配置は、単なる一例であり、他の様々な配置としてもよいのはもちろんである。

さらに、図１２(c)に示されるように、容量素子Ｃ０'，Ｃ０，Ｃ１，Ｃ２，Ｃ３の一方のノードが、例えば、最下層の配線層METAL1の配線によりトッププレートＴＯＰとして共通接続される。なお、トッププレートＴＯＰと、コンパレータＣＭＰおよびスイッチＳＷの接続も、配線層METAL1の配線により行うことができる。

このように、各容量素子Ｃ０'，Ｃ０〜Ｃ３のトッププレートＴＯＰは、例えば、最下層の配線層METAL1の配線により、単に、隣接する単位容量の電極を結線すればよいことになる。

図１２(b)に示されるように、容量素子Ｃ０'およびＣ０は、１個の単位容量(ＣＵ×１＝１Ｃ)で形成され、容量素子Ｃ１は２個の単位容量(ＣＵ×２＝２Ｃ)で形成される。また、容量素子Ｃ２は４個の単位容量(ＣＵ×４＝４Ｃ)で形成され、容量素子Ｃ３は８個の単位容量(ＣＵ×８＝８Ｃ)で形成される。

すなわち、図１２(b)に示されるように、容量素子Ｃ０'，Ｃ０，Ｃ１，Ｃ２，Ｃ３の容量値は、配線層METAL6の配線により対応する個数(１個，１個，２個，４個，８個)の単位容量ＣＵへの接続により規定される。

さらに、例えば、最上層の配線層METAL6を使用して、相対的な容量値が規定された容量素子Ｃ０'，Ｃ０，Ｃ１，Ｃ２，Ｃ３の他方のノード(ボトムプレート)が、対応するスイッチＳ０'，Ｓ０，Ｓ１，Ｓ２，Ｓ３に接続される。

なお、配線層METAL6を使用した容量アレイのボトムプレート配線(容量素子Ｃ０'，Ｃ０〜Ｃ３と対応するスイッチＳ０'，Ｓ０〜Ｓ３の配線)は、冗長的に配置しておき、所定個所をビアで接触させてもよい。このようにすると、全ての容量素子の最上層の形状を共通にすることができ、各容量素子の容量値の相対関係を、より高精度で設定することが可能になる。

このようにして、例えば、図５に示す逐次比較Ａ／Ｄ変換器を形成することができる。ここで、容量素子Ｃ０'，Ｃ０〜Ｃ３の容量値の相対関係は、高精度で設定することが可能であり、さらに、各配線が単調になるため、Ａ／Ｄ変換特性のさらなる向上を期待することができる。

図１３は、容量素子の一変形例を説明するための図である。図１３において、参照符号POLYはポリシリコン層を示し、ＮＤはポリシリコンにより形成した電極(ノード)を示し、ＳＬＤはポリシリコン電極ＮＤの表面がシリサイド化されていることを示す。なお、その他の参照符号は、前述した図８と同様である。

ここで、ポリシリコン層POLYは、通常のＭＯＳプロセスにおいて、半導体基板に形成されたトランジスタのゲート電極として使用する導電層である。本変形例では、このポリシリコン層POLYを、図８に示す容量素子において電界が外部に漏れるのを抑止する配線層METAL1の代わりに使用する。

この図１３に示す変形例によれば、配線層METAL1を、実際に電荷を蓄積するための容量電極として使用することができ、単位面積あたりの容量値を増大することが可能になる。

図１４は、容量素子の他の変形例を説明するための図である。図１４において、参照符号Ｐ⁺は高濃度のＰ型拡散領域を示し、ＳＬＤは拡散領域の表面がシリサイド化されていることを示す。なお、その他の参照符号は、前述した図８と同様である。

図１４に示す変形例では、例えば、シリコン基板に対して不純物質をドーピングして不純物領域(例えば、高濃度のＰ型拡散領域Ｐ⁺)とし、その表面をシリサイド化(ＳＬＤ)する。これにより、シリサイド化された表面ＳＬＤを、例えば、図２を参照して説明した配線層METAL1によるシールド層として使用する。

このように、容量素子内部の電界が外部に漏れるのを抑止するためのシールド電極は、拡散領域や金属化(シリサイド化)されたその表面によっても形成することができる。

この図１４に示す変形例によれば、上述した図１３の変形例と同様に、配線層METAL1を、実際に電荷を蓄積するための容量電極として使用することができ、単位面積あたりの容量値を増大することが可能になる。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
基板上に設けられた少なくとも１つの配線層において、同心状で交互に配置され、それぞれ閉ループ形状を有する第１電極および第２電極を有する、ことを特徴とする容量素子。

（付記２）
前記第１電極および前記第２電極は、複数の配線層の対応する位置に形成される、
ことを特徴とする付記１に記載の容量素子。

（付記３）
前記複数の配線層において、基板側の最下層の配線層における前記第１および第２電極に対して、同じ固定電位を印加する、
ことを特徴とする付記１または付記２に記載の容量素子。

（付記４）
さらに、
基板側の最下層の配線層と前記基板の間に形成され、前記基板に形成されたトランジスタのゲート電極として使用するポリシリコン層を有し、
前記ポリシリコン層に対して固定電位を印加する、
ことを特徴とする付記１または付記２に記載の容量素子。

（付記５）
前記固定電位を印加するポリシリコン層は、前記同心状で交互に配置された第１電極および第２電極に対応する同心形状とされている、
ことを特徴とする付記４に記載の容量素子。

（付記６）
さらに、
前記基板側の最下層の配線層の下側の前記基板の間に形成された不純物領域を有し、
前記不純物領域は、シリサイド化された領域を含み、
前記シリサイド化された領域に対して固定電位を印加する、
ことを特徴とする付記１または付記２に記載の容量素子。

（付記７）
前記同心状で交互に配置された第１電極および第２電極の内、少なくとも最外周の電極に対して固定電位を印加する、
ことを特徴とする付記１乃至付記６のいずれか１項に記載の容量素子。

（付記８）
前記同心状は、同心円状、または、同心多角形状である、
ことを特徴とする付記１乃至付記７のいずれか１項に記載の容量素子。

（付記９）
前記第１および第２電極は、銅配線プロセスで形成される、
ことを特徴とする付記１乃至付記８のいずれか１項に記載の容量素子。

（付記１０）
前記第１電極および第２電極は、それぞれ端部を有しない、
ことを特徴とする付記１乃至付記９のいずれか１項に記載の容量素子。

（付記１１）
アレイ状に配列された複数の単位容量を有し、複数の容量素子の容量値の相対的な比率に従って、前記各容量素子として使用する前記単位容量の数を規定する容量アレイであって、
前記複数の容量素子に共通する電極の配線を行う第１配線層と、
前記複数の容量素子のそれぞれに対する前記単位容量の接続を行う第２配線層と、
を有し、
前記複数の単位容量の各々は、
基板上に設けられた少なくとも１つの配線層において、同心状で交互に配置され、それぞれ閉ループ形状を有する第１電極および第２電極を有する、
ことを特徴とする容量アレイ。

（付記１２）
前記容量アレイの最外周に配置された前記単位容量は、前記複数の容量素子に使用する単位容量として使用しないダミー容量とする、
ことを特徴とする付記１１に記載の容量アレイ。

（付記１３）
前記複数の容量素子に使用する単位容量は、前記容量アレイにおいて分散した位置の単位容量が選択される、
ことを特徴とする付記１１または付記１２に記載の容量アレイ。

（付記１４）
前記第１配線層は、基板側の最下層の配線層であり、
前記第２配線層は、基板上の最上層の配線層である、
ことを特徴とする付記１１至付記１３のいずれか１項に記載の容量アレイ。

（付記１５）
前記複数の単位容量の各々は、それぞれ付記２乃至付記１０のいずれか１項に記載の容量素子である、
ことを特徴とする付記１１乃至付記１４のいずれか１項に記載の容量アレイ。

（付記１６）
付記１１乃至付記１５のいずれか１項に記載の容量アレイと、
前記容量アレイの周辺部に配置され、前記複数の容量素子に対応して設けられた複数のスイッチと、
前記容量アレイの周辺部に配置され、前記複数のスイッチで選択された容量素子による電圧と、入力電圧を比較するコンパレータと、を有し、
前記入力電圧のアナログ・デジタル変換を行うことを特徴とするＡ／Ｄ変換器。

１ ｐウェル領域(P-Well：半導体基板)
１Ｃ，２Ｃ，４Ｃ，８Ｃ 容量値
２ 素子間分離用酸化膜(ＳＴＩ：酸化膜)
Ｃ０'，Ｃ０〜Ｃ３ 容量素子
ＣＭＰ コンパレータ
Ｃｐ 寄生容量
Ｇ，ＧＮＤ 接地電位(接地ノード)
METAL1〜METAL6 配線層(金属配線層)
ＮＡ 第１電極(第１ノード)
ＮＢ 第２電極(第２ノード)
ＮＣ 最外周の電極
ＳＡＲ 逐次比較制御回路
ＳＷ，Ｓ０'，Ｓ０〜Ｓ３ スイッチ
ＴＯＰ トッププレート
ＶＩＮ 入力アナログ電圧(入力ノード)
ＶＲＥＦ 基準電圧(基準ノード)

Claims (13)

1. 第１端子と、
   第２端子と、
   基板上に設けられた複数の配線層において、同心状で交互に配置され、それぞれ閉ループ形状を有する第１電極および第２電極と、を有し、
   前記第１電極および前記第２電極は、前記複数の配線層において対応する位置に、銅配線プロセスで形成され、
   前記第１電極および前記第２電極は、前記複数の配線層の第１配線層において前記第１端子および前記第２端子の一方に共通接続され、前記第１配線層は、前記複数の配線層の基板側の最下層の配線層であり、
   前記第１電極および前記第２電極は、前記複数の配線層の第２配線層において前記第１端子および前記第２端子の各々に接続され、前記各第１電極、および、前記各第１電極に隣接する前記第２電極の対応する１つは、前記第２配線層において、静電結合されてキャパシタを形成する、
   ことを特徴とする容量素子。
2. 前記第１配線層は、前記基板上に形成され、前記基板に形成されたトランジスタのポリシリコン電極は、前記第１配線層において前記第１電極および前記第２電極として使用される、
   ことを特徴とする請求項１に記載の容量素子。
3. さらに、
   前記第１配線層の下の前記基板に形成され、前記第１電極および前記第２電極の一方が接続されたシリサイド化された領域を含む不純物領域を有する、
   ことを特徴とする請求項１または請求項２に記載の容量素子。
4. 固定電位が、前記同心状で交互に配置された前記第１電極および前記第２電極の内、少なくとも最外周の電極に対して印加される、
   ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の容量素子。
5. 前記第１電極および前記第２電極は、それぞれ端部を有しない、
   ことを特徴とする請求項１乃至請求項４のいずれか１項に記載の容量素子。
6. アレイ状に配列された複数の単位容量を有し、複数の容量素子の容量値の相対的な比率に従って、前記各容量素子として使用する前記単位容量の数の規定する容量アレイであって、
   前記複数の容量素子に共通する電極の配線を行う第１配線層と、
   前記複数の容量素子のそれぞれに対する前記単位容量の接続を行う第２配線層と、
   を有し、
   前記複数の単位容量の各々は、
   第１端子と、
   第２端子と、
   基板上に設けられた複数の配線層において、同心状で交互に配置され、それぞれ閉ループ形状を有する第１電極および第２電極と、を有し、
   前記第１電極および前記第２電極は、前記複数の配線層において対応する位置に、銅配線プロセスで形成され、
   前記第１電極および前記第２電極は、前記複数の配線層の第３配線層において前記第１端子および前記第２端子の一方に共通接続され、前記第３配線層は、前記複数の配線層の基板側の最下層の配線層であり、
   前記第１電極および前記第２電極は、前記複数の配線層の第４配線層において前記第１端子および前記第２端子の各々に接続され、前記各第１電極、および、前記各第１電極に隣接する前記第２電極の対応する１つは、前記第４配線層において、静電結合されてキャパシタを形成する、ことを特徴とする容量アレイ。
7. 前記第１配線層は、基板側の最下層の配線層であり、
   前記第２配線層は、基板上の最上層の配線層である、
   ことを特徴とする請求項６に記載の容量アレイ。
8. 前記複数の単位容量の各々は、それぞれ請求項１乃至請求項５のいずれか１項に記載の容量素子である、
   ことを特徴とする請求項６に記載の容量アレイ。
9. 請求項６乃至請求項８のいずれか１項に記載の容量アレイと、
   前記容量アレイの周辺部に配置され、前記複数の容量素子に対応して設けられた複数のスイッチと、
   前記容量アレイの周辺部に配置され、前記複数のスイッチで選択された容量素子による電圧と、入力電圧を比較するコンパレータと、を有し、
   前記入力電圧のアナログ・デジタル変換を行うことを特徴とするＡ／Ｄ変換器。
10. 固定電位が、前記同心状で交互に配置された前記第１電極および前記第２電極の内、少なくとも最外周の電極に対して印加される、
    ことを特徴とする請求項９に記載のＡ／Ｄ変換器。
11. 前記容量アレイの最外周に配置された前記単位容量は、前記複数の容量素子に使用する単位容量として使用しないダミー容量とする、
    ことを特徴とする請求項９または請求項１０に記載のＡ／Ｄ変換器。
12. 前記第１配線層は、基板側の最下層の配線層であり、
    前記第２配線層は、基板上の最上層の配線層である、
    ことを特徴とする請求項９乃至請求項１１のいずれか１項に記載のＡ／Ｄ変換器。
13. 請求項９乃至請求項１２のいずれか１項に記載のＡ／Ｄ変換器を有する、ことを特徴とする集積回路。

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