JP2011228396A - 半導体集積回路装置およびその製造方法 - Google Patents
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Abstract
【解決手段】多層配線構造18は、少なくとも第1層目の層間絶縁膜16と、第1層目の層間絶縁膜中に埋設された第1配線層と、を含み、第1配線層は、第1の電源に接続され前記第1の層間絶縁膜中に埋設された第1の配線パタ―ン15C1と、第2の電源に接続され前記第1の層間絶縁膜中に埋設された第2の配線パタ―ン15C2と、を含み、第1の配線パタ―ンと前記第2の配線パタ―ンとは容量結合して第1のキャパシタを形成し、第1の配線パタ―ンは積層配線パタ―ン13C上に形成されて、前記第4の電極パターン13Gと容量結合して第2のキャパシタを形成し、第4の電極パターンは第2の配線パタ―ンに電気的に接続されている。
【選択図】図5
Description
図1は、第1の実施形態による半導体集積回路装置10の概略を説明する断面図である。
図14は第2の実施形態による半導体集積回路装置の製造工程の一部を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
(付記1)
素子分離領域により第1の素子領域を画成された半導体基板と、
前記半導体基板の前記第1の素子領域内に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成されたコントロールゲートと、前記半導体基板中に形成されたソース領域およびドレイン領域とを備えたフラッシュメモリセルと、
前記半導体基板上、前記素子領域外に形成され、第1の電極パタ―ンと、前記第1の電極上に形成された第2の絶縁膜と、前記第2の絶縁膜上に形成された第2の電極パターンとを有する第1積層配線パタ―ンと、
前記基板上に、前記フラッシュメモリセルと前記第1積層配線パタ―ン上に形成された第1層間絶縁膜と、前記第1層間絶縁膜中に形成された第1配線層と、を含み、
前記第1配線層は、第1の電源に接続された第1の配線パタ―ンと、第2の電源に接続された第2の配線パタ―ンと、を含み、
前記第1の配線パタ―ンと前記第2の配線パタ―ンとは容量結合して第1のキャパシタを形成し、
前記第1の配線パタ―ンは前記第1積層配線パタ―ン上に形成されて、前記第2の電極パターンと容量結合して第2のキャパシタを形成し、
前記第2の電極パターンは前記第2の配線パタ―ンに電気的に接続されていることを特徴とする半導体集積回路装置。
(付記2)
前記第1の電極パターンは、固定電位電源に接続されることを特徴とする付記1記載の半導体集積回路装置。
(付記3)
前記フローティングゲートは前記第1の電極パターンと同一の膜厚を有し、前記第1の絶縁膜は前記第2の絶縁膜と同一の膜厚を有し、前記コントロールゲートは前記第2の電極パターンと同一の膜厚を有することを特徴とする付記1または2記載の半導体集積回路装置。
(付記4)
前記フローティングゲート、前記コントロールゲート、前記第1の電極パターンおよび前記第2の電極パターンは、いずれもポリシリコンよりなり、前記コントロールゲートの上面には第1のシリサイド層が、また前記第2の電極パターンの上面には第2のシリサイド層が形成されていることを特徴とする付記1〜3のうち、いずれか一項記載の半導体集積回路装置。
(付記5)
フラッシュメモリセルと前記第1積層配線パタ―ンとを覆う第2層間絶縁膜を更に有し、前記第1層間絶縁膜は、前記第2層間絶縁膜上に形成されることを特徴とする付記1〜4のうち、いずれか一項記載の半導体集積回路装置。
(付記6)
前記半導体上であって前記素子領域外に形成され、第3の電極パタ―ンと、前記第3の電極パターン上に形成された第3の絶縁膜と、前記第3の絶縁膜上に形成された第4の電極パターンとを有する第2積層配線パタ―ンを更に有し、
前記第1積層配線パターンと前記第2積層配線パターンとは、互いに平行に形成され、
前記第1の電極パターンと前記第3の電極パターンとは一体の導電体形成されることを特徴とする付記1〜5のうち、いずれか一項記載の半導体集積回路装置。
(付記7)
前記第1層間絶縁膜上に形成された第3層間絶縁膜と、前記第3層間絶縁膜中に形成された第2配線層とを更に含み、前記第2配線層は、前記第1の配線パタ―ン上に配設された第3の配線パタ―ンを含み、前記第3の配線パタ―ンは前記第2の配線パタ―ンに電気的に接続されていることを特徴とする付記1〜6のうち、いずれか一項記載の半導体集積回路装置。
(付記8)
前記第2の電極パタ―ンは、前記コントロールゲートよりも広い幅を有することを特徴とする付記1〜7のうち、いずれか一項記載の半導体集積回路装置。
(付記9)
前記第1積層配線パタ―ンは、前記素子分離領域上に形成されることを特徴とする付記1〜8のうち、いずれか一項記載の半導体集積回路装置。
(付記10)
前記素子分離領域は前記半導体基板上において第2の素子領域を画成し、前記半導体基板の前記第2の素子領域内に、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板中に形成されたソース領域とドレイン領域と、を備えたMOSトランジスタを更に有することを特徴とする付記1〜9のうち、いずれか一項記載の半導体集積回路装置。
(付記11)
半導体基板に素子分離領域を形成して第1の素子領域を画成する工程と、
前記第1の素子領域内にトンネル絶縁膜を形成する工程とし、
前記トンネル絶縁膜上にフローティングゲートを形成するとともに、前記素子分離領域上に第1の電極パターンを形成する工程と、
前記フローティングゲート上に第1の絶縁膜を形成するとともに、前記第1の電極パターン上に第2の絶縁膜を形成する工程と、
前記第1の絶縁膜上にコントロールゲートを形成するとともに、前記第2の絶縁膜上に第2の電極パタ―ンを形成する工程と、
前記素子領域内にソース領域およびドレイン領域を形成する工程と、
前記半導体基板上に、前記コントールゲートと前記第2の電極パターンとを覆う第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜中に、第2の電極パターンに達する導電性ビアプラグを形成する工程と、
前記第1層間絶縁膜上に、前記導電性ビアプラグを介して前記第2の電極パターンに電気的に接続された第2の配線パタ―ンと、前記第2の配線パターンに対して容量結合するとともに、前記第2の電極パターンに対して容量結合する第1の電極パターンとを形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
(付記12)
さらに前記第2の電極パターンの表面にシリサイド層を形成する工程を含むことを特徴とする付記11記載の半導体集積回路装置の製造方法。
(付記13)
前記第1層間絶縁膜を形成する工程の後、前記導電性ビアプラグを形成する工程の前に、前記第1層間絶縁膜の表面を平坦化する工程を含むことを特徴とする付記11または12記載の半導体集積回路装置の製造方法。
(付記14)
前記素子分離領域は、前記半導体基板上において第2の素子領域を画成し、前記第2の素子領域には、前記第1層間絶縁膜の形成工程より前に、単層のゲート電極を有する半導体装置を形成する工程を更に有することを特徴とする付記11〜13のうち、いずれか一項記載の半導体集積回路装置の製造方法。
11 シリコン基板
11A,11B 素子領域
11C 領域
11I 素子分離領域
11aA,11aB,11bA,11bB LDD領域
11cA,11cB ソース領域
11dA,11dB ドレイン領域
11ChA,11ChB チャネル領域
11sA,11sB ソース/ドレインシリサイド層
12A トンネル絶縁膜
12B ゲート絶縁膜
13A スタックドゲート電極
13B 単層ゲート電極
13C,13D 積層配線パタ―ン
13CD,15CD,15DD,16CD,16DD 配線基部
13W1A,13W2A,13W1B,13W2B ゲート側壁絶縁膜
13f,13g ポリシリコン層
13i 絶縁膜
13gsA,13sgB ゲートシリサイド層
13gsC,13gsD シリサイド層
14 層間絶縁膜
14cA,14dA,14cB,14dB ビアプラグ
15,16,17 層間絶縁膜
15A,15B,16A,16B,17A,17B 配線層
15C1,15C2,16C1,16C2,17C1,17C2 配線パタ―ン
15a,16a,17a バリアメタル膜
18 多層配線構造
Via−V1,Via−V2,Via−G ビアコンタクト
Claims (9)
- 素子分離領域により第1の素子領域を画成された半導体基板と、
前記半導体基板の前記第1の素子領域内に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成されたコントロールゲートと、前記半導体基板中に形成されたソース領域およびドレイン領域とを備えたフラッシュメモリセルと、
前記半導体基板上、前記素子領域外に形成され、第1の電極パタ―ンと、前記第1の電極上に形成された第2の絶縁膜と、前記第2の絶縁膜上に形成された第2の電極パターンとを有する第1積層配線パタ―ンと、
前記基板上に、前記フラッシュメモリセルと前記第1積層配線パタ―ン上に形成された第1層間絶縁膜と、前記第1層間絶縁膜中に形成された第1配線層と、を含み、
前記第1配線層は、第1の電源に接続された第1の配線パタ―ンと、第2の電源に接続された第2の配線パタ―ンと、を含み、
前記第1の配線パタ―ンと前記第2の配線パタ―ンとは容量結合して第1のキャパシタを形成し、
前記第1の配線パタ―ンは前記第1積層配線パタ―ン上に形成されて、前記第2の電極パターンと容量結合して第2のキャパシタを形成し、
前記第2の電極パターンは前記第2の配線パタ―ンに電気的に接続されていることを特徴とする半導体集積回路装置。 - 前記第1の電極パターンは、固定電位電源に接続されることを特徴とする請求項1記載の半導体集積回路装置。
- 前記フローティングゲート、前記コントロールゲート、前記第1の電極パターンおよび前記第2の電極パターンは、いずれもポリシリコンよりなり、前記コントロールゲートの上面には第1のシリサイド層が、また前記第2の電極パターンの上面には第2のシリサイド層が形成されていることを特徴とする請求項1または2記載の半導体集積回路装置。
- フラッシュメモリセルと前記第1積層配線パタ―ンとを覆う第2層間絶縁膜を更に有し、前記第1層間絶縁膜は、前記第2層間絶縁膜上に形成されることを特徴とする請求項1〜3のうち、いずれか一項記載の半導体集積回路装置。
- 前記半導体上であって前記素子領域外に形成され、第3の電極パタ―ンと、前記第3の電極パターン上に形成された第3の絶縁膜と、前記第3の絶縁膜上に形成された第4の電極パターンとを有する第2積層配線パタ―ンを更に有し、
前記第1積層配線パターンと前記第2積層配線パターンとは、互いに平行に形成され、
前記第1の電極パターンと前記第3の電極パターンとは一体の導電体形成されることを特徴とする請求項1〜4のうち、いずれか一項記載の半導体集積回路装置。 - 前記第1層間絶縁膜上に形成された第3層間絶縁膜と、前記第3層間絶縁膜中に形成された第2配線層とを更に含み、前記第2配線層は、前記第1の配線パタ―ン上に配設された第3の配線パタ―ンを含み、前記第3の配線パタ―ンは前記第2の配線パタ―ンに電気的に接続されていることを特徴とする請求項1〜5のうち、いずれか一項記載の半導体集積回路装置。
- 半導体基板に素子分離領域を形成して第1の素子領域を画成する工程と、
前記第1の素子領域内にトンネル絶縁膜を形成する工程とし、
前記トンネル絶縁膜上にフローティングゲートを形成するとともに、前記素子分離領域上に第1の電極パターンを形成する工程と、
前記フローティングゲート上に第1の絶縁膜を形成するとともに、前記第1の電極パターン上に第2の絶縁膜を形成する工程と、
前記第1の絶縁膜上にコントロールゲートを形成するとともに、前記第2の絶縁膜上に第2の電極パタ―ンを形成する工程と、
前記素子領域内にソース領域およびドレイン領域を形成する工程と、
前記半導体基板上に、前記コントールゲートと前記第2の電極パターンとを覆う第1層間絶縁膜を形成する工程と、
前記第1層間絶縁膜中に、第2の電極パターンに達する導電性ビアプラグを形成する工程と、
前記第1層間絶縁膜上に、前記導電性ビアプラグを介して前記第2の電極パターンに電気的に接続された第2の配線パタ―ンと、前記第2の配線パターンに対して容量結合するとともに、前記第2の電極パターンに対して容量結合する第1の電極パターンとを形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。 - さらに前記第2の電極パターンの表面にシリサイド層を形成する工程を含むことを特徴とする請求項7記載の半導体集積回路装置の製造方法。
- 前記第1層間絶縁膜を形成する工程の後、前記導電性ビアプラグを形成する工程の前に、前記第1層間絶縁膜の表面を平坦化する工程を含むことを特徴とする請求項7または8記載の半導体集積回路装置の製造方法。
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