KR101040150B1 - 반도체장치와 그 제조 방법 - Google Patents

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후지쯔 세미컨덕터 가부시키가이샤
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Abstract

본 발명은 로직 프로세스와의 정합성(整合性)이 높고, 메모리셀을 포함하는 반도체장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
반도체 기판과, 반도체 기판 위에 형성되고, 제 1 방향으로 연장하며, 트랜지스터 영역과 캐패시터 영역을 포함하는 활성 영역과, 트랜지스터 영역의 주변에 형성된 제 1 홈과, 제 1 홈에 형성된 소자 분리막과, 캐패시터 영역의 주변에 형성된 제 2 홈과, 트랜지스터 영역 위에 형성된 제 1 절연막과, 제 1 절연막 위에 형성된 제 1 도전층을 포함하는 제 1 트랜지스터와, 캐패시터 영역 위 및 제 2 홈의 벽면에 형성된 제 2 절연막과, 제 2 절연막 상으로서 트랜지스터 영역과 반대측의 제 1 방향에 있는 활성 영역의 단부(端部) 위를 가로질러서 연장하도록 형성된 제 2 도전층을 포함하는 제 1 캐패시터를 갖는다.
소자 분리막, 트랜지스터, 캐패시터, 메모리셀, 대향 전극

Description

반도체장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체장치와 그 제조 방법에 관한 것으로서, 특히 트랜지스터부와 캐패시터부를 갖는 메모리를 구비한 반도체장치와 그 제조 방법에 관한 것이다.
1 트랜지스터/1 캐패시터 구성의 다이나믹 랜덤 액세스 메모리셀은, 트랜지스터부의 한쪽의 전류 단자가 비트선에 접속되고, 다른쪽의 전류 단자가 캐패시터부의 축적 전극에 접속된다. 통상, 1개의 활성 영역 위에 2개의 게이트 전극을 배치하고, 중간, 양측에 3개의 소스/드레인 영역을 형성해서 2개의 트랜지스터를 형성하고, 중간의 소스/드레인 영역을 공통의 비트선 접속 영역으로 하여, 양측의 소스/드레인 영역을 각각 캐패시터부에 접속해서 2개 메모리셀을 형성한다.
캐패시터부의 구조로서, 플래너형, 트렌치형, 스택형 등이 알려져 있다. 소자 분리 구조로서는, 국소 산화(LOCOS)와 트렌치 분리가 알려져 있다.
메모리셀 집적 밀도의 향상을 위해, 1 메모리셀의 점유 면적을 감소하려고 하면, 트랜지스터의 점유 면적을 감소하는 동시에 캐패시터부의 점유 면적을 감소하는 것이 요구된다.
일본국 특허공개 평3-142872호는, 트랜지스터부를 분리하는 트렌치의 측벽에 캐패시터를 설치하고, 트렌치를 소자 분리와 캐패시터부의 2개의 용도로 사용하는 것을 제안한다.
일본국 특허공개 평6-318679호는, 활성 영역을 획정하는 국소 산화(LOCOS)형의 필드 절연층을 형성하고, 활성 영역 내에 트랜지스터를 형성한 후, 트랜지스터에 인접하는 활성 영역에 각 메모리셀마다 트렌치를 형성하고, 트렌치 표면에 불순물 확산 영역을 형성하고, 유전체막으로 덮어, 대향 전극을 형성하고, 또한 유전체막, 축적 전극을 적층하여, 확산 영역과 축적 전극이 대향 전극을 양측으로부터 끼우는 캐패시터 구성을 제안한다.
[특허문헌 1] 일본국 특허공개 평3-142872호 공보
[특허문헌 2] 일본국 특허공개 평6-318679호 공보
본 발명의 목적은 입체 구조를 갖는 메모리셀을 포함하는 반도체장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 로직 프로세스와의 정합성이 높고, 메모리셀을 포함하는 반도체장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 1 관점에 의하면, 반도체 기판과, 상기 반도체 기판 위에 제 1 방향으로 연장하며, 트랜지스터 영역과 캐패시터 영역을 포함하는 활성 영역과, 상기 활성 영역의 주위에 형성된 제 1 홈과, 상기 제 1 홈에 형성된 소자 분리막과, 상기 캐패시터 영역 주변의 상기 소자 분리막에, 상기 소자 분리막의 일부를 남기고 형성된 제 2 홈과, 상기 트랜지스터 영역 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 게이트 전극을 포함하는 제 1 트랜지스터와, 상기 캐패시터 영역 위 및 상기 제 2 홈의 벽면에 형성된 캐패시터 유전체막과, 상기 캐패시터 유전체막 상에 형성된 대향 전극을 포함하는 제 1 캐패시터를 갖는 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 의하면, 캐패시터 특성의 프로세스 편차를 억제할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a는 메모리 혼재 로직 반도체장치 IC의 평면 구성을 개략적으로 나타낸다. 반도체장치 IC의 주변부에는 입출력 회로 I/O가 배치되고, 중앙부에 메모리 회로 MG를 분산 배치한 논리 회로 LG가 배치되어 있다.
도 1b는 메모리 회로 MG의 구성예를 나타낸다. 워드 디코더 DC의 양측에 센스 앰프 SA를 분산 배치한 메모리셀 그룹 MCG가 배치되고, 일단(도면에서는 하단)에 세컨드 앰프 AM과 입출력·어드레스 컨트롤러 I/O·ADC가 배치되어 있다.
도 1c는 메모리셀 그룹 MCG의 등가 회로의 예를 나타낸다. 4개씩의 워드선 WL이 수평 방향으로 배치되고, 비트선 BL이 수직 방향으로 배치되어 있다. 워드선 그룹 WL과 비트선 BL의 각 교차부에 2개의 메모리셀 MC이 접속되어 있다. 각 메모리셀 MC은 비트선 BL에 접속된 1쪽의 전류 단자와 소정의 워드선 WL에 접속된 게이트 전극을 갖는 1개의 트랜지스터부 Tr와 트랜지스터부의 다른쪽의 전류 단자에 접속된 축적 전극을 갖는 1개의 캐패시터부 Cap로 구성된다. 캐패시터의 다른쪽의 전극(대향 전극)이 복수의 캐패시터에 공통의 전극으로서 실시예를 기재하지만, 이 구성은 필수적인 것은 아니다. 워드선 WL이 복수 개로 분단된 구성으로 함으로써, 기생 용량을 작게 하고 있다. 1개의 비트선 BL에 접속되는 트랜지스터의 수도 적게 해서 기생 용량을 작게 하고 있다. 비트선을 중간에서 구부려서 밴트(bent) 비트선 구조로 하면, 노이즈 억제에 효과적이다. 이들 내용도 본원에 필수적인 구성 요건은 아니다.
도 2a는 메모리셀 그룹 내의 평면 배치의 예를 나타낸다. 도 2b는 그 일부 를 나타낸다. 복수의 가늘고 긴 활성 영역 AR이 길이 방향을 수평 방향으로 향하여, 일정한 수직 방향 피치로 배열되어 있다. 활성 영역 AR의 수평(행) 방향 위치는 1행마다 교대로 변화되고 있다.
로직 회로를 형성하는 실리콘 기판은, 통상 (001) 면을 주면으로 하는 (001) 기판이다. 메모리셀의 활성 영역은 길이 방향을 <010> 방향 또는 <100> 방향을 따르게 하는 것이 바람직하다.
1개의 활성 영역 AR은 중앙에 비트선 컨택트 영역 BC을 갖고, 양측에 각각 트랜지스터부 Tr와 캐패시터부 Cap을 갖는 메모리셀 MC을 구비한다. 수직 방향으로 늘어선 활성 영역 AR은 교대로 좌우로 위치를 교체하고, 한개 걸러의 활성 영역이 수직 방향으로 위치를 일치시키고 있다. 각 활성 영역은 직선 형상의 측변을 갖고, 트랜지스터부의 폭과 캐패시터부의 폭은 같다. <010> 방향 또는 <100> 방향에 따른 길이 방향을 갖는 활성 영역의 주위를 표면에 대하여 거의 수직으로 에칭하면, 측벽에 거의 (100)면 또는 (010)면이 나타난다.
대향 전극 CE이 활성 영역 AR의 일부와 겹치도록 배치되고, 아래쪽에 열방향으로 정렬된 복수의 캐패시터부 Cap를 구성한다. 대향 전극 CE는 활성 영역 AR의 단부를 남기고 배치된다. 캐패시터부 Cap는 행방향 위치를 맞추어 열방향으로 정렬하고 있다. 비트선 컨택트 영역 BC는 캐패시터부 Cap의 좌우에 교대로 배치되어 있다. 비트선 컨택트 영역의 열방향의 상하는 활성 영역의 길이 방향을 분리하는 STI 영역으로 되어 있다.
비트선을 행방향으로 배선하고, 2행 1단위로 구부러진 비트선 구조로 할 수 있다. 도면 중 A-A, B-B와 같이 같은 글자로 표시한 인접 2행의 비트선 컨택트 영역이 동일 비트선에 접속된다.
활성 영역 AR의 수평 방향 위치의 교대 변위에 따라, 비트선 컨택트 영역 BC이 교대로 대향 전극 CE의 좌우에 배치된다. 즉, 열방향으로 나열된 캐패시터부 Cap는 교대로 좌측의 트랜지스터, 우측의 트랜지스터에 접속된다. 2행마다 배치된 비트선 컨택트 영역에 붙인 A, B, C, D의 부호는 구부러진 비트선 A, B, C, D에 접속되는 것을 나타낸다.
비트선 컨택트 영역 BC의 좌우 양측에 워드선 WL이 배치되고, 트랜지스터의 게이트 전극 GE을 구성하여, 아래쪽에 트랜지스터부 Tr를 형성한다. 각 워드선 WL에는 워드선 컨택트 영역 WC이 획정된다.
도 2b는 열방향으로 나열된 2개의 메모리셀 부분의 평면도이다. 활성 영역은 그 길이 방향의 약 절반 정도, 중앙의 비트선 컨택트 영역으로부터 한쪽의 단부까지가 도시되어 있다. 도 2c는 도 2b의 IIC-IIC 선에 따른 활성 영역의 길이 방향의 단면도, 도 2d는 도 2b의 IID-IID 선에 따른 캐패시터부의 단면도이다.
도 2c에 도시한 바와 같이, 실리콘 기판(1)에 형성된 p형(p형의 셀에서는 n형)의 활성 영역 AR의 거의 중앙에 n형(p형의 셀에서는 p형) 비트선 컨택트 영역 BC이 배치되어, 한쪽의 소스/드레인 영역을 구성한다. 비트선 컨택트 영역 BC의 우측에, 게이트 절연막(3t), 그 위에 형성된 게이트 전극(4t)을 포함하는 절연 게이트 전극이 형성되어 있다. 절연 게이트 전극의 우측에는, 다른쪽의 n형(p형의 셀에서는 p형) 소스/드레인 영역(7)이 형성되어 있다.
보다 상세하게는, 게이트 절연막(3t), 게이트 전극(4t)의 적층을 포함하는 절연 게이트 전극을 형성하고, 그 양측의 활성 영역에 n형(p형의 셀에서는 p형) 익스텐션(5)을 형성하고, 게이트 전극(4t) 측벽 위에 사이드월 스페이서(6)를 형성한 후의 이온 주입으로 소스/드레인 영역(7)을 형성한다.
소스/드레인 영역(7)의 게이트 전극(4t)과 반대 측에는, 캐패시터 유전체막(3c), 대향 전극(4c)이 배치된다. 소스/드레인 영역(7), 대향 전극(4c) 위에는 CoSi와 같은 실리사이드 영역(8)이 형성된다. 메모리셀 MC을 덮는 하부 층간 절연막(9)을 퇴적한 후, 비트선 컨택트 영역 BC을 노출하는 컨택트 홀이 에칭되어 텅스텐 플러그 등의 도전성 플러그(10)가 매립된다.
또한, 이상 설명한 메모리셀의 트랜지스터부는, 로직 회로의 n형 MOS트랜지스터 NMOS(p형의 셀에서는 p형 MOS트랜지스터 PMOS)와 동일 공정으로 작성될 수 있다. 트랜지스터부의 소스/드레인 영역을 로직 트랜지스터의 익스텐션과 동일 공정으로 작성하고, 로직 트랜지스터의 소스/드레인 영역 형성용 이온 주입은 메모리셀에서는 행하지 않아도 좋다.
도 2d에 도시한 바와 같이, 활성 영역 AR의 주위에는 트렌치가 형성되고, STI용의 절연막(2)이 매립되어 있다. 캐패시터부 영역에서는 STI 절연막(2)을 에치백하고, 저부에 소자 분리에 필요한 두께를 남기는 동시에, 활성 영역의 측벽을 노출하는 오목부가 형성되어 있다. 오목부의 깊이는 활성 영역의 폭 이상이 바람직하고, 활성 영역 폭의 2배 이상이 더 바람직하다. 활성 영역 표면, 및 오목부에 노출된 활성 영역 측벽에 캐패시터 유전체막(3c)이 형성된다. 캐패시터 유전체 막(3c) 위에 대향 전극(4c)이 형성된다. 게이트 전극과 같이 대향 전극 표면에도 실리사이드 영역(8)이 형성된다.
캐패시터부 영역은 대향 전극(4c)으로 덮이기 때문에, 익스텐션, 소스/드레인 영역 형성용의 이온 주입은 행하여지지 않는다. 따라서, 동작으로서는 캐패시터부가 트랜지스터적으로 ON 하는데에 충분한 전압을 대향 전극(4c)에 인가하는 것으로 채널을 유기(誘起)하고, 채널과 대향 전극과의 사이에서 용량을 만들어 내게 된다. 캐패시터부용의 다른 이온 주입도 행하지 않으므로, 캐패시터부의 활성 영역 AR의 불순물 밀도는 낮다. 활성 영역의 폭을 대향 전극(4c)을 형성한 대향하는 측벽으로부터의 공핍층이 서로 연속하도록 선택하여도 좋다. 이 경우에는 폭방향으로 공핍층이 연속한다.
여기까지 실시예에 관하여 설명했지만, 이 실시예에 의하면, 대향 전극은 제 1 방향으로 연장하는 활성 영역의 단부를 남기고 배치되기 때문에, 대향 전극 패터닝의 마스크가 위치 어긋남을 일으켜도, 형성되는 캐패시터부의 용량 편차를 억제할 수 있다. 직선 형상의 측변을 갖는 장방형 활성 영역을 채용했을 경우에는, 라운드되는 모서리부의 수를 억제할 수 있고, 에칭 가공의 정밀도를 높게 하는 것이 용이해진다. 또한, 패터닝을 용이하게 할 수 있다.
활성 영역의 폭 이상의 깊이를 갖는 오목부에 캐패시터부를 형성했을 경우에는, 활성 영역 표면에만 캐패시터부를 형성했을 때보다도 용량을 증가시킬 수 있다. 오목부의 깊이를 활성 영역 폭의 2배 이상으로 하면, 활성 영역 표면에만 캐패시터부를 형성했을 때의 5배 이상의 용량을 실현하는 것이 가능해 진다.
(001)면 실리콘 기판 표면과, 거의 (100)면 또는 (010)면인 활성 영역 측면에 열산화로 캐패시터 유전체막을 형성하면, (100)면, (010)면, (001)면은 다른 면방위와 비교하여 산화 속도가 낮으므로, 얇은 절연막을 정밀도 좋게 형성할 수 있다.
각 비트선 컨택트 영역 BC은 열방향 상하로 빈곳을 구비하게 되어, 비트선 컨택트 형성의 위치적 여유가 크다. 또한, 상층 배선의 간격도 커져 배선간 용량을 저감할 수도 있게 된다.
또한, 활성 영역의 양쪽 측벽에 형성되는 캐패시터부 간에 있어서, 양쪽 캐패시터부에 존재하는 공핍층이 접촉하는 완전 공핍형 캐패시터를 채용했을 경우에는, 다음의 이점을 초래한다.
우선은 캐패시터부의 임계치 전압의 저하이다. 전술한 바와 같이, 대향 전극에 전압을 가하고, 캐패시터부에 채널을 형성하는 것으로 용량을 만들어내지만, 임계치를 낮게 억제하는 것으로 대향 전극에 가하는 전위를 낮게 억제할 수 있다. 대향 전극의 전위를 낮게 할 수 있는 것은 용량에 사용하고 있는 캐패시터 유전체막(3c)을 얇게 할 수 있는 가능성으로 이어진다.
또한, 리플레쉬 타임(refresh time)의 신장도 효과가 된다. 축적된 전하는 리크(leak) 전류 등에 의해 서서히 줄어들어 가지만, 일부의 셀에서는 금속 불순물이나 결정 결함의 영향으로 특히 전하가 손실되는 속도가 빨라지는 것이 알려져 있다. 완전 공핍화 캐패시터를 사용하면, 금속 불순물이나 결정 결함이 있었을 경우도 전하가 공핍층 내에 머물러, 기판으로의 전하의 유실을 짧게 억제할 수 있다.
이하, 도 2a∼2d에 도시한 메모리셀의 제조 공정을 설명한다.
도 3a는 도 2b와 같은 메모리셀부의 일부 평면도이다. 세로 방향으로 나열된 2개의 활성 영역 AR, 그 주위의 STI, 캐패시터부의 대향 전극 CE가 도시되어 있다. 각 활성 영역은, 예를 들면 70㎚∼110㎚ 정도의 폭, 1000㎚∼2000㎚ 정도의 길이를 갖는다. 활성 영역 AR의 주위는 STI(Shallow Trench Isolation)의 분리 영역이다. 폭방향의 활성 영역 간의 STI의 치수는, 예를 들면 70㎚∼11O㎚, 길이 방향의 활성 영역 간의 STI의 치수는, 예를 들면 30O㎚∼70O㎚ 정도이다. 도 3b, 도 3c 및 도 3d는 각각 도 3a의 A-A선, B-B선, C-C선에 따른 단면도이다.
도 3b에 도시한 바와 같이, (001) 실리콘 기판(1)의 표면을 열산화하고, 두께 5㎚∼20㎚의 버퍼 산화막(21)을 형성하고, 그 위에 예를 들면 소스 가스로서 실란계 가스와 암모니아를 사용하여, 두께 50㎚∼200㎚의 질화 실리콘막(22)을 600℃∼800℃의 열-화학기상퇴적(TCVD)으로 퇴적한다. 이 단계에서는 실리콘 기판은 전체면 동일 구조이다.
도 3c에 도시한 바와 같이, 질화 실리콘막(22) 위에 활성 영역 형상의 레지스트 패턴 PR1을 형성하고, 질화 실리콘막(22), 버퍼 산화막(21)을, 예를 들면 테트라플루오르카본(CF4)을 에칭 가스로 한 드라이 에칭으로 패터닝하여 하드 마스크를 형성한다. 이 단계에서 레지스트 패턴 PR1을 제거하고, 하드 마스크만을 남겨도 좋다. 마스크로부터 노출된 실리콘 기판을, 예를 들면 브롬화수소(HBr)와 염소(Cl2)를 에칭 가스로 하여 드라이 에칭하여, 활성 영역 AR를 둘러싼 깊이 150㎚∼ 350㎚ 정도의 트렌치 T를 형성한다. 레지스트 패턴이 남아있는 경우는 레지스트 제거액, 애싱 등에 의해 제거한다. 도 3c에 도시한 바와 같이, 트렌치 T의 깊이는 활성 영역 AR의 폭보다도 큰 것이 바람직하고, 예를 들면 활성 영역 AR의 폭의 2배 이상이 좋다.
도 3d에 도시한 바와 같이, 필요에 따라 노출된 실리콘 표면에 두께 2㎚∼1O㎚ 정도의 산화 실리콘막 라이너(23)를 열산화로 형성하고, 그 위에 실란계 가스와 산소를 이용한 고밀도 플라즈마(HDP) CVD로 HDP 산화 실리콘막을, 또는 테트라에톡시실란(TEOS)과 산소를 이용한 CVD에 의해 TEOS 산화 실리콘막(이하, 단지 산화 실리콘막(24)이라 칭함)을 퇴적하여 트렌치를 다시 매립한다. 윗쪽으로부터 화학기계연마(CMP)를 행하여, CMP 스토퍼로서 기능하는 질화 실리콘막(22)을 노출시킨다. 이하, 산화 실리콘막 라이너(23)는 도시를 생략한다.
도 3e에 도시한 바와 같이, 도 3a에 도시된 대향 전극 CE와 거의 동일한 형상의 개구를 갖는 레지스트 패턴 PR2을 형성하고, 예를 들면 헥사플루오르부타디엔(C4F6)을 에칭 가스로 하여, 개구 내에 노출된 산화 실리콘막(24)을 저부에 소자 분리에 필요한 두께 50㎚∼150㎚를 남기고 에칭하여, 활성 영역의 측벽을 노출시킨다. 이 에칭에 있어서, 질화 실리콘막(22)은 에칭 마스크로서 기능한다. 그 후, 레지스트 패턴 PR2은 제거한다.
도 3f에 도시한 바와 같이, 인산 또는 인산과 불산의 혼합 용액으로 가열함으로써 질화 실리콘막(22)을 워시아웃(wash out)한다. 또한, 묽은 불산 또는 상기 혼합 용액으로 버퍼 산화막(21)도 워시아웃한다. 산화 실리콘막(24)도 약간 에칭되지만, 그 대부분은 남게 된다.
도 3g에 도시한 바와 같이, 노출된 실리콘 표면을 열산화하고, 이온 주입용의 희생 산화 실리콘막(25)을 두께 5㎚∼10㎚ 정도 형성한다.
도 3h에 도시한 바와 같이, 희생 산화 실리콘막(25)을 통하여, 가속 에너지를 변화시킨 복수회의 p형 불순물(p형의 셀에서는 n형 불순물)의 이온 주입을 실리콘 기판에 행하여, p형 웰 PW(p형 셀에서는 n형 웰 NW)을 형성한다. 그 후, 희생 산화 실리콘막(25)은 제거한다.
도 3i에 도시한 바와 같이, 노출된 실리콘 표면을 청정화, 열산화하여, 두께 2㎚∼7㎚ 정도의 게이트 산화막(26)을 형성한다. 게이트 산화막(26) 위에, 기판 온도 400℃∼750℃, 실란계 가스와 수소를 이용한 열 CVD에 의해 다결정 실리콘막(27)을 두께 70㎚∼150㎚ 정도 퇴적한다. 아모퍼스 실리콘을 퇴적시킨 후, 열처리를 행하여 결정화를 행하여도 좋다. 다결정 실리콘막(27) 위에 워드선 및 대향 전극 형상의 레지스트 패턴 PR3을 형성한다. 대향 전극용 패턴은 캐패시터용 오목부 형성용 개구와 거의 같은 치수이다. 그러나, 오목부 형성 후 산화 실리콘막(24)은 약간 에칭되고 있어, 오목부의 폭은 확대되어 있다. 이 확대분이 위치 맞춤 오차를 확대하고 있다. 또한, 다결정 실리콘막(27)의 두께는 트렌치 T를 다시 매립하도록 선택하는 것이 바람직하다. 레지스트 패턴 PR3을 에칭 마스크로 하여 다결정 실리콘막(27)을 에칭하고, 게이트 전극 G(워드선 WL) 및 대향 전극 CE를 패터닝한다. 그 후, 레지스트 패턴 PR3을 제거한다. 또한, 레지스트 패턴 아래에 질화 실리콘막 등을 형성하고, 하드 마스크를 형성하여도 좋다.
도 3j에 도시한 바와 같이, 게이트 전극 G, 대향 전극 CE를 마스크로 하여 As 등의 n형 불순물(p형의 셀에서는 B 등의 p형 불순물)을 이온 주입하고, 익스텐션 Exn을 형성한다. 비스듬한 이온 주입에 의해 In 등의 p형 불순물을 이온 주입하여 n형 익스텐션을 둘러싸는 p형 포켓 영역 Pkt을 형성하여도 좋다(p형의 셀에서는, P 등의 n형 불순물을 이온 주입해서 n형 포켓 영역을 형성하여도 좋다). 포켓 영역은 웰과 같은 도전형이므로, 이하 도시는 생략한다. 대향 전극 CE로 덮인 캐패시터부의 활성 영역에는 이온 주입은 행하여지지 않는다. 900℃∼1100℃, 1초 이하의 단시간에서 15초 정도까지의 급속 열 어닐링(RTA)을 행하여, 주입한 불순물을 활성화한다.
도 3k에 도시한 바와 같이, 게이트 전극 G을 덮어서 실리콘 기판(1) 위에 산화 실리콘, 질화 실리콘 등의 절연막을 두께 30㎚∼80㎚ 정도 퇴적하고, 리엑티브 이온 에칭 등의 이방성 에칭을 행하여, 게이트 전극 G(및 대향 전극 CE) 측벽 위에만 사이드월 스페이서 SW를 남긴다. 또한, 적층 사이드월 스페이서 등 공지의 다른 구성의 사이드월 스페이서를 형성하여도 좋다.
도 3l에 도시한 바와 같이, 사이드월 스페이서 SW도 마스크로 하여 P 등의 n형 불순물을 이온 주입하고(p형의 셀에서는 B 등의 p형 불순물을 이온 주입함), 저저항의 소스/드레인 영역 SDn을 형성한다. 필요에 따라 활성화 처리를 행한다. 실리콘 표면의 산화막을 제거한 후, 기판 표면에 Co막 또는 Ni막을 스퍼터링 등으로 형성하고, 열처리하여 실리사이드화 반응을 일으켜 미반응부를 워시아웃하고, 필요에 따라 다시 열처리하여 실리사이드막(28)을 형성한다.
이렇게 하여, 메모리셀이 형성된다. CMOS 로직 회로와 집적하는 경우에는, 로직 회로의 NMOS(p형의 셀에서는 PMOS) 트랜지스터와 메모리셀의 트랜지스터부를 공통 공정으로 형성할 수 있다. 본 실시예에서는 캐패시터부 영역에 형성된 대향 전극(4c)에 소정의 전위를 인가하고, 실리콘 기판 표면에 채널을 형성함으로써, 트랜지스터와 캐패시터가 접속된다. 다른 방법으로서, 캐패시터부 영역의 실리콘 기판 표면에, 트랜지스터의 소스/드레인과 전기적 접속이 이루어지도록 불순물 주입을 행하여도 좋다. 그 후, 메모리셀(및 로직 회로의 MOS 트랜지스터)을 덮도록 하부 층간 절연막을 형성하고, 컨택트 홀을 에칭하며 도전성 플러그를 매립하여, 도 2c에 도시한 바와 같은 구성을 얻는다.
또한, 예를 들면 일본국 특허공개 2004-172590호(USP 6,949,830)의 실시예 란에 개시된 공정에 의해 다층 배선을 형성한다.
이상 실시예에 따라 설명하였지만, 본 발명은 이것에 한정되는 것은 아니다. 예를 들면, 여러 가지의 변형, 개량, 치환, 조합 등이 가능한 것은 당업자에게 자명할 것이다.
도 2a에 도시한 평면 구성에서는, 활성 영역은 1행마다 그 행방향 위치를 변화시켰다.
도 4는 평면 구성의 다른 예를 나타낸다. 활성 영역 AR은 2행마다 그 행방향 위치를 변화시키고 있다. 이 경우도 비트선 컨택트 영역 BC의 위 또는 아래에는 빈곳이 생기므로, 컨택트 형성의 여유도는 도 2a의 평면 구성과 동등하다. 캐 패시터의 구성은 전술한 실시예와 마찬가지이다.
이하, 본 발명의 특징을 부기한다.
(부기 1)
반도체 기판과,
상기 반도체 기판 위에 제 1 방향으로 연장하며, 트랜지스터 영역과 캐패시터 영역을 포함하는 활성 영역과,
상기 활성 영역의 주위에 형성된 제 1 홈과,
상기 제 1 홈에 형성된 소자 분리막과,
상기 캐패시터 영역 주변의 상기 소자 분리막에, 상기 소자 분리막의 일부를 남기고 형성된 제 2 홈과,
상기 트랜지스터 영역 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 게이트 전극을 포함하는 제 1 트랜지스터와,
상기 캐패시터 영역 위 및 상기 제 2 홈의 벽면에 형성된 캐패시터 유전체막과, 상기 캐패시터 유전체막 상에 형성된 대향 전극을 포함하는 제 1 캐패시터를 갖는 것을 특징으로 하는 반도체장치.
(부기 2)
상기 활성 영역의 평면에서 본 형상은 장방형이며, 상기 트랜지스터 영역의 폭은, 상기 캐패시터 영역의 폭과 같은 것을 특징으로 하는 부기 1 기재의 반도체장치.
(부기 3)
상기 제 2 홈의 저부에 존재하는 상기 소자 분리막의 두께는, 상기 캐패시터 유전체막의 두께보다 두꺼운 것을 특징으로 하는 부기 1 기재의 반도체장치.
(부기 4)
상기 대향 전극은 상기 제 1 방향에 직교하는 방향으로 연장하는 것을 특징으로 하는 부기 1 기재의 반도체장치.
(부기 5)
상기 활성 영역은 상기 제 1 방향 중앙부에 컨택트 영역을 갖고, 상기 컨택트 영역에 대하여 상기 제 1 트랜지스터와 반대측에 제 2 트랜지스터를 갖고, 상기 컨택트 영역에 대하여 상기 제 1 캐패시터와 반대측에 제 2 캐패시터를 갖는 것을 특징으로 하는 부기 1 기재의 반도체장치.
(부기 6)
상기 반도체 기판의 주면(主面)이 제 1 면방위를 갖는 제 1 면이고, 상기 활성 영역 측벽이 제 2 면방위를 갖는 제 2 면이며, 상기 제 1 면 및 상기 제 2 면은 다른 면방위와 비교하여 산화 속도가 낮은 것을 특징으로 하는 부기 1 기재의 반도체장치.
(부기 7)
상기 게이트 절연막 및 상기 캐패시터 유전체막의 두께는 2㎚∼7㎚의 범위 내인 부기 6 기재의 반도체장치.
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(부기 9)
반도체 기판에 제 1 방향으로 연장하고, 트랜지스터 영역과 캐패시터 영역을 포함하는 활성 영역을 둘러싸는 제 1 홈을 형성하는 공정과,
상기 제 1 홈에 소자 분리막을 매립하는 공정과,
상기 캐패시터 영역 주변의 상기 소자 분리막의 일부를 제거하여 제 2 홈을 형성하는 공정과,
상기 활성 영역 위 및 상기 제 2 홈의 측벽에, 절연막 및 도전막을 형성하는 공정과,
상기 도전막을 에칭하여 상기 트랜지스터 영역에 게이트 전극을 형성하는 동시에, 상기 캐패시터 영역에 대향 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
(부기 10)
상기 대향 전극을 형성하는 공정은, 상기 도전막 위에, 상기 활성 영역의 상기 제 1 방향의 단부를 노출시키는 마스크층을 형성하고, 상기 마스크층을 마스크로 하여 상기 도전막을 에칭하는 공정인 것을 특징으로 하는 부기 9 기재의 반도체장치의 제조 방법.
(부기 11)
상기 제 1 홈을 형성하는 공정은, 평면에서 본 형상이 장방형이며, 상기 트랜지스터 영역과 상기 캐패시터 영역이 같은 폭을 갖는 활성 영역을 둘러싸는 홈을 형성하는 것을 특징으로 하는 부기 9 기재의 반도체장치의 제조 방법.
(부기 12)
상기 제 2 홈을 형성하는 공정은, 상기 제 2 홈의 저부에 형성된 상기 소자 분리막을 남기고, 상기 제 2 홈으로 획정된 상기 활성 영역의 벽면을 노출시키는 것을 특징으로 하는 부기 9 기재의 반도체장치의 제조 방법.
(부기 13)
상기 제 1 홈을 형성하는 공정은, 제 1 면방위를 갖는 상기 반도체 기판의 주면에, 상기 측벽이 제 2 면방위를 갖는 제 2 면인 상기 제 1 홈을 형성하고, 또한 상기 제 1 면 및 상기 제 2 면은 다른 면방위와 비교하여 산화 속도가 낮은 면이며,
상기 제 2 홈을 형성하는 공정은, 상기 제 2 면인 상기 측벽을 노출하는 부기 9 기재의 반도체장치의 제조 방법.
(부기 14)
상기 절연막을 형성하는 상기 공정은, 상기 측벽을 열산화하는 부기 9 기재의 반도체장치의 제조 방법.
도 1a는 메모리 혼재 로직 반도체장치 IC의 평면 구성을 개략적으로 나타내는 평면도, 도 1b는 메모리 회로 MG의 구성예를 나타내는 평면도, 도 1c는 메모리셀 그룹 MCG의 등가회로도.
도 2a는 메모리셀 그룹 내의 평면 배치의 예를 나타내는 평면도, 도 2b는 그 일부를 나타내는 평면도, 도 2c는 도 2b의 IIC-IIC 선에 따른 활성 영역의 길이 방향의 단면도, 도 2d는 도 2b의 IID-IID 선에 따른 캐패시터부의 활성 영역 폭방향에 따른 단면도.
도 3a는 메모리셀의 평면도, 도 3b∼3l은 도 2a∼2d에 도시된 메모리셀의 제조 공정을 나타내는 단면도.
도 4는 변형예를 나타내는 기판의 평면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 실리콘 기판
2, 24 : 절연막(STI)
3, 26 : 절연막
3t : 게이트 절연막
3c : 캐패시터 유전체막
4, 27 : 도전층
4t, G : 게이트 전극
4c, CE : 대향 전극
PW : p형 웰
AR : 활성 영역
BC : 비트선 컨택트 영역
WL : 워드선
WC : 워드 컨택트 영역
MC : 메모리셀
Cap : 캐패시터부
Tr : 트랜지스터부

Claims (10)

  1. 반도체 기판과,
    상기 반도체 기판 위에 제 1 방향으로 연장하며, 트랜지스터 영역과 캐패시터 영역을 포함하는 활성 영역과,
    상기 활성 영역의 주위에 형성된 제 1 홈과,
    상기 제 1 홈에 형성된 소자 분리막과,
    상기 캐패시터 영역 주변의 상기 소자 분리막에, 상기 소자 분리막의 일부를 남기고 형성된 제 2 홈과,
    상기 트랜지스터 영역 위에 형성된 게이트 절연막과, 상기 게이트 절연막 위에 형성된 게이트 전극을 포함하는 제 1 트랜지스터와,
    상기 캐패시터 영역 위 및 상기 제 2 홈의 벽면에 형성된 캐패시터 유전체막과, 상기 캐패시터 유전체막 상에 형성된 대향 전극을 포함하는 제 1 캐패시터를 갖는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 활성 영역의 평면에서 본 형상은 장방형이며, 상기 트랜지스터 영역의 폭은, 상기 캐패시터 영역의 폭과 같은 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서,
    상기 제 2 홈의 저부에 존재하는 상기 소자 분리막의 두께는, 상기 캐패시터 유전체막의 두께보다 두꺼운 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서,
    상기 대향 전극은 상기 제 1 방향에 직교하는 방향으로 연장하는 것을 특징으로 하는 반도체장치.
  5. 제 1 항에 있어서,
    상기 활성 영역은 상기 제 1 방향 중앙부에 컨택트 영역을 갖고, 상기 컨택트 영역에 대하여 상기 제 1 트랜지스터와 반대측에 제 2 트랜지스터를 갖고, 상기 컨택트 영역에 대하여 상기 제 1 캐패시터와 반대측에 제 2 캐패시터를 갖는 것을 특징으로 하는 반도체장치.
  6. 삭제
  7. 반도체 기판에 제 1 방향으로 연장하고, 트랜지스터 영역과 캐패시터 영역을 포함하는 활성 영역을 둘러싸는 제 1 홈을 형성하는 공정과,
    상기 제 1 홈에 소자 분리막을 매립하는 공정과,
    상기 캐패시터 영역 주변의 상기 소자 분리막의 일부를 제거하여 제 2 홈을 형성하는 공정과,
    상기 활성 영역 위 및 상기 제 2 홈의 측벽에, 절연막 및 도전막을 형성하는 공정과,
    상기 도전막을 에칭하여 상기 트랜지스터 영역에 게이트 전극을 형성하는 동시에, 상기 캐패시터 영역에 대향 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 대향 전극을 형성하는 공정은,
    상기 도전막 위에, 상기 활성 영역의 상기 제 1 방향의 단부를 노출시키는 마스크층을 형성하고, 상기 마스크층을 마스크로 하여 상기 도전막을 에칭하는 공정인 것을 특징으로 하는 반도체장치의 제조 방법.
  9. 제 7 항에 있어서,
    상기 제 1 홈을 형성하는 공정은,
    평면에서 본 형상이 장방형이며, 상기 트랜지스터 영역과 상기 캐패시터 영역이 같은 폭을 갖는 활성 영역을 둘러싸는 홈을 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
  10. 제 7 항에 있어서,
    상기 제 2 홈을 형성하는 공정은,
    상기 제 2 홈의 저부에 형성된 상기 소자 분리막을 남기고, 상기 제 2 홈으로 획정된 상기 활성 영역의 벽면을 노출시키는 것을 특징으로 하는 반도체장치의 제조 방법.
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