JPH0697384A - 半導体記憶装置とその製造に用いる露光用マスク - Google Patents

Abstract

(57)【要約】 【目的】 さらなる素子面積の微細化に際して、ストレ
ージノードコンタクトのためのｎ型層と、隣接セルの素
子領域（ソース・ドレイン領域）との間のリークを防止
し、信頼性の高いトレンチ型キャパシタ構造を有する半
導体記憶装置を提供すること。 【構成】 トレンチキャパシタを有するＤＲＡＭにおい
て、シリコン基板１００の表面に市松状に形成されたシ
リコン柱１０１と、シリコン基板１００の表面のシリコ
ン柱１０１に囲まれた領域にシリコン柱１０１と自己整
合的に設けられたトレンチ１０２とを備え、シリコン柱
１０１にメモリセルのＭＯＳトランジスタを形成し、ト
レンチ１０２にメモリセルのキャパシタを形成したこと
を特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特にトレンチキャパシタを有する半導体記憶装置と
その製造に用いる露光用マスクに関する。

【０００２】

【従来の技術】近年、半導体記憶装置は高集積化，大容
量化の一途を辿っており、特に１個のＭＯＳＦＥＴと１
個のＭＯＳキャパシタから構成されるＭＯＳダイナミッ
クＲＡＭ（ＤＲＡＭ）においては、そのメモリセルの微
細化への研究が進んでいる。このようなメモリセルの微
細化に伴い、情報（電荷）を蓄積するキャパシタの面積
は減少し、この結果メモリ内容が誤って読み出された
り、或いはα線等によりメモリ内容が破壊されるソフト
エラーなどが問題になっている。

【０００３】このような問題を解決し、高集積化，大容
量化をはかるための方法として、占有面積を増大するこ
となく実質的にキャパシタの占有面積を拡大し、キャパ
シタ容量を増やして蓄積電荷量を増大させる様々な方法
が提案されている。その１つに、次のようなトレンチ型
キャパシタ構造を有するＤＲＡＭがある。このＤＲＡＭ
は、図２３（ａ）（ｂ）に示すように（（ａ）は平面
図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図）、シリコン
基板１の表面に溝（トレンチ）５（５₁ ，５₂ …）を形
成し、このトレンチ５の内壁にｎ型層６（６₁ ，６
₂ …）を形成し、この表面にキャパシタ絶縁膜７，プレ
ート電極８を順次埋め込んでキャパシタを形成するよう
にしたものである。なお、図中の９はゲート絶縁膜、１
０（１０₁ ，１０₂ …）はゲート電極、１１，１２はソ
ース・ドレイン領域、１４はビット線を示している。

【０００４】このような構造では、溝の内壁をＭＯＳキ
ャパシタとして利用するため、キャパシタ容量をプレー
ナ構造の数倍に高めることができる。従って、メモリセ
ルの占有面積を縮小しても蓄積電荷量の減少を防止する
ことが可能となり、小型でかつ蓄積容量の大きいＤＲＡ
Ｍを得ることができる。

【０００５】しかしながら、この構造では、隣接するメ
モリセルのトレンチ５₁ ，５₂ 間の距離が短くなると、
蓄えられた情報電荷がパンチスルーにより失われ易くな
り、データに誤りが生じることがある。これは、例えば
一方のトレンチ５₁ 側のｎ型層６₁ に情報電荷が蓄えら
れ、他方のトレンチ５₂ のｎ型層６₂ に蓄えられる情報
電荷が０の場合に、ｎ型層６₁ の情報電荷が他方のｎ型
層６₂ に移動するという現象として現れる。そして、ト
レンチ５の深さが深いほど、ｎ型層６の水平方向の拡散
長も大きくなるため、実質的に隣接するｎ型層間の距離
は近くなり、この現象は生じ易くなる。このため、例え
ば深さ５μｍのトレンチ５を形成した場合、トレンチ間
隔を実質的に１．５μｍ以下にすることは極めて困難で
あった。これは、ＤＲＡＭのさらなる高集積化を阻む大
きな問題となっている。

【０００６】そこで、この問題を解決するための方法の
１つとして、図２４，図２５（ａ）（ｂ）に示すように
（図２４は平面図、図２５（ａ）は図２４の矢視Ａ−
Ａ′断面図、図２５（ｂ）は図２４の矢視Ｂ−Ｂ′断面
図）、トレンチ５の内壁に絶縁膜２０を介して、ストレ
ージノード電極６，キャパシタ絶縁膜７，プレート電極
８を順次形成してキャパシタを形成する構造が提案され
ている（特開昭６１−６７９５４号公報）。ここで、２
１はストレージノード電極６とソース・ドレイン領域を
構成するｎ型層１１とを接続するためのｎ型層であり、
３１はビット線である。

【０００７】この構造では、トレンチ内壁が絶縁膜２０
で覆われているため、トレンチ間隔を小さくしても、図
２３に示した構造のようにｎ型層６₁ ，６₂ 間のパンチ
スルーによるリークのおそれはない。しかしながら、溝
の内壁の一部に形成され、ストレージノード電極６とソ
ース・ドレイン領域を構成するｎ型層１２とを接続する
ためのｎ型層２１と、隣接セルの素子領域（ソース・ド
レイン領域１２）との間に、リークが生じてしまうおそ
れがある。

【０００８】また、このｎ型層２１とストレージノード
電極６とを接続するためにトレンチ内壁の絶縁膜２０の
一部に形成されるストレージノードコンタクトのパター
ニングに際しても、非常に小さな穴状をなすように行う
必要があり、合わせずれによるリークの問題も大きい。
さらにまた、このようなセル構造ではプレート電極の段
差がプレート電極形成後のワード線、ビット線等の段切
れを引き起こす原因となり得る。また、このプレート電
極の段差を小さくするためにプレート電極の膜厚を小さ
くしようとすると、抵抗が高くなるという問題がある。

【０００９】

【発明が解決しようとする課題】このように従来のトレ
ンチ型キャパシタ構造においては、ストレージノード電
極とソース・ドレイン領域とを接続するためのｎ型層
と、隣接セルの素子領域（ソース・ドレイン領域）との
間に、リークが生じてしまうおそれがあるため、ストレ
ージノードコンタクトと隣接する素子領域との距離ｔを
十分に小さくすることができないという問題があった。
また、このことから、ストレージノードコンタクトのパ
ターニングには、非常に厳しい解像力と位置合わせが必
要とされていた。

【００１０】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、さらなる素子面積の微
細化に際して、ストレージノードコンタクトのためのｎ
型層と、隣接セルの素子領域（ソース・ドレイン領域）
との間のリークを防止し、信頼性の高いトレンチ型キャ
パシタ構造を有する半導体記憶装置を提供することにあ
る。

【００１１】また、さらなる微細化が進むにつれ、メモ
リセル占有面積が縮小化され、ＬＯＣＯＳ法による素子
分離では素子分離に要する面積の縮小に限界があるた
め、分離が困難となっている。しかしながら、トレンチ
を用いた分離方法では、多結晶シリコンで形成されるス
トレージノード電極をセル毎に分離するのは困難である
という問題があった。また、このような微細化に際して
の素子分離面積の低減への要請はセル領域のみならず、
周辺回路においても同様であった。さらにまた、プレー
ト電極が基板表面に至るように形成されるため、この段
差がプレート電極形成後のワード線、ビット線等の段切
れを引き起こす原因となっている。

【００１２】本発明の他の目的は、トレンチ分離を用い
て各セル毎にストレージノード電極を分離することので
きるＤＲＡＭを提供することにある。また、周辺回路の
素子分離領域の微細化をはかると共に、表面が平坦でキ
ャパシタ容量を十分得られるセル構造を提供することに
ある。

【００１３】また、本発明の別の目的は、半導体記憶装
置の製造に適した露光用マスクを提供することにある。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。

【００１５】即ち、本発明（請求項１）は、ＭＯＳトラ
ンジスタとＭＯＳキャパシタからなるメモリセルを有す
る半導体記憶装置において、半導体基板の表面に市松状
に形成された凸部（高さ１μｍ程度）と、基板の表面の
凸部に囲まれた領域に該凸部と自己整合的に設けられた
溝部（トレンチ）とを備え、凸部にメモリセルのＭＯＳ
トランジスタを形成し、溝部にメモリセルのキャパシタ
を形成するようにしたものである。

【００１６】本発明の望ましい実施態様としては、次の
ものがあげられる。 (1) 凸部の側面に絶縁膜が形成され、この絶縁膜は上面
からみると格子状につながっており、溝部はこの絶縁膜
と自己整合的に形成されていること。 (2) 凸部の表面にｎ型拡散層からなるＭＯＳトランジス
タのソース・ドレインが形成され、溝部の側面にｎ型拡
散層からなるキャパシタのプレート電極が形成され、こ
のプレート電極は、隣接する溝間でつながっており、Ｍ
ＯＳトランジスタのソース・ドレインとは分離されてい
ること。 (3) キャパシタのプレート電極は、凸部を取り囲み該凸
部同士の接近した部分で接続され格子状に配線されてい
ること。

【００１７】また、本発明（請求項２）は、透光性基板
上にマスクパターンを配設してなる露光用マスクにおい
て、マスクパターンとして露光量に対する光路長が異な
るように構成された位相シフタとしての半透明膜パター
ンを含み、該半透明膜パターンと透光性領域からなるパ
ターンが市松状に配置され、かつ市松状に配置されたパ
ターンの一部に補助シフタを配置したことを特徴とす
る。

【００１８】より具体的には、透光性基板上にマスクパ
ターンを配設してなり、市松状のパターンを露光するた
めの露光用マスクにおいて、 (1) マスクパターンとして露光量に対する光路長が異な
るように構成された位相シフタとしての半透明膜パター
ンを含み、該半透明膜パターンと透光性領域からなるパ
ターンが市松状に配置され、市松状に配置された透光性
領域からなるパターンの一部に透過光の暗部が形成され
るように最適化されたサイズの半透明膜パターンが配置
されていることを特徴とする。 (2) マスクパターンとして露光量に対する光路長が異な
るように構成された位相シフタとしての半透明膜パター
ンを含み、該半透明膜パターンと透光性領域からなるパ
ターンが市松状に配置され、市松状に配置された半透明
膜パターンの一部に透光性領域からなるパターンが配置
されていることを特徴とする。 (3) マスクパターンとして露光量に対する光路長が異な
るように構成された位相シフタとしての半透明膜パター
ンを含み、該半透明膜パターンと透光性領域からなるパ
ターンが帯状に配置され、かつ帯状に配置された透光性
領域からなるパターンの一部に補助パターンを配置し、
さらに帯状配置された半透明パターンの一部に窓があ
り、投光性領域が露出していることを特徴とする。

【００１９】

【作用】本発明（請求項１）によれば、市松状に設けた
凸部にＭＯＳＦＥＴを形成しているので、ＭＯＳＦＥＴ
同士は１μｍ程度の溝（キャパシタ形成用の溝ではな
く、凸部形成により得られる溝）によって分離されるこ
とになり、従って素子間の分離能力が高く段差が少な
い。市松状の配置により隣接セルの素子領域との間のリ
ークを少なくできるので、キャパシタ穴が大きくしてキ
ャパシタ容量を大きくすることができる。また、高い凸
部を形成するタイプのセルに比べ強度が高い。さらに、
市松配置とすることによりセルサイズを４Ｆ² にできる
（Ｆ：デザインルール）。

【００２０】また、本発明（請求項２）によれば、 (1) マスクパターンとして露光量に対する光路長が異な
るように構成されたいわゆる位相シフタとしての半透膜
がマスク上で市松状に配置され、かつこのパターンのな
い透光性領域に補助的な半透膜パターンである補助シフ
タが混在する。市松状に配置した位相シフタのパターン
はシフタエッジ利用型位相シフト法の効果により、像強
度コントラストが向上される。また、透光性領域上で補
助シフタが形成された部分では両エッジ利用の効果によ
り透過光の暗部が形成される。これにより所望の市松形
状が得られる。 (2) 補助的な半透膜パターンである補助シフタが市松状
に配置されている。市松状に配置した補助シフタはシフ
タエッジ利用型位相シフト法の効果により、像強度コン
トラストが向上される。また補助シフタそのものは両エ
ッジ利用の効果により透過光の暗部が形成される。これ
により所望の市松形状が得られる。 (3) マスク上に前記位相シフタと透光性領域からなるパ
ターンが帯状に配列し、かつ、前記帯状配列された透光
性領域からなるパターンの一部に補助パターンを具備
し、かつ前記帯状配列された位相シフタの一部には窓が
あり、そこでは位相反転がない透光性領域が露出してい
る。帯状の位相シフタのエッジでは、シフタエッジ利用
型位相シフト法の効果により像強度コントラストが向上
される。また、補助シフタおよび位相シフタ中の窓では
両エッジ利用の効果により透過光の暗部が形成される。
これにより、所望の市松形状が得られる。

【００２１】

【実施例】以下、本発明の詳細を図示の実施例によって
説明する。

【００２２】図１は、本発明の第１の実施例に係わるＤ
ＲＡＭセルのレイアウトを示す平面図であり、（ａ）は
オープンビットライン方式、（ｂ）はフォールデッドビ
ットライン方式である。（ａ）はセル面積が４Ｆ
² （Ｆ：デザインルール）にでき、（ｂ）は８Ｆ² とな
る。なお、図中１０１はシリコン柱（凸部）、１０２は
深いトレンチ（溝）、１０３は蓄積電極、１０４はＭＯ
ＳＦＥＴと蓄積電極とのコンタクト部を示している。

【００２３】図２，図３は、本実施例の素子構造を説明
するための図である。図２の平面図及び図３（ａ）の斜
視断面図に示すように、ｐ型シリコン基板１００の表面
の素子領域１０５を覆うようにＳｉＮ膜１０６が市松状
に形成され、このＳｉＮ膜１０６をマスクに基板１００
を１μｍ程度選択エッチングして、シリコン柱１０１が
形成されている。市松状に形成されたシリコン柱１０１
（高さ１μｍ程度）の側面には、サイドウォールとして
ＣＶＤ−ＳｉＯ₂ 膜１０７が形成され、市松のコーナー
同士の隙間にもこのサイドウォール１０７が充填され格
子状につながっている。そして、サイドウォール１０７
に囲まれた部位には、深さ３〜４μｍのトレンチ１０２
が設けられている。トレンチ１０２の側面にはプレート
電極となるｎ型拡散層１０８が形成され、この拡散層１
０８は穴同士が接近した部位で、互いに接続され格子状
の配線として機能するようになっている。

【００２４】そして、図３（ｂ）に示すように、トレン
チ１０８にはキャパシタ絶縁膜１０９を介して、蓄積電
極１１０となる多結晶シリコンが埋め込まれている。蓄
積電極１１０の上部には酸化膜１１１が埋め込まれ、基
板面と段差のない状態となっている。この酸化膜１１１
及びシリコン柱１０１の上にはそれぞれワード線１１２
が配設されている。一方、シリコン柱１０１の表面には
ＭＯＳＦＥＴのソース・ドレインとなるｎ型拡散層１１
３が形成されており、このｎ型拡散層１１３は基板表面
近くで蓄積電極１１０と接続されている。

【００２５】図４は、図３（ｂ）の構造の後にビット線
を形成した状態を示す断面図であり、ビット線１１４は
蓄積電極１１０のコンタクトとは反対側で、ＭＯＳトラ
ンジスタのソース・ドレインとなるｎ型拡散層１１３に
接続されている。このビット線コンタクトは、ワード線
１１２と自己整合的に設けられている。

【００２６】このような構成であれば、ＭＯＳＦＥＴは
高さ１μｍ程度のシリコン柱１０１に形成されるので、
ＭＯＳＦＥＴ同士はシリコン柱１０１を形成することに
よって結果的に形成される１μｍ程度の溝によって分離
される。このため、隣接するＭＯＳＦＥＴ同士の分離能
力が高いものとなる。トレンチ１０２が市松状に形成さ
れることから、ストレージノードとソース・ドレイン領
域を接続するためのｎ型拡散層１１３ａと、隣接セルの
素子領域との間のリークを抑制することができる。この
ため、トレンチ１０２を深く形成することができ、キャ
パシタ容量を大きくできる。トレンチ１０２内は蓄積電
極１１０で埋め込まれ、さらにシリコン柱１０１の上面
近くまで蓄積電極１１０が埋め込まれているので、表面
を平坦化することがでは段差が少ない。また、高いシリ
コン柱を形成しその側部にキャパシタを形成するタイプ
のセルに比べ強度が高く、さらに市松配置とすることに
よりセルサイズを４Ｆ² にできる利点がある。

【００２７】図５は、本発明の第２の実施例の要部構成
を示す断面図である。この実施例の蓄積電極１１０とＭ
ＯＳＦＥＴは、ワード線１１２に自己整合的に設けられ
た接続電極１１６によって接続されている。

【００２８】図６は、本発明の第３の実施例の要部構成
を示す斜視断面図である。この実施例では、図６（ａ）
に示すように、プレート電極２０８が多結晶シリコンに
よって形成され、プレート電極２０８と基板との界面に
は酸化膜２０１が形成されている。プレート電極２０８
は深いトレンチ１０２の側面及び底部，シリコン柱１０
１の側面に存在して、さらにプレート電極２０８はシリ
コン柱１０１のコーナー同士の近接領域にも充填され、
格子状の配線となっている。そして、図６（ｂ）に示す
ように、プレート電極２０８に囲まれた部分には、キャ
パシタ絶縁膜２０９を介して蓄積電極２１０が埋め込ま
れている。

【００２９】図７は、図６（ｂ）の構造の後にビット線
を形成した状態を示す断面図であり、蓄積電極２１０と
ＭＯＳＦＥＴのコンタクト部は部分的にプレート電極２
０８とキャパシタ絶縁膜２０９が除去され、シリコン柱
１０１の側面で蓄積電極２１０とＭＯＳＦＥＴのｎ型拡
散層１１３が接続されている。

【００３０】図８は、本発明の第４の実施例の要部構成
を示す断面図である。この実施例の蓄積電極２１０とＭ
ＯＳＦＥＴは、ワード線１１２と自己整合的に設けられ
た接続電極２１６によって接続されている。

【００３１】図９，図１０は、第１の実施例素子の製造
工程を示す断面図である。まず、図９（ａ）に示すよう
に、基板表面にＳｉＮ膜のマスク１０６を形成し、基板
を選択エッチングして１μｍ程度の浅い溝を形成する。
これにより、市松状のシリコン柱１０１を形成する。さ
らに、ＬＰＣＶＤ法でＳｉＯ₂ のサイドウォール１０７
を形成し、市松のコーナー部もサイドウォール１０７で
充填する。

【００３２】次いで、図９（ｂ）に示すように、ＳｉＮ
膜１０６及びサイドウォール１０７をマスクに基板を選
択エッチングし、深さ３〜４μｍ程度のトレンチ１０２
を形成し、このトレンチ１０２の側面にリンやヒ素をド
ーピングする。次いで、図９（ｃ）に示すように、試練
値１０２の側面にキャパシタ絶縁膜１０９を堆積し、蓄
積電極１１０となる多結晶シリコンを埋め込み、これに
リン拡散によりドーピングする。さらに、多結晶シリコ
ンの上部を酸化して酸化膜１１１を形成し、上部のキャ
パシタ絶縁膜１０９を取り除く。

【００３３】次いで、図１０（ａ）に示すように、リソ
グラフィ技術を用いて、シリコン柱１０１の一側面の酸
化膜１０７を取り除き、ＭＯＳＦＥＴと蓄積電極１１０
との接続のために多結晶シリコン１１０ａを埋め込む。
これにはヒ素をドープする。次いで、図１０（ｂ）に示
すように、キャパシタ部上に酸化膜１１１を形成し、さ
らにトレンチＲＩＥのマスク材１０６を取り除いた後、
ＭＯＳＦＥＴのゲート及びワード線１１２となる多結晶
シリコンを形成する。

【００３４】図１１は、第２の実施例における接続電極
の形成工程を示す断面図である。蓄積電極１１０を形成
するまでは第１の実施例と同様であり、この後に図１１
（ａ）に示すように、多結晶シリコン１１０ｂの堆積に
より蓄積電極１１０を持ち上げ、その上に酸化膜１１を
形成する。次いで、図１１（ｂ）に示すように、ワード
線１１２を形成した後、シリコン柱１０１の一方のサイ
ドウォール１０７を取り除き、接続電極１１６を形成す
る。なお、この接続電極１１６の形成に際しては、ワー
ド線１１２の側部の側壁残しの絶縁膜を形成することに
より、ワード線１１２と自己整合的に形成することがで
きる。

【００３５】図１２，図１３は、第３の実施例素子の製
造工程を示す断面図である。まず、図１２（ａ）に示す
ように、ＳｉＮ膜１０６及び酸化膜のサイドウォール１
０７をマスクに基板を選択エッチングしてトレンチ１０
２を形成した後、サイドウォール１０７をとり除き、露
出したトレンチ側面を酸化して厚さ〜５０ｎｍの酸化膜
２０１を形成する。次いで、図１２（ｂ）に示すよう
に、全面に多結晶シリコンからなるプレート電極２０８
（厚さ〜１００ｎｍ）を堆積し、レジストエッチバック
法で、基板面から０．３〜０．４μｍ程度エッチバック
する。これにより、トレンチ１０２内のみにプレート電
極２０８を形成する。

【００３６】次いで、図１３（ａ）に示すように、シリ
コン柱１０１の一側面のプレート電極２０８を部分的に
除去し、キャパシタ絶縁膜２０９を介して蓄積電極２１
０を埋め込む。そして、蓄積電極２１０の上部を酸化し
て酸化膜１１１を形成し、さらにキャパシタ絶縁膜２０
９の不要部分を除去する。次いで、図１３（ｂ）に示す
ように、シリコン柱の側面の酸化膜及び蓄積電極上部の
酸化膜１１１を一部除去し、ポリシリコン２１０ａによ
り蓄積電極２１０とシリコン柱１０１の一側面を接続す
る。次いで、図１３（ｃ）に示すように、酸化又は埋め
込みによりキャパシタ部をキャップし、ワード線（ゲー
ト電極）１１２を形成する。

【００３７】図１４は、本発明の第５の実施例の要部構
成を示す断面図である。この実施例では、トレンチ１０
２の底部で酸化膜２０１を除去し、露出したトレンチ側
面にプレート電極２０８としての多結晶シリコンからの
拡散で拡散層１０８を形成している。そして、この拡散
層同士をつなげることにより、プレート配線としてい
る。

【００３８】図１５は、本発明の第６の実施例の要部構
成を示すもので、（ａ）はビット線方向の断面図、
（ｂ）はワード線方向の断面図である。この実施例は、
蓄積電極（ストレージノード）３１０をプレート電極３
０８より下に作る例で、ストレージノード３１０とシリ
コン柱１０１の間には、窒化膜サイドウォール３０７と
プレート電極３０８が存在する。ストレージノード３１
０はシリコン柱１０１の側面でｎ型拡散層１１３に接続
されている。

【００３９】次に、本発明構造を形成する際に用いる露
光用マスクについて説明する。

【００４０】前述したシリコン柱を市松状に形成するパ
ターニングにおいて、市松模様の露光を通常マスクを用
いて行うと、限界解像寸法は、ラインアンドスペースの
限界解像寸法よりも大きく、また市松模様のコーナー部
の寸法制御性が悪い。そこで本発明では、シフタエッジ
利用型位相シフト法を用いてマスクパターンを形成し
た。

【００４１】シフタエッジ利用型マスクは、そのマスク
形成プロセスは簡単で解像力向上効果が大きく、大きな
フォーカスマージンが期待できるものの、露光後のレジ
ストパターンサイズが一様に決まるという問題がある。
即ち図１６（ａ）に示すようなマスクを用いた場合、
（a1）に示すマスクを透過した光は、（a2）に示すよう
な強度分布でレジストを露光することになるため、ネガ
レジストを用いたときのレジストパターンは（a3）に示
すように一定のサイズＦとなる。即ち、このマスクを用
いて形成されたレジストのパターンサイズＦは露光量に
よってのみ決定される。なお、図中６１は透光部、６２
は遮光部である。

【００４２】そこでエッジ利用型位相シフト法を用いて
微細パターン以外のパターンを形成する場合は、図１６
（ｂ）に示すようなエッジ利用型位相シフト法を用い
る。この場合、パターン幅ｄが大きいときにそれぞれの
エッジで形成された透過光の暗部が合成される。ここで
は（b1）に示すマスクを透過した光は、（b2）に示すよ
うな強度分布でレジストを露光することになるため、ネ
ガレジストを用いたときのレジストパターンは（b3）に
示すようにパターン幅ｄよりもやや大きいものとなる。
この手法を両エッジ利用型と呼ぶ。この手法により微細
パターン以外の小パターンを形成することができる。

【００４３】本発明におけるマスクパターンは、所望の
市松パターンを形成するために図１６（ａ）と（ｂ）の
マスクパターンを組み合わせて形成するものである。以
下、露光用マスクの実施例について説明する。

【００４４】図１７，図１８は本発明の第７の実施例
で、露光用マスクの一部のパターン領域及びその細部、
該パターン領域を示す平面図である。この露光用マスク
は市松状に配置されたパターンが透過光の明部を形成す
る。このときパターンのない透光性領域とのシフタエッ
ジ利用効果でコントラストが向上される。透過光の明部
はパターンと透光性領域の混在パターンで両エッジ利用
の効果で形成される。また、図１７（ａ）以外はは透過
光の明部を形成するパターンと補助シフタがつながって
いるため、補助シフタのハガレなどに強い。

【００４５】本実施例のパターンサイズの例を説明する
と、ニコン製エキシマ・ステッパーＥＸ＆Ａのネガレジ
ストでデザインルール０．３５μｍとすると、短辺が
０．３５μｍ，長辺が０．７μｍの２：１の市松パター
ンで、補助シフタサイズは、 図１７(a) が 0.1μm × 0.5μm 程度 図１７(b) が 0.1μm × 0.7μm 程度 図１７(c) が0.35μm × 0.1μm 程度 図１７(d) が 0.1μm × 0.1μm 程度 図１７(e) が 0.1μm × 0.1μm 程度 図１７(f) が 0.1μm × 0.1μm 程度 図１８(a) が0.35μm × 0.1μm 程度 図１８(b) が0.35μm × 0.1μm 程度 図１８(c) が２シフタで0.35μm × 0.1μm と 0.1μm
× 0.2μm 程度 図１８(d) が0.35μm × 0.1μm 程度 図１８(e) の窓の大きさが0.25μm × 0.6μm 程度 図１８(f) の窓の大きさが0.25μm ×0.15μm 程度 であり、いずれも透光性領域６１とパターン領域６２の
混在部で両エッジの効果が現われるサイズであることが
ポイントとなる。

【００４６】かくして本実施例によれば、マスクパター
ンとして露光量に対する光路長が異なるように構成され
たいわゆる位相シフタとしての半透膜がマスク上で市松
状に配置され、かつこのパターンのない透光性領域に補
助的な半透膜パターンである補助シフタが混在してい
る。そして、市松状に配置した位相シフタのパターンは
シフタエッジ利用型位相シフト法の効果により、像強度
コントラストが向上される。また、透光性領域上で補助
シフタが形成された部分では両エッジ利用の効果により
透過光の暗部が形成される。これにより所望の市松形状
が得られる。

【００４７】図１９，図２０は、本発明の第８の実施例
で、露光用マスクの一部のパターン領域及びその細部、
該パターン領域を示す平面図である。この露光用マスク
は補助シフタが市松状に配置されそれが両エッジ利用に
より透過光の暗部が形状される。そして、その他の領域
が透過光の明部となり、パターンと透光性領域との間で
シフタエッジ利用の効果があるため像強度コントラスト
が向上される。

【００４８】本実施例のパターンサイズの例を説明する
と、ニコン製エキシマ・ステッパーＥＸ＆Ａのネガレジ
ストでデザインルール０．３５μｍとすると、短辺が
０．３５μｍ、長辺が０．７μｍの２：１の市松パター
ンで補助シフタサイズ（或いは補助スリットサイズ）
は、 図１９(a) のシフタが0.35μm × 0.4μm 程度 図１９(b) のシフタが0.35μm × 0.2μm 程度 図１９(c) のシフタが0.35μm × 0.5μm 程度で、 0.1
μm × 0.1μm 程度のスリット（シフタ）がある 図１９(d) のスリットが0.35μm × 0.1μm 程度 図２０(a) のシフタが0.25μm × 0.1μm 程度を２つ
（上下）と、0.25μm ×0.2μm 程度（中） 図２０(b) のシフタが0.25μm × 0.6μm 程度、 図２０(c) のシフタが0.35μm × 0.7μm 程度で、窓が
0.1μm × 0.2μm 程度 図２０(d) のシフタが0.35μm × 0.7μm 程度で、窓が
0.1μm × 0.1μm 程度 図２０(e) のシフタが0.35μm × 0.7μm 程度で、窓が
0.1μm × 0.1μm 程度 であり、いずれも透光性領域（１１）とパターン領域
（１２）の混在部で両エッジの効果が現われるサイズで
あることがポイントとなる。

【００４９】かくして本実施例によれば、補助的な半透
膜パターンである補助シフタが市松状に配置され、市松
状に配置した補助シフタはシフタエッジ利用型位相シフ
ト法の効果により、像強度コントラストが向上される。
また、補助シフタそのものは両エッジ利用の効果により
透過光の暗部が形成される。これにより、所望の市松形
状が得られる。

【００５０】図２１，図２２は本発明の第９の実施例
で、露光用マスクの一部のパターン領域及びその細部、
該パターン領域を示す平面図である。この露光用マスク
は、帯状に配置されたパターンとその間の透光性領域と
でシフタエッジ利用の効果で、像強度コントラストが向
上される。透過光の暗部は帯状パターン中の窓と透光性
領域中の補助シフタとで形成される。シフタによる透過
光の暗部と透光性領域による透過光の明部とでアンバラ
ンスになることがあるが、露光の際に露光量の最適化や
寸法変換差をパターンにつけることで、市松形状のアン
バランスを取り除くことができる。また、この場合、コ
ーナー部の光強度がシフタエッジ効果で０に近づけられ
ているのでコーナー形状が露光量に依存しにくくなり、
コーナー部の寸法制御性が向上される。また、図２０
（ｅ）は透過光の明部を形成するパターンと補助シフタ
がつながっているため補助シフタのハガレなどに強い。

【００５１】本実施例のパターンサイズの例を説明する
と、ニコン製エキシマ・ステッパーＥＸ＆Ａのネガレジ
ストでデザインルール０．３５μｍとすると、短辺が
０．３５μｍ、長辺が０．７μｍの２：１の市松パター
ンで補助シフタサイズ（或いは補助スリットサイズ）
は、 図２１(a) が 0.1μm × 0.7μm 程度 図２１(b) が 0.1μm × 0.6μm 程度 図２１(c) が0.35μm × 0.1μm 程度 図２１(d) が 0.1μm × 0.2μm 程度 図２２(a) が 0.1μm × 0.2μm 程度 図２２(b) が0.35μm × 0.3μm 程度 図２２(c) が 0.1μm × 0.6μm 程度 であり、いずれも透光性領域（１１）とパターン領域
（１２）の混在部で両エッジ効果が現われるサイズであ
ることがポイントとなる。

【００５２】かくして本実施例によれば、マスク上に位
相シフタと透光性領域からなるパターンが帯状に配列
し、かつ帯状配列された透光性領域からなるパターンの
一部に補助パターンを配置し、さらに帯状配列された位
相シフタの一部には窓があり、そこでは位相反転がない
透光性領域が露出している。帯状の位相シフタのエッジ
では、シフタエッジ利用型位相シフト法の効果により像
強度コントラストが向上される。また、補助シフタ及び
位相シフタ中の窓では両エッジ利用の効果により透過光
の暗部が形成される。これにより、所望の市松形状が得
られる。

【００５３】以上、露光用マスクについての実施例を説
明してきたが、位相シフタ層は必ずしも１８０度の位相
シフタである必要はなく、１８０度近傍でエッジの光強
度分布をシャープに低下させる程度であれば、１８０度
をいくらか外れたものでもよい。また、透過率も１００
％である必要はなくエッジの光強度分布をシャープに低
下させる程度であればよい。実施例でのパターンは縦横
比２：１の市松配位をねらいとしたものであるが、その
縦横比や寸法はそれに限るものではない。寸法の大きな
ものでは両エッジ利用の効果が得られないために、スリ
ットや穴補助シフタ等を補足するパターンにする。実施
例は、デザインルール０．３〜０．４を意識した例にす
ぎない。

【００５４】また、実施例のシフタ部と透光性領域部を
反転させることもできる。また、本発明は市松状にＳｉ
柱が配位する新セル構造の露光用マスクとして用いられ
るだけでなく市松状配位でそのコーナー部が離れている
パターンを形成するための露光用マスクとして適応する
ことができる。また、レジスト形状マスクパターンに寸
法変換差を入れることも可能である。また、遮光膜との
混在マスクとしても可能である。

【００５５】

【発明の効果】以上詳述したように本発明によれば、市
松状に配置された凸部（シリコン柱）にＭＯＳトランジ
スタを形成し、四方をこの凸部で囲まれたトレンチ部に
キャパシタを形成することにより、セルサイズの小さな
信頼性の高いキャパシタ容量の大きなメモリ・セルが実
現できる。

【００５６】また、本発明の露光用マスクによれば、通
常マスクの遮光膜パターンの代わりに所定の透過率を有
し、かつ他の部分とは光路長が異なるシフタパターンを
配設するようにしているため、エッジ利用の効果によ
り、コントラストの向上効果を得ることができる。ま
た、コーナー部の光強度が片エッジ利用の効果で０に近
づけられシャープな光強度分布が得られるため、コーナ
ー形状が露光量に依存しにくくなり、寸法制御性が向上
される。また、孤立補助シフタがないものでは、マスク
作成時に問題となるシフタハガレが起こり難くなる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係わるＤＲＡＭセルの
レイアウトを示す平面図、

【図２】第１の実施例の素子構造を説明するための平面
図、

【図３】第１の実施例の素子構造をを説明するための斜
視断面図、

【図４】第１の実施例の要部構成を示す断面図、

【図５】本発明の第２の実施例の要部構成を示す断面
図、

【図６】本発明の第３の実施例の要部構成を示す斜視断
面図、

【図７】本発明の第３の実施例の要部構成を示す断面
図、

【図８】本発明の第４の実施例の要部構成を示す断面
図、

【図９】第１の実施例素子の製造工程を示す断面図、

【図１０】第１の実施例素子の製造工程を示す断面図、

【図１１】第２の実施例素子の製造工程を示す断面図、

【図１２】第３の実施例素子の製造工程を示す断面図、

【図１３】第３の実施例素子の製造工程を示す断面図、

【図１４】第５の実施例の要部構成を示す断面図、

【図１５】第６の実施例の要部構成を示す断面図、

【図１６】シフタエッジ利用型位相シフト法の原理を示
す図、

【図１７】本発明の第７の実施例の露光用マスクパター
ンを示す図、

【図１８】本発明の第７の実施例の露光用マスクパター
ンを示す図、

【図１９】本発明の第８の実施例の露光用マスクパター
ンを示す図、

【図２０】本発明の第８の実施例の露光用マスクパター
ンを示す図、

【図２１】本発明の第９の実施例の露光用マスクパター
ンを示す図、

【図２２】本発明の第９の実施例の露光用マスクパター
ンを示す図、

【図２３】従来のトレンチ型キャパシタ構造を有するＤ
ＲＡＭのセル構造を示す図、

【図２４】従来のトレンチ型キャパシタ構造を有するＤ
ＲＡＭのセル構造を示す図、

【図２５】図２４の矢視Ａ−Ａ′断面及び矢視Ｂ−Ｂ′
断面を示す図。

【符号の説明】

１０１…シリコン柱（凸部）、 １０２…トレンチ（溝部）、 １０３…蓄積電極、 １０４…コンタクト部、 １０５…素子領域、 １０６…ＳｉＮ膜、 １０７…サイドウォール、 １０８…ｎ型拡散層、 １０９…キャパシタ絶縁膜、 １１０…プレート電極、 １１１…酸化膜、 １１２…ワード線、 １１３…ｎ型拡散層、 １１４…ビット線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｃ 8427−4Ｍ 7352−4Ｍ Ｈ０１Ｌ 21/30 ３１１ Ｗ (72)発明者 橋本 耕治 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 井上 壮一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体基板の表面に市松状に形成された凸
   部と、前記基板の表面の凸部に囲まれた領域に該凸部と
   自己整合的に設けられた溝部とを備え、前記凸部にメモ
   リセルのＭＯＳトランジスタが形成され、前記溝部にメ
   モリセルのキャパシタが形成されてなることを特徴とす
   る半導体記憶装置。
2. 【請求項２】透光性基板上にマスクパターンを配設して
   なる露光用マスクにおいて、前記マスクパターンとして
   露光量に対する光路長が異なるように構成された位相シ
   フタとしての半透明膜パターンを含み、該半透明膜パタ
   ーンと透光性領域からなるパターンが市松状に配置さ
   れ、かつ市松状に配置された透光性領域からなるパター
   ン又は半透明膜パターンの一部に補助シフタが配置され
   ていることを特徴とする露光用マスク。