JP2009170750A - 半導体装置とその製造方法 - Google Patents
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Abstract
ロジックプロセスとの整合性の高い、メモリセルを含む半導体装置及びその製造方法を提供する。
【解決手段】
半導体装置は、半導体基板の主面側に画定され、各々が、長尺状の平面視形状を有し、トランジスタ部とキャパシタ部を含む、複数の活性領域と、活性領域を取り囲んで半導体基板に形成された溝部と、該溝部を埋め込んだ絶縁材とを含むSTIと、各活性領域のキャパシタ部の幅方向両側のSTIの絶縁材を底部を残して掘り下げ、活性領域側壁を露出するキャパシタ用凹部と、各活性領域のトランジスタ部上面上に形成され、第1絶縁膜とその上の第1導電層とを含む絶縁ゲート電極構造と、各活性領域のキャパシタ部の上面上と露出された側面上に形成され、第1絶縁膜と同一材料で形成された第2絶縁膜と、第2絶縁膜を覆い、複数の活性領域に亘って、第1導電層と同一材料で形成された第2導電層とを含むMISキャパシタ構造と、を有する。
【選択図】 図2
Description
半導体基板と、
前記半導体基板上に第1方向に延在し、トランジスタ領域とキャパシタ領域を含む活性領域と、
前記トランジスタ領域の周辺に形成された第1溝と、
前記第1溝に形成された素子分離膜と、
前記キャパシタ領域の周辺に形成された第2溝と、
前記トランジスタ領域上に形成された第1絶縁膜と、前記第1絶縁膜上に形成された第1導電層とを含む第1トランジスタと、
前記キャパシタ領域上及び前記第2溝の壁面に形成された第2絶縁膜と、前記第2絶縁膜上であって前記活性領域の前記第1方向の端部を露出するように形成された第2導電層とを含む第1キャパシタと、
を有することを特徴とする半導体装置
が提供される。
半導体基板に第1方向に延在し、トランジスタ領域とキャパシタ領域を含む活性領域を画定する溝を形成する工程と、
前記溝に第1絶縁膜を埋め込む工程と、
前記キャパシタ領域を囲う前記溝に形成された前記第1絶縁膜の少なくとも一部を除去する工程と、
前記活性領域上及び、前記第1絶縁膜の少なくとも一部が除去された前記溝の側壁に、第2絶縁膜及び第1導電膜を形成する工程と、
前記第1導電膜をエッチングして、前記トランジスタ領域に第1導電パターンを形成するとともに、前記活性領域の前記第1方向の端部を露出させるように前記キャパシタ領域に第2導電パターンを形成する工程と、
を含むことを特徴とする半導体装置の製造方法
が提供される。
(付記1)
半導体基板と、
前記半導体基板上に第1方向に延在し、トランジスタ領域とキャパシタ領域を含む活性領域と、
前記トランジスタ領域の周辺に形成された第1溝と、
前記第1溝に形成された素子分離膜と、
前記キャパシタ領域の周辺に形成された第2溝と、
前記トランジスタ領域上に形成された第1絶縁膜と、前記第1絶縁膜上に形成された第1導電層とを含む第1トランジスタと、
前記キャパシタ領域上及び前記第2溝の壁面に形成された第2絶縁膜と、前記第2絶縁膜上であって前記活性領域の前記第1方向の端部を露出するように形成された第2導電層とを含む第1キャパシタと、
を有することを特徴とする半導体装置。
(付記2)
半導体基板と、
前記半導体基板上に第1方向に延在し、トランジスタ領域とキャパシタ領域を含む活性領域と、
前記トランジスタ領域の周辺に形成された第1溝と、
前記第1溝に形成された素子分離膜と、
前記キャパシタ領域の周辺に形成された第2溝と、
前記トランジスタ領域上に形成された第1絶縁膜と、前記第1絶縁膜上に形成された第1導電層とを含む第1トランジスタと、
前記キャパシタ領域上及び前記第2溝の壁面に形成された第2絶縁膜と、前記第2絶縁膜上に形成された第2導電層とを含む第1キャパシタと、
を有し、前記活性領域の前記第1方向の第1端部は、前記第2導電層の第2端部より突出していることを特徴とする半導体装置。
(付記3)
前記活性領域の平面視形状の側辺が直線状であり、前記トランジスタ領域と前記キャパシタ領域とが同じ幅を有する付記1または2記載の半導体装置。
(付記4)
前記第2溝の側壁に第3絶縁膜を有し、前記第2溝の底部に第4絶縁膜を有し、前記第4絶縁膜は前記第3絶縁膜より厚いことを特徴とする付記1〜3のいずれか1項記載の半導体装置。
(付記5)
前記第1導電層は、前記第1方向に直交する方向に延在することを特徴とする付記1〜4のいずれか1項記載の半導体装置。
(付記6)
前記活性領域は、前記第1方向中央部にコンタクト領域を有し、前記コンタクト領域に対して前記第1トランジスタと反対側に第2トランジスタを有し、前記コンタクト領域に対して前記第1キャパシタと反対側に第2キャパシタを有する付記1〜5のいずれか1項記載の半導体装置。
(付記7)
前記半導体基板の主面が(001)面であり、前記活性領域側壁が(100)面または(010)面である付記1〜6のいずれか1項記載の半導体装置。
(付記8)
前記第1絶縁膜、第2絶縁膜の厚さは、2nm〜7nmの範囲内である付記7記載の半導体装置。
(付記9)
半導体基板に第1方向に延在し、トランジスタ領域とキャパシタ領域を含む活性領域を画定する溝を形成する工程と、
前記溝に第1絶縁膜を埋め込む工程と、
前記キャパシタ領域を囲う前記溝に形成された前記第1絶縁膜の少なくとも一部を除去する工程と、
前記活性領域上及び、前記第1絶縁膜の少なくとも一部が除去された前記溝の側壁に、第2絶縁膜及び第1導電膜を形成する工程と、
前記第1導電膜をエッチングして、前記トランジスタ領域に第1導電パターンを形成するとともに、前記活性領域の前記第1方向の端部を露出させるように前記キャパシタ領域に第2導電パターンを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
(付記10)
前記第2導電パターンを形成する工程は、前記第1導電膜上に、前記活性領域の前記第1方向の端部を露出させるマスク層を形成し、前記マスク層をマスクとして前記第1導電膜をエッチングする工程であることを特徴とする付記9記載の半導体装置の製造方法。
(付記11)
前記溝を形成する工程は、平面視形状の側辺が直線状であり、前記トランジスタ領域と前記キャパシタ領域とが同じ幅を有する活性領域を囲う溝を形成することを特徴とする付記9または10記載の半導体装置の製造方法。
(付記12)
前記絶縁膜の少なくとも一部を除去する工程は、前記溝の底部に形成された前記絶縁膜を残し、前記溝で画定された前記活性領域の壁面を露出させることを特徴とする付記9〜11のいずれか1項記載の半導体装置の製造方法。
(付記13)
前記溝を形成する工程は、(001)面の前記半導体基板の主面に、前記側壁が(100)面または(010)面である前記溝を形成し、
前記第1絶縁膜の少なくとも一部を除去する工程は、(100)面または(010)面である前記側壁を露出する付記9〜12のいずれか1項記載の半導体装置の製造方法。
(付記14)
前記第2絶縁膜を形成する工程は、前記側壁を熱酸化する付記13記載の半導体装置の製造方法。
2,24 絶縁膜(STI)
3,26 絶縁膜、
3t ゲート絶縁膜、
3c キャパシタ誘電体膜、
4,27 導電層、
4t、G ゲート電極、
4c、CE 対向電極、
PW p型ウェル、
AR 活性領域、
BC ビットコンタクト領域、
WL ワード線、
WC ワードコンタクト領域、
MC メモリセル、
Cap キャパシタ、
Tr トランジスタ、
Claims (10)
- 半導体基板と、
前記半導体基板上に第1方向に延在し、トランジスタ領域とキャパシタ領域を含む活性領域と、
前記トランジスタ領域の周辺に形成された第1溝と、
前記第1溝に形成された素子分離膜と、
前記キャパシタ領域の周辺に形成された第2溝と、
前記トランジスタ領域上に形成された第1絶縁膜と、前記第1絶縁膜上に形成された第1導電層とを含む第1トランジスタと、
前記キャパシタ領域上及び前記第2溝の壁面に形成された第2絶縁膜と、前記第2絶縁膜上であって前記活性領域の前記第1方向の端部を露出するように形成された第2導電層とを含む第1キャパシタと、
を有することを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に第1方向に延在し、トランジスタ領域とキャパシタ領域を含む活性領域と、
前記トランジスタ領域の周辺に形成された第1溝と、
前記第1溝に形成された素子分離膜と、
前記キャパシタ領域の周辺に形成された第2溝と、
前記トランジスタ領域上に形成された第1絶縁膜と、前記第1絶縁膜上に形成された第1導電層とを含む第1トランジスタと、
前記キャパシタ領域上及び前記第2溝の壁面に形成された第2絶縁膜と、前記第2絶縁膜上に形成された第2導電層とを含む第1キャパシタと、
を有し、前記活性領域の前記第1方向の第1端部は、前記第2導電層の第2端部より突出していることを特徴とする半導体装置。 - 前記活性領域の平面視形状の側辺が直線状であり、前記トランジスタ領域と前記キャパシタ領域とが同じ幅を有する請求項1または2記載の半導体装置。
- 前記第2溝の側壁に第3絶縁膜を有し、前記第2溝の底部に第4絶縁膜を有し、前記第4絶縁膜は前記第3絶縁膜より厚いことを特徴とする請求項1〜3のいずれか1項記載の半導体装置。
- 前記第1導電層は、前記第1方向に直交する方向に延在することを特徴とする請求項1〜4のいずれか1項記載の半導体装置。
- 前記活性領域は、前記第1方向中央部にコンタクト領域を有し、前記コンタクト領域に対して前記第1トランジスタと反対側に第2トランジスタを有し、前記コンタクト領域に対して前記第1キャパシタと反対側に第2キャパシタを有する請求項1〜5のいずれか1項記載の半導体装置。
- 半導体基板に第1方向に延在し、トランジスタ領域とキャパシタ領域を含む活性領域を画定する溝を形成する工程と、
前記溝に第1絶縁膜を埋め込む工程と、
前記キャパシタ領域を囲う前記溝に形成された前記第1絶縁膜の少なくとも一部を除去する工程と、
前記活性領域上及び、前記第1絶縁膜の少なくとも一部が除去された前記溝の側壁に、第2絶縁膜及び第1導電膜を形成する工程と、
前記第1導電膜をエッチングして、前記トランジスタ領域に第1導電パターンを形成するとともに、前記活性領域の前記第1方向の端部を露出させるように前記キャパシタ領域に第2導電パターンを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第2導電パターンを形成する工程は、前記第1導電膜上に、前記活性領域の前記第1方向の端部を露出させるマスク層を形成し、前記マスク層をマスクとして前記第1導電膜をエッチングする工程であることを特徴とする請求項7記載の半導体装置の製造方法。
- 前記溝を形成する工程は、平面視形状の側辺が直線状であり、前記トランジスタ領域と前記キャパシタ領域とが同じ幅を有する活性領域を囲う溝を形成することを特徴とする請求項7または8記載の半導体装置の製造方法。
- 前記絶縁膜の少なくとも一部を除去する工程は、前記溝の底部に形成された前記絶縁膜を残し、前記溝で画定された前記活性領域の壁面を露出させることを特徴とする請求項7〜9のいずれか1項記載の半導体装置の製造方法。
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