JP2010192816A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】
ロジックプロセスと適合性が高く、ノイズに対して強い耐性を有するメモリ回路を含む半導体装置とその製造方法を提供する。
【解決手段】
半導体装置は、複数のメモリセルが第１および第２の方向に沿って行列状に配置されたメモリセルアレイ、および第１および第２のセンスアンプを含む複数のセンスアンプ、を形成した半導体基板を含み、メモリセルの各々は絶縁ゲート電極とその両側に形成されたビット線コンタクト領域と他のソース／ドレイン領域を備えたトランジスタと、他のソース／ドレイン領域に接続されたキャパシタとによって構成される。メモリセルアレイ上方に、第１の方向に沿って延在し、複数のビット線コンタクト了以金に接続され、第２の方向に並んで配置された複数のビット線を含む。第１のセンスアンプに接続される第１対のビット線は、第１配線層で形成され、第２のセンスアンプに接続される第２対のビット線は、第１の配線層と異層の第２配線層で形成される。
【選択図】 図６
ロジックプロセスと適合性が高く、ノイズに対して強い耐性を有するメモリ回路を含む半導体装置とその製造方法を提供する。
【解決手段】
半導体装置は、複数のメモリセルが第１および第２の方向に沿って行列状に配置されたメモリセルアレイ、および第１および第２のセンスアンプを含む複数のセンスアンプ、を形成した半導体基板を含み、メモリセルの各々は絶縁ゲート電極とその両側に形成されたビット線コンタクト領域と他のソース／ドレイン領域を備えたトランジスタと、他のソース／ドレイン領域に接続されたキャパシタとによって構成される。メモリセルアレイ上方に、第１の方向に沿って延在し、複数のビット線コンタクト了以金に接続され、第２の方向に並んで配置された複数のビット線を含む。第１のセンスアンプに接続される第１対のビット線は、第１配線層で形成され、第２のセンスアンプに接続される第２対のビット線は、第１の配線層と異層の第２配線層で形成される。
【選択図】 図６
Description
本発明は、半導体装置とその製造方法に関し、特にトランジスタとキャパシタを有するメモリセルを備えた半導体装置とその製造方法に関する。
１トランジスタ／１キャパシタ構成のダイナミックランダムアクセスメモリセル（ＤＲＡＭ）は、アクセストランジスタの１方の電流端子がビット線に接続され、他方の電流端子がキャパシタの蓄積電極に接続される。通常、１つの活性領域上に２本のゲート電極を配置して、中間、両側に３つのソース／ドレイン領域を形成して２つのトランジスタを形成し、中間のソース／ドレイン領域を共通のビット線接続領域とし、両側のソース／ドレイン領域をそれぞれキャパシタに接続して２つのメモリセルを形成する。
行列状に配置したメモリセルに対して、例えば列方向にワード線を配置し、行方向にビット線を配置する。オープンビット線構成では、異なるメモリセルエリアの２本のビット線をセンスアンプに接続する。メモリセル当りの占有面積を小さくできるメリットがあるが、１つのメモリセルエリアで発生したノイズはビット線対の一方にしか乗らないため、ノイズに対して弱い。フォールデッドビット線構成では、同一のメモリセルエリアに配置した２本のビット線をセンスアンプに接続し、記憶内容を読み出すメモリセルを一方のビット線に接続し、他方のビット線には記憶内容を読み出すメモリセルは接続しない。ビット線単位長当りのメモリセル数は半分になる。対象とするメモリセルエリアで発生したノイズはビット線対の両方に乗るため、ノイズに強いが、占有面積が大きくなり易い。
キャパシタの構造として、プレーナ型、トレンチ型、スタック型などが知られている。素子分離構造としては、局所酸化（ＬＯＣＯＳ）とトレンチ分離が知られている。メモリセル集積密度の向上のため、１メモリセルの占有面積を減少しようとすると、トランジスタの占有面積を減少すると共にキャパシタの占有面積を減少することが望まれる。
ＤＲＡＭ専用の半導体装置においては、スタック型などの特殊な構造を採用してキャパシタ面積を抑制し、集積度を高めている。但しこのような特殊な構造は、メモリと論理回路等とを混載する混載半導体装置の製造プロセスには合いにくい。混載半導体装置のＤＲＡＭの構造は、特殊な構造を用いず、通常の半導体プロセスを用いて製造できることが望ましい。
上述したようにキャパシタ面積を抑制し、集積度を高めた例としては、メモリセルエリアをビット線方向で複数の区画に分割し、メモリセルの上方に２層のビット線を配置し、メモリセルを下側ビット線に接続し、区画の境界で下側ビット線を上側ビット線に、上側ビット線を下側ビット線に切り換え接続することが提案されている。本例では、同一のビット線が、ある区画では下側ビット線となり、隣接する区画では上側ビット線になる。フォールデッドビット線構成であるが、ワード線とビット線の全交点にメモリセルが配置される。
また、キャパシタ面積を抑制し、集積度を高めた他の例としては、アクセストランジスタを分離するトレンチの側壁にキャパシタを設け、トレンチを素子分離と、キャパシタとの２つの用途に使用することが提案されている。
また、キャパシタ面積を抑制し、集積度を高めた他の例としては、活性領域を画定する局所酸化（ＬＯＣＯＳ）型のフィールド絶縁層を形成し、活性領域内にトランジスタを形成した後、トランジスタに隣接する活性領域に各メモリセル毎にトレンチを形成し、トレンチ表面に不純物拡散領域を形成し、誘電体膜で覆い、対向電極を形成し、さらに誘電体膜、蓄積電極を積層して、拡散領域と蓄積電極とが対向電極を両側から挟むキャパシタ構成が提案されている。
また、キャパシタ面積を抑制し、集積度を高めた他の例としては、ビット線の長さ方向途中位置で、ビット線の配列を切り換え、ビット線間の干渉雑音を低減することが提案されている。
本発明の目的は、ノイズに対して強い耐性を有するメモリ回路を含む半導体装置を提供することである。
本発明の他の目的は、論理回路の製造プロセスと適合性の高いメモリ回路を含む半導体装置の製造方法を提供することである。
本発明の１観点によれば、
各々が絶縁ゲート電極と前記絶縁ゲート電極の両側に形成されたビット線コンタクト領域と他のソース／ドレイン領域を備えたトランジスタと、前記他のソース／ドレイン領域に接続されたキャパシタとによって構成される、複数のメモリセルが、第１および第２の方向に沿って行列状に配置されたメモリセルアレイ、および第１および第２のセンスアンプを含む複数のセンスアンプ、を形成した半導体基板と、
前記メモリセルアレイ上方で、前記第１の方向に沿って延在し、前記第２の方向に並んで配置された複数のビット線であって、第１配線層で形成され、前記第１のセンスアンプに接続される第１対のビット線と、第２配線層で形成され、前記第２のセンスアンプに接続される第２対のビット線と、を含む複数のビット線と、
を有し、前記複数のビット線の各々は複数の前記ビット線コンタクト領域に接続され、前記第１の配線層と前記第２の配線層は異なる層である、半導体装置
が提供される。
各々が絶縁ゲート電極と前記絶縁ゲート電極の両側に形成されたビット線コンタクト領域と他のソース／ドレイン領域を備えたトランジスタと、前記他のソース／ドレイン領域に接続されたキャパシタとによって構成される、複数のメモリセルが、第１および第２の方向に沿って行列状に配置されたメモリセルアレイ、および第１および第２のセンスアンプを含む複数のセンスアンプ、を形成した半導体基板と、
前記メモリセルアレイ上方で、前記第１の方向に沿って延在し、前記第２の方向に並んで配置された複数のビット線であって、第１配線層で形成され、前記第１のセンスアンプに接続される第１対のビット線と、第２配線層で形成され、前記第２のセンスアンプに接続される第２対のビット線と、を含む複数のビット線と、
を有し、前記複数のビット線の各々は複数の前記ビット線コンタクト領域に接続され、前記第１の配線層と前記第２の配線層は異なる層である、半導体装置
が提供される。
ノイズに対する耐性が向上する。
本願発明者の一人、小川と同僚は、先に、トレンチで囲んだキャパシタを用いたＤＲＡＭを含む混載半導体装置を提案した（特願２００８−００８８２５号）。この提案に基づく混載半導体装置の開発が継続して行なわれている。
以下、図面を参照して先の提案に基づく半導体装置の研究例１を説明する。
図１Ａは、メモリ混載ロジック半導体装置ＩＣの平面構成を概略的に示す。半導体装置ＩＣの周辺部には入出力回路Ｉ／Ｏが配置され、中央部にメモリ回路ＭＧを分散配置した論理回路ＬＧが配置されている。
図１Ｂは、メモリ回路ＭＧの構成例を示す。ワードデコーダＤＣの両側にセンスアンプＳＡを分散配置したメモリセル群ＭＣＧが配置され、一端（図では下端）にセカンドアンプＡＭと入出力・アドレスコントローラＩ／Ｏ・ＡＤＣが配置されている。
図１Ｃは、メモリセル群ＭＣＧの等価回路の例を示す。メモリセルＭＣが行列状に配置される。各メモリセルＭＣは、ビット線ＢＬに接続された１方の電流端子と所定のワード線ＷＬに接続されたゲート電極とを有する１つのアクセストランジスタＴｒとアクセストランジスタの他方の電流端子に接続された蓄積電極を有する１つのキャパシタＣａｐで構成される１トランジスタ／１キャパシタ構成である。４つづつのアクセストランジスタのゲート電極ＧＥが連続したポリシリコン膜で形成され、上層のメタルワード線ＷＬに接続される。ワード線ＷＬが垂直方向に配置され、アクセストランジスタのソース／ドレインに接続されたビット線ＢＬが水平方向に配置されている。垂直方向に配列された複数のゲート電極ＧＥは、交互に２本のメタルワード線（ＷＬ１，ＷＬ２等）に接続される。
水平方向の４本のビット線ＢＬ１〜ＢＬ４が垂直方向に並んで配置され、上方に２本の参照ビット線ＢＬ２’、ＢＬ１‘が配置され， 下方に２本の参照ビット線ＢＬ４’，ＢＬ３‘が配置されている。センスアンプＳ／Ａへの入力前にビット線のクロス配線が形成され、ビット線ＢＬｉと対応する参照ビット線ＢＬｉ’が１つのセンスアンプＳ／Ａに接続される。ビット線ＢＬ，参照ビット線ＢＬ‘はポリシリコン膜の上の第１メタル配線で形成され、ワード線は第３メタル配線で形成される。配線はメタル３層である。長距離のワード線をメタル配線とし、短距離のゲート電極に接続することにより、抵抗Ｒを低減し、時定数ＲＣを抑制して、高速動作を可能にする。なお、２本のワード線に対するワードコンタクトの位置が上下にずれた配置を示しているが、以下に説明する図３Ｂでは、ゲート電極の中央部（ビット線ＢとＣの間）に変更した。いずれの配置においても、以下に説明するノイズは、同様に発生する。
キャパシタの他方の電極（対向電極）は複数のキャパシタに共通の電極で構成されているが、この構成は必須ではない。１つのビット線ＢＬに接続されるトランジスタの数も少なくして寄生容量を小さくしている。ワード線ＷＬが複数本に分断された構成とすることにより、垂直方向に並んだアクセストランジスタＴｒ全てが同時に選択されることがない。これにより、同一メモリセルエリア内の２本のビット線をセンスアンプＳ／Ａに接続し、フォールデッドビット線が構成できる。
図２Ａは、メモリセル群内の平面配置の例を示す。図２Ｂはその一部を示す。複数の細長い活性領域ＡＲが、長さ方向を水平方向に向け、一定の垂直方向ピッチで配列されている。活性領域ＡＲの水平（行）方向位置は、１行ごとに交互に変化している。
ロジック回路を形成するシリコン基板は、通常（００１）面を主面とする（００１）基板である。メモリセルの活性領域は長さ方向を＜０１０＞方向または＜１００＞方向に沿わせるのが好ましい。
１つの活性領域ＡＲは、中央にビット線コンタクト領域ＢＣを有し、両側にそれぞれトランジスタ部Ｔｒとキャパシタ部Ｃａｐを有するメモリセルＭＣを備える。垂直方向に並ぶ活性領域ＡＲは、交互に左右に位置を代えて、１つおきの活性領域が垂直方向に位置を揃えている。各活性領域は、直線状の側辺を有し、トランジスタ部の幅とキャパシタ部の幅は等しい。＜０１０＞方向または＜１００＞方向に沿う長さ方向を有する活性領域の周囲を表面に対してほぼ垂直にエッチングすると、側壁にほぼ（１００）面または（０１０）面が現れる。
対向電極ＣＥが活性領域ＡＲの一部と重なるように配置され、下方に列方向に整列した複数のキャパシタＣａｐを構成する。対向電極ＣＥは活性領域ＡＲの端部を残して配置される。キャパシタ部Ｃａｐは行方向位置を揃えて、列方向に整列している。ビット線コンタクト領域ＢＣは、キャパシタ部Ｃａｐの左右に交互に配置されている。ビット線コンタクト領域の列方向上下は、活性領域の長さ方向を分離するＳＴＩ領域となっている。図中Ａ−Ａ、Ｂ−Ｂのように同じ字で表わした隣接２行のビット線コンタクト領域は同一ビット線に接続される。
活性領域ＡＲの水平方向位置の交互変位に従い、ビット線コンタクト領域ＢＣが交互に対向電極ＣＥの左右に配置される。即ち、列方向に並んだキャパシタＣａｐは、交互に左側のトランジスタ、右側のトランジスタに接続される。２行毎に配置されたビット線コンタクト領域に付されたＡ，Ｂ，Ｃ，Ｄの符号はビット線Ａ，Ｂ，Ｃ，Ｄに接続されることを示す。
ビット線コンタクト領域ＢＣの左右両側に、トランジスタのゲート電極ＧＥが配置され、活性領域ＡＲとの交差部でトランジスタＴｒを形成する。各ゲート電極ＧＥには、ワード線コンタクト領域ＷＣが画定される。
図２Ｂは、列方向に並んだ２つのメモリセル部分の平面図である。活性領域はその長さ方向の約半分、中央のビット線コンタクト領域ＢＣから一方の端部まで、が図示されている。図２Ｃは図２ＢのＩＩＣ−ＩＩＣ線に沿う活性領域の長さ方向の断面図、図２Ｄは図２ＢのＩＩＤ−ＩＩＤ線に沿うキャパシタ部の活性領域幅方向に沿う断面図である。
図２Ｃに示すように、シリコン基板１に形成したｐ型（ｐ型のセルではｎ型）の活性領域ＡＲのほぼ中央にｎ型（ｐ型のセルではｐ型）ビット線コンタクト領域ＢＣが配置され、一方のソース／ドレイン領域を構成する。ビット線コンタクト領域ＢＣの右側に、ゲート絶縁膜３ｔ、その上に形成されたゲート電極４ｔを含む絶縁ゲート電極が形成されている。絶縁ゲート電極の右側には、他方のｎ型（ｐ型のセルではｐ型）ソース／ドレイン領域７が形成されている。
より詳細には、ゲート絶縁膜３ｔ、ゲート電極４ｔの積層を含む絶縁ゲート電極を形成し、その両側の活性領域に、ｎ型（ｐ型のセルではｐ型）エクステンション５を形成し、ゲート電極４ｔ側壁上にサイドウォールスペーサ６を形成した後のイオン注入でソース／ドレイン領域ＢＣ，７を形成する。
ソース／ドレイン領域７のゲート電極４ｔと逆の側には、キャパシタ誘電体膜３ｃ、対向電極４ｃが配置される。ソース／ドレイン領域ＢＣ、７、対向電極ＣＥの上には、Ｃｏ−Ｓｉ、またはＮｉ−Ｓｉのようなシリサイド領域８が形成される。メモリセルＭＣを覆う下部層間絶縁膜９を堆積した後、ビット線コンタクト領域ＢＣを露出するコンタクト孔がエッチングされ、タングステンプラグなどの導電性プラグ１０が埋め込まれる。
なお、以上説明したメモリセルのアクセストランジスタは、ロジック回路のｎ型ＭＯＳトランジスタＮＭＯＳ（ｐ型のセルではｐ型ＭＯＳトランジスタＰＭＯＳ）と同一工程で作成できる。アクセストランジスタのソース／ドレイン領域を、ロジックトランジスタのエクステンションと同一工程で作成し、ロジックトランジスタのソース／ドレイン領域形成用イオン注入は、メモリセルでは行なわないようにしてもよい。
図２Ｄに示すように、活性領域ＡＲの周囲にはトレンチが形成され、ＳＴＩ用の絶縁膜２が埋め込まれている。キャパシタ領域では、ＳＴＩ絶縁膜２をエッチバックし、底部に素子分離に必要な厚さを残すとともに、活性領域の側壁を露出する凹部が形成されている。凹部の深さは、活性領域の幅以上が好ましく、活性領域の幅の２倍以上がより好ましい。活性領域表面、及び凹部に露出した活性領域側壁にキャパシタ誘電体膜３ｃが形成される。キャパシタ誘電体膜３ｃ上に対向電極４ｃが形成される。ゲート電極同様、対向電極表面にもシリサイド層８が形成される。
キャパシタ領域は対向電極４ｃで覆われるため、エクステンション、ソース／ドレイン領域形成用のイオン注入は行なわれない。従って、動作としては、キャパシタ部がトランジスタ的にＯＮするのに十分な電圧を対向電極４ｃに印加することでチャネルを誘起し、チャネルと対向電極との間で容量を作り出すこととなる。キャパシタ用の別のイオン注入も行なわないので、キャパシタ部の活性領域ＡＲの不純物密度は低い。活性領域の幅を対向電極４ｃを形成した対向する側壁からの空乏層が互いに連続するように選択してもよい。この場合には、幅方向に空乏層が連続する。
図３Ａ〜３Ｆは、配線構造の製造プロセスを示す半導体基板の平面図である。
図３Ａは、図２Ａに示すように、半導体基板に活性領域ＡＲを画定する素子分離領域ＩＳＯを形成し、絶縁膜、ポリシリコン膜を積層してゲート電極ＧＥと対向電極ＣＥを形成した状態を示す。ゲート電極ＧＥは４つのトランジスタ分が連続して形成されている。
図３Ｂに示すように、ゲート電極ＧＥと対向電極ＣＥを覆って下層層間絶縁膜を形成し、ビット線コンタクト領域ＢＣ、ワード線コンタクト領域ＷＣ上の下層層間絶縁膜をエッチングして、コンタクト孔ＢＣＨ，ＷＣＨを形成する。
図３Ｃに示すように、下層層間絶縁膜上に配線層を形成し、パターニングしてビット線コンタクト領域ＢＣで活性領域ＡＲに接続されたビット線ＢＬ１〜ＢＬ４，参照ビット線ＢＬ１‘〜ＢＬ４’を形成する。同時にワード線コンタクト領域ＷＣに接続された第１ワード補助配線ＷＳ１を形成する。例えば、ＴｉＮ層、Ａｌ層、ＴｉＮ層を積層して第１メタル配線層を形成し、フォトリソグラフィとドライエッチングにより第１メタル配線のビット線ＢＬ、第１ワード補助配線ＷＳ１をパターニングする。ビット線ＢＬ、参照ビット線ＢＬ‘は、図１Ｃの等価回路で示すように、クロス配線された後センスアンプＳ／Ａに接続される。
図３Ｄに示すように、ビット線ＢＬを第１層間絶縁膜で覆い、ワード線コンタクト領域ＷＣに第１ワード補助配線ＷＳ１に達するコンタクト孔ＷＣＨをエッチングする。図３Ｂと同様の工程である。
図３Ｅに示すように、第１層間絶縁膜上に第２メタル配線層を形成し、パターニングして第１ワード補助配線ＷＳ１に接続された第２ワード補助配線ＷＳ２を第２メタル配線で形成する。ワードコンタクトの横方向距離を調整できるように一方の第２ワード補助配線ＷＳ２の長さが調整されている。次に、第２ワード補助配線ＷＳ２を第２層間絶縁膜で覆い、第２ワード補助配線ＷＳ２の（一方の位置を調整した）ワード線コンタクト領域ＷＣにコンタクト孔をエッチングする。
図３Ｆに示すように、第２層間絶縁膜上に第３メタル配線層を形成し、パターニングして第２ワード補助配線に接続されたワード線ＷＬを第３メタル配線で形成する。ワード線ＷＬは長距離配線を構成するが、メタル配線で形成されるので、配線抵抗は低い。ワード線ＷＬは、２段のワード補助配線を介してトランジスタのゲート電極ＧＥに接続される。
以上説明した研究例１の半導体装置において、新たな課題が生じた。課題の第１は、メモリセルＭＣ１〜ＭＣ４の記憶をビット線ＢＬ１〜ＢＬ４に読出す際、例えばメモリセルＭＣ１の状態によって、メモリセルＭＣ２の読出し結果が変わってしまうことである。ビット線ＢＬ１の電圧変動が、ビット線ＢＬ２に影響した、ビット線間のクロストークが原因と考えられる。ここで、ワード補助配線ＷＳを介してビット線ＢＬ２に隣接するビット線ＢＬ３がビット線ＢＬ２に与える影響は小さい。ワード補助配線ＷＳがシールド的に機能していると考えられる。なお、ビット線ＢＬ１〜ＢＬ４で読出しを行なう時、上下の参照ビット線ＢＬ１‘〜ＢＬ４’は読出しをしない。
また、ビット線間の容量によるノイズは、センスアンプが動作を始め、出力が大きくなったところで大きく発生する。この点から、センスアンプの動作タイミングを揃えておくことが重要である。
課題の第２は、ワード線ＷＬ１がオンとなるときの電圧変動によって、ワード補助配線ＷＳの両側のビット線ＢＬ２，ＢＬ３が影響を受けてしまうことである。ビット線ＢＬ１，ＢＬ４にはさしたる影響が生じていない。これは、ワード線ＷＬ１の電圧変化により、ワード補助配線ＷＳを通るゲート電極ＧＥへのコンタクトを介してビット線ＢＬ２，ＢＬ３が影響されるものと考えられる。ビット線ＢＬ１，ＢＬ４はワード補助配線ＷＳからの距離が遠いため影響が小さいのであろう。
まず第１の課題の対策として、ビット線ＢＬ間の寄生容量を低減することを考えた。上述した研究例１においては、全ビット線ＢＬを第１メタル配線で形成している。第２メタル配線はワード補助配線としてのみ用いられている。ビット線ＢＬを交互に第１メタル配線、第２メタル配線で形成することが可能である。隣接するビット線を異層配線で形成すれば、ビット線間距離は遠くなり、寄生容量は減少する。
図４Ａ〜４Ｃは、研究例２による、ビット線を異層メタル配線で交互に形成したメモリセルアレイの等価回路図、第１メタル配線、第２メタル配線のパターンを示す平面図である。
図４Ａに示すように、ビット線ＢＬ２，ＢＬ４，参照ビット線ＢＬ１‘，ＢＬ３’を第１メタル配線で形成し、ビット線ＢＬ１，ＢＬ３，参照ビット線ＢＬ２‘，ＢＬ４’を第２メタル配線で形成する。図４Ｂ，４Ｃは、第１メタル配線、第２メタル配線のパターンの具体例を示す。参照ビット線もビット線を呼べば、第１メタル配線で形成されたビット線と第２メタル配線で形成されたビット線とが、交互に配置されている。ビット線ＢＬとセンスアンプＳ／Ａとの接続は図１Ｃと同じである。但し、ビット線ＢＬが第１メタル配線と第２メタル配線で形成され、各センスアンプＳ／Ａには１つの第１メタル配線のビット線と１つの第２メタル配線のビット線とが接続される。隣接するビット線が異層メタル配線で形成されるため、ビット線間の容量は大幅に低減できる。しかしながら、この構成においては他の課題が生じた。
図４Ｂに示すように、センスアンプＳ／Ａ１はビット線ＢＬ１と参照ビット線ＢＬ１‘の差電位を読み出して、情報を読み出す。そのためには、読出し前にビット線ＢＬ１と参照ビット線ＢＬ１’が同電位になっていることが必要である。センスアンプＳ／Ａ内にはイコライザＥＱが配置されており、読出し前にイコライザＥＱをオンにしてビット線ＢＬ１と参照ビット線ＢＬ１‘を同電位にし、続いてイコライザＥＱをオフにしてビット線ＢＬ１と参照ビット線ＢＬ１’とが独立の電位を取れるようにする。イコライザＥＱをオフにする際、カップリングによるノイズが生じる。このときビット線ＢＬ１と参照ビット線ＢＬ１‘の容量が異なると、ノイズを受けた後のビット線ＢＬ１と参照ビット線ＢＬ１’の電位変動が異なってしまう。
同一のセンスアンプに接続されるビット線ＢＬ１と参照ビット線ＢＬ１‘の容量を等しくしておくのは、微小電位差の検出に非常に重要である。ビット線ＢＬ１と参照ビット線ＢＬ１’とを異層配線層で形成した場合、容量を合わせること自体が難しくなる。レイアウトを精査し、容量を合わせ込んだとしても、今度はプロセス変動による影響が異なってしまう。エッチングによるシフト、化学機械研磨（ＣＭＰ）による研磨量変動、リソグラフィにおけるデフォーカスの程度などの影響を、例えば第１メタル配線のみが受けた場合、参照ビット線ＢＬ１‘の容量は変動してしまうが、ビット線ＢＬ１の容量は変わらない。プロセス変動により、容易に容量のアンバランスを生じてしまう。
図４Ｃに示すように、読出しの際、ワード線ＷＬ１の電位を変動させ、メモリセルのトランジスタＴｒをオンにする。ビット線ＢＬ１とＢＬ１‘とが異層配線層で形成され、ワード線ＷＬ１との間に異なる容量を形成していると、電位変動の割合が異なることになる。このように、同一センスアンプＳ／Ａに接続されるビット線を異層配線で形成することは、好ましくない。本発明者らは、このような検討を行った後、異層配線の配置を工夫することにより、課題解決の可能性を見出した。
図５Ａ〜５Ｃは、実施例１による半導体装置の配線構造を示す等価回路図、第１メタル配線、第２メタル配線のパターンを示す平面図である。
図５Ａに示すように、ビット線ＢＬ１〜ＢＬ４は、第２メタル配線によるビット線ＢＬ１、ＢＬ３、第１メタル配線によるビット線ＢＬ２、ＢＬ４が交互に配置されて形成されている。ビット線ＢＬ１〜ＢＬ４が第２メタル配線層と第１メタル配線層による交互配置で形成される点は、研究例２と同様である。参照ビット線ＢＬ１‘は、第２メタル層で形成され、同じ第２メタル層で形成されたビット線ＢＬ１と隣接して配置されている。参照ビット線ＢＬ１’〜ＢＬ４‘を形成する配線層が、研究例２の場合と反転している。隣接するビット線ＢＬ１−ＢＬ１’の組およびＢＬ４−ＢＬ４‘の組が同一配線層で形成されている。但し、参照ビット線は情報の読出しを行なわないので、ビット線ＢＬ１とＢＬ１‘の間の干渉、およびビット線ＢＬ４とＢＬ４‘の間の干渉は問題とならない。参照ビット線ＢＬ２’は第１メタル配線で、参照ビット線ＢＬ３’は第２メタル配線で形成されている。
図５Ｂは、第１メタル配線のパターンを示す。第１メタル配線によって、ビット線ＢＬ２，ＢＬ４および参照ビット線ＢＬ２‘，ＢＬ４’が形成され、同時にビット線ＢＬ１，ＢＬ３，参照ビット線ＢＬ１‘，ＢＬ３’に対するビット補助配線ＢＳ１，ＢＳ３，ＢＳ１‘，ＢＳ３’、ワード補助配線ＷＳ１が形成される。
図５Ｃは、第２メタル配線のパターンを示す。第２メタル配線によって、ビット線ＢＬ１，ＢＬ３および参照ビット線ＢＬ１‘，ＢＬ３’が形成され、同時にワード補助配線ＷＳ１に接続されたワード補助配線ＷＳ２が形成される。
図５Ａに戻って、同一番号を付されたビット線ＢＬと参照ビット線ＢＬ‘が同一番号を付されたセンスアンプＳ／Ａに接続される（ＢＬ１−ＢＬ１’−Ｓ／Ａ１，ＢＬ２−ＢＬ２‘−Ｓ／Ａ２等）。ここで同一番号を付されたビット線と参照ビット線は同一配線層で形成されているので、上述の要請を満足している。ビット線Ｂｌ１〜ＢＬ４は、交互配置の異層配線層で形成されているので、容量を小さくできる。
実施例１によれば、課題の第１は抑制できる。但し、課題の第２はかえって増大する傾向であった。これは、コンタクト用ワード補助配線ＷＳ（ワードコンタクトＷＣ）に隣接するビット線ＢＬ３を上層配線である第２メタル層で形成したためと考えられる。上層配線のほうが下層配線よりワードコンタクトの電位変動の影響を受けやすい。
図６Ａ〜６Ｃは、実施例２による半導体装置の配線構造を示す等価回路図、第１メタル配線、第２メタル配線のパターンを示す平面図である。
図６Ａに示すように、ワードコンタクトの両側のビット線ＢＬ２、ＢＬ３は、第１メタル配線（Ｍ１）で形成する。これらの外側に隣接するビット線ＢＬ１、ＢＬ４は上層の第２メタル配線（Ｍ２）で形成する。実施例１と比べると、ビット線ＢＬ３，ＢＬ４を形成する第１メタル配線、第２メタル配線が入れ換えられた構成となる。この変更に併せて、参照ビット線ＢＬ３‘，ＢＬ４’を形成する第１メタル配線、第２メタル配線も入れ換える。
図６Ｂに示す第１メタル配線は、ビット線ＢＬ２（及びその下のワード補助配線ＷＳ１）より上方では図５Ｂに示す実施例１の第１メタル配線と同じであり、ビット線ＢＬ３より下方でビット線ＢＬ（ＢＬ‘）とビット補助配線ＢＳ（ＢＳ’）とが入れ換わっている。即ち、ビット線ＢＬ３，ＢＬ３‘，ビット補助配線ＢＳ４，ＢＳ４’が形成されている。
図６Ｃに示す第２メタル配線は、ビット線ＢＬ１（及びその下のワード補助配線ＷＳ２）より上方では図５Ｃに示す実施例１の第２メタル配線と同じであり、ビット線ＢＬ４より下方でビット線ＢＬ４，ＢＬ４‘が形成されている。
図６Ａに戻って、上下両端の第１メタル配線のビット線ＢＬ２‘，ＢＬ３’を外すと、第２メタル配線のビット線ＢＬ１‘，ＢＬ１、第１メタル配線のビット線ＢＬ２、ＢＬ３、第１メタル配線のビット線ＢＬ４，ＢＬ４’が順次隣接配置されている。ビット線ＢＬ１‘−ＢＬ１、ＢＬ４−ＢＬ４’が同層の第２配線で形成され、且つ隣接配置されているが、参照ビット線ＢＬ１‘，ＢＬ４’は情報を読み出さないので問題を生じない。ワード線コンタクトを挟んで隣接するビット線ＢＬ２、ＢＬ３が同じ第１メタル配線で形成されるが、ワード線コンタクトがシールド的に機能するので、干渉は小さい。ワード線コンタクトの両側のビット線ＢＬ２，ＢＬ３が下層配線層で形成されるので、ワード線の電位変動によるビット線への影響を小さくできる。センスアンプＳ／Ａの２入力には、同層のビット線が接続されるので、容量を合わせ易い。
ビット線とセンスアンプの間のみでなく、ビット線の途中でツイスト構造を取り入れてビット線の配列を変えることができる。隣接するビット線を適当に選択することにより、ノイズを抑制することが可能となる。１つの配列で隣接するビット線等は２つであり、１回ツイストを行なって配列を変えると隣接する候補は４つになる。ビット線ＢＬ１を例にとって説明する。ツイストにより１本のビット線ＢＬ１に、１）自分自身の参照ビット線ＢＬ１‘、２）他のビット線、例えばＢＬ２，３）上記他のビット線ＢＬ２の参照ビット線ＢＬ２’，４）さらに他のビット線ＢＬ３またはＢＬ４，さらに他の参照ビット線ＢＬ３‘またはＢＬ４’，またはビット線端やダミービット線（この場合もビット線端と見做せる）の４つすべてが隣接するようにする。
図７Ａを参照して説明する。ツイストＴＷによりビット線配置を変更している。ビット線ＢＬ１に隣接するのは、ビット線ＢＬ１‘，ＢＬ２，ＢＬ２’，ビット線端である。上述の例の通りである。ビット線ＢＬ２に隣接するのは、２）ＢＬ１，４）ＢＬ３，３）ＢＬ１‘，１）ＢＬ２’である。ビット線ＢＬ３に隣接するのは、４）ＢＬ２，２）ＢＬ４，３）ＢＬ４‘，１）ＢＬ３’である。ビット線ＢＬ４に隣接するのは、２）ＢＬ３，１）ＢＬ４‘，３）ＢＬ３’，４）ビット線端である。
１）自分自身の参照ビット線は、ノイズに寄与しない。２）他のビット線と３）その参照ビット線は、センスアンプ動作後は、シグナルをキャンセルするように逆方向に動作する。このためノイズは相殺する。従って、ノイズ発生源として残るのは４）となる。ツイストを採用して隣接ビット線を変更すれば、１本のビット線が隣接配置される長さは半分になる。言い換えると、隣接するそのビット線との間の容量が半分になり、そのビット線から受けるノイズが半分になる。
ワード線コンタクトを考えると、ワード線コンタクトに隣接するビット線の長さを半分にできる。ビット線容量の低減に繋がり、シグナル強度の向上を可能にする。
図７Ｂは、図６Ａに示す実施例２のビット線配置にツイストを導入した実施例３を示す。第１メタル配線、第２メタル配線の差を無視すれば、図７Ｂのビット線配置は、図７Ａと同じである。第１メタル配線、第２メタル配線の差を考慮した時、ツイストＴＷの左側は、図６Ａと同じである。ツイストＴＷの右側では、ツイストＴＷの両側で第１メタル配線と第２メタル配線とが切り替えて接続されるようにしている。即ち、ツイストＴＷの左側で第１メタル配線で形成されるビット線は、ツイストＴＷの右側では第２メタル配線で形成される。ツイストＴＷの左側で第２メタル配線で形成されるビット線は、ツイストＴＷの右側では第１メタル配線で形成される。実施例２の効果と前記ツイストの効果を合わせて得ること可能となる。さらに、ビット線のほぼ中央でツイストを導入して第１メタル配線と第２メタル配線を入れ換えれば、全ビット線容量の均一化が容易になる。全ビット線容量のバランスが取りやすくなる。センスアンプの立ち上げ速度を揃えることにも寄与する。ツイストの両側のビット線長が異なっても、ツイストなしの場合と比べれば、全ビット線容量のバランスが取りやすくなる、センスアンプの動作タイミングを揃えやすくなる等の効果が得られる。
図８Ａ，８Ｂは、図７Ｂに示すツイストを実行する第１メタル配線パターン、第２メタル配線パターンの例を示す。図８Ａ，８Ｂの左部分は、図６Ｂ，６Ｃに示す実施例２の第１メタル配線パターン、第２メタル配線パターンの左側部分に相当する。左側部分から右側部分に移行する途中で、第１メタル配線と第２メタル配線の入れ換えが行われている。他の配線層を利用することなく、第１メタル配線と第２メタル配線のツイストを可能とするため、一部のビット線に関しては、左側部分と右側部分の境界となる中央を越えた反対側領域で、上下切り替えが行なわれている。ビットコンタクト位置まで侵入する例を示したが、より境界に近い位置で切り替えを行なうことも可能である。
実施例２においては、図６Ｃに示すように第２メタル配線で形成するビット線ＢＬ１，ＢＬ４はワード線コンタクトＷＣ（ＷＳ）から離して配置し、図６Ｂに示すように第１メタル配線で形成するビット線ＢＬ２，ＢＬ３をワード線コンタクトＷＣ（ＷＳ）の両側に配置した。この構成により、ワード線コンタクトとビット線間の干渉は低減するが、さらに干渉を低減することが望ましい場合もある。
図９Ａ，９Ｂは、ワード線コンタクトとビット線間の要領を低減できる変形例を示す平面図である。活性領域を図２Ａに示すように一定ピッチで配置すると、ビット線コンタクトも一定ピッチで配置される。例えば４本のビット線ＢＬ１〜ＢＬ４が１組になる。図５Ａ，６Ａの構成においてはビット線ＢＬ２とビット線ＢＬ３の間にワード線コンタクトＷＣ（ＷＳ）が配置された。ワード線コンタクトＷＣと隣接するビット線ＢＬの間の距離は短く、ワードコンタクトＷＣ−ビット線ＢＬ間に容量を形成する。容量形成を避けることはできないが、なるべく容量を低減したい。
図９Ａの構成においては、ビット線コンタクトＢＣ２，ＢＣ３でビット線ＢＬ２，ＢＬ３は下方の活性領域にコンタクトを形成するが、ビット線コンタクトから離れる時、ビット線ＢＬの延在方向と交差する方向（ワード線方向）にもビット線位置をずらし、ワード線コンタクトＷＣからの距離を増大させている。ビット線ＢＬ２，ＢＬ３とワード線コンタクトＷＣとの間の実効容量を減少させることができる。
図９Ｂにおいては、ビット線ＢＬ２，ＢＬ３のワード線方向位置をワード線コンタクトＷＣから遠くなる方向にずらし、側鎖部分を形成してビット線コンタクトを形成する。図９Ａの構成におけるコの字型部分を形成しなくてもよくなる。パターンを簡潔にでき、ビット線長の増大も抑制できる。
図２Ａ〜２Ｄに示したメモリセルにおいては、対向電極は第１の方向に延在する活性領域の端部を残して配置されるため、対向電極パターニングのマスクが位置ずれを起こしても、形成されるキャパシタの容量バラツキを抑えることができる。直線状の側辺を有する長方形活性領域を採用した場合には、丸め込みを生じる角部の数を抑制することができ、エッチング加工の精度を高くすることが容易になる。また、パターニングを容易とすることができる。
活性領域の幅以上の深さを有する凹部にキャパシタを形成した場合には、活性領域表面にのみキャパシタを形成したときよりも容量を増加させることができる。凹部の深さを活性領域の幅の２倍以上とすれば、活性領域表面にのみキャパシタを形成したときの５倍以上の容量を実現することが可能となる。
（００１）面シリコン基板表面と、ほぼ（１００）面または（０１０）面である活性領域側面に熱酸化でキャパシタ誘電体膜を形成すると、（１００）面、（０１０）面、（００１）面は他の面方位と較べて、酸化速度が低いので、薄い絶縁膜を精度良く形成することができる。
各ビット線コンタクト領域ＢＣは列方向上下に空所を備えることになり、ビットコンタクト形成の位置的余裕が大きい。また、上層配線の間隔もあけられ、配線間容量を低減することができるようにもなる。
又、活性領域の両側壁に形成されるキャパシタ間において、両キャパシタ部に存在する空乏層が接触する完全空乏型キャパシタを採用した場合には、次のメリットをもたらす。
まずはキャパシタ部の閾値電圧の低下である。先に説明したように対向電極に電圧をかけ、キャパシタ部にチャネルを形成することで容量を作り出すが、閾値を低く抑えることで対向電極にかける電位を低く抑えることができる。対向電極の電位を低くできることは容量に用いているキャパシタ誘電体膜３ｃを薄くできる可能性につなげられる。
また、リフレッシュ時間の伸張も効果となる。蓄えられた電荷はリーク電流などにより徐々に減っていくが、一部のセルでは金属不純物や結晶欠陥の影響で特に電荷が失われる速度が速いことが知られる。完全空乏化キャパシタを用いると、金属不純物や結晶欠陥があった場合も電荷が空乏層内に止まり、基板への電荷の流失を短く抑えることができる。
以下、図２Ａ〜２Ｄに示したトランジスタＴｒとキャパシタＣａｐによって構成されるメモリセルの製造工程を説明する。
図１０Ａは、図２Ｂ同様のメモリセル部の一部平面図である。縦方向に並んだ２つの活性領域ＡＲ，その周囲のＳＴＩ，キャパシタ部の対向電極ＣＥが示されている。各活性領域は、例えば７０ｎｍ〜１１０ｎｍ程度の幅、１０００ｎｍ〜２０００ｎｍ程度の長さを有する。活性領域ＡＲの周囲は、シャロートレンチアイソレーション（ＳＴＩ）の分離領域である。幅方向の活性領域間のＳＴＩの寸法は、例えば７０ｎｍ〜１１０ｎｍ、長さ方向の活性領域間のＳＴＩの寸法は、例えば、３００ｎｍ〜７００ｎｍ程度である。Ａ−Ａ線、Ｂ−Ｂ線，Ｃ−Ｃ線は３つの断面方向を示す。以下、各図にこれら３方向の断面図を示す。
図１０Ｂに示すように、（００１）シリコン基板９の表面を熱酸化し、厚さ５ｎｍ〜２０ｎｍのバッファ酸化膜２１を形成し、その上に例えばソースガスとしてシラン系ガスとアンモニアを用い、厚さ５０ｎｍ〜２００ｎｍの窒化シリコン膜２２を６００℃〜８００℃の熱−化学気相堆積（ＣＶＤ）で堆積する。この段階ではシリコン基板は全面同一構造である。
図１０Ｃに示すように、窒化シリコン膜２２上に、活性領域形状のレジストパターンＰＲ１を形成し、窒化シリコン膜２２、酸化シリコン膜２１を、例えば、テトラフルオロカーボン（ＣＦ４）をエッチングガスとしたドライエッチングでパターニングしてハードマスクを形成する。この段階でレジストパターンＰＲ１を除去して、ハードマスクのみを残してもよい。マスクから露出したシリコン基板を例えば臭化水素（ＨＢｒ）と塩素（Ｃｌ２）をエッチングガスとしてドライエッチングし、活性領域ＡＲを取り囲む、深さ１５０ｎｍ〜３５０ｎｍ程度のトレンチＴを形成する。レジストパターンが残っている場合は、レジスト除去液、アッシング等により除去する。Ｃ−Ｃ断面に示すように、トレンチＴの深さは、活性領域ＡＲの幅よりも大きいことが望ましく、例えばＡＲの幅の２倍以上がよい。
図１０Ｄに示すように、必要に応じて、露出したシリコン表面に厚さ２ｎｍ〜１０ｎｍ程度の酸化シリコン膜ライナ２３を熱酸化で形成し、その上にシラン系ガスと酸素を用いた高密度プラズマ（ＨＤＰ）ＣＶＤでＨＤＰ酸化シリコン膜を、又はテトラエトキシシラン（ＴＥＯＳ）と酸素を用いたＣＶＤによりＴＥＯＳ酸化シリコン膜を（以下単に酸化シリコン膜２４と呼ぶ）堆積し、トレンチを埋め戻す。上方より化学機械研磨（ＣＭＰ）を行い、ＣＭＰストッパとして機能する窒化シリコン膜２２を露出する。以下、酸化シリコン膜ライナ２３は図示を省略する。
図１０Ｅに示すように、図１０Ａに示した対向電極ＣＥとほぼ同一形状の開口を有するレジストパターンＰＲ２を形成し、例えばヘキサフルオロブタジェン（Ｃ４Ｆ６）をエッチングガスとして、開口内に露出した酸化シリコン膜２４を、底部に素子分離に必要な厚さ５０ｎｍ〜１５０ｎｍを残して、エッチングし、活性領域の側壁を露出する。このエッチングにおいて、窒化シリコン膜２２はエッチングマスクとして機能する。その後、レジストパターンＰＲ２は除去する。
図１０Ｆに示すように、燐酸又は燐酸とフッ酸の混合溶液でボイルすることにより窒化シリコン膜２２をウォッシュアウトする。さらに希フッ酸又は上記混合溶液で酸化シリコン膜２１もウォッシュアウトする。酸化シリコン膜２４も若干エッチされるが、その大部分は残る。
図１０Ｇに示すように、露出したシリコン表面を熱酸化し、イオン注入用の犠牲酸化シリコン膜２５を厚さ５ｎｍ〜１０ｎｍ程度形成する。
図１０Ｈに示すように、犠牲酸化シリコン膜２５を介して、加速エネルギを変えた複数回のｐ型不純物（ｐ型のセルではｎ型不純物）のイオン注入をシリコン基板に行ない、ｐ型ウェルＰＷ（ｐ型セルではｎ型ウェルＮＷ）を形成する。その後、犠牲酸化シリコン膜２５は除去する。
図１０Ｉに示すように、露出したシリコン表面を清浄化、熱酸化して、厚さ２ｎｍ〜７ｎｍ程度のゲート酸化膜２６を形成する。ゲート酸化膜２６の上に、基板温度４００℃〜７５０℃、シラン系ガスと水素を用いた熱ＣＶＤにより多結晶シリコン膜２７を厚さ７０ｎｍ〜１５０ｎｍ程度堆積する。アモルファスシリコンを堆積させた後、熱処理を行なって結晶化を行ってもよい。多結晶シリコン膜２７の上にワード線及び対向電極の形状のレジストパターンＰＲ３を形成する。対向電極用パターンはキャパシタ用凹部形成用開口とほぼ同じ寸法である。しかし、凹部形成後酸化シリコン膜２４は若干エッチングされており、凹部の幅は拡大している。この拡大分が位置合わせ誤差を拡大している。なお、多結晶シリコン膜２７の厚さは、トレンチＴを埋め戻せるように選択するのが好ましい。レジストパターンＰＲ３をエッチングマスクとし、多結晶シリコン膜２７をエッチングし、ゲート電極Ｇ（ワード線ＷＬ）及び対向電極ＣＥをパターニングする。その後、レジストパターンＰＲ３を除去する。なお、レジストパターンの下に窒化シリコン膜などを形成し、ハードマスクを形成してもよい。
図１０Ｊに示すように、ゲート電極Ｇ、対向電極ＣＥをマスクとしてＡｓ等のｎ型不純物（ｐ型のセルではＢ等のｐ型不純物）をイオン注入し、エクステンションＥｘｎを形成する。斜めイオン注入によりＩｎ等のｐ型不純物をイオン注入してｎ型エクステンションを囲むｐ型ポケット領域Ｐｋｔを形成してもよい（ｐ型のセルでは、Ｐ等のｎ型不純物をイオン注入してｎ型ポケット領域を形成してもよい）。ポケット領域はウェルと同導電型なので、以下図示は省略する。対向電極ＣＥに覆われたキャパシタ部の活性領域にはイオン注入は行なわれない。９００℃〜１１００℃、１秒以下の短時間から１５秒程度までの急速熱アニール（ＲＴＡ）を行ない、注入した不純物を活性化する。
図１０Ｋに示すように、ゲート電極Ｇを覆って半導体基板上に酸化シリコン、窒化シリコン等の絶縁膜を厚さ３０ｎｍ〜８０ｎｍ程度堆積し、リアクティブイオンエッチング等の異方性エッチングを行って、ゲート電極Ｇ（及び対向電極ＣＥ）側壁上にのみサイドウォールスペーサＳＷを残す。なお、積層サイドウォールスペーサなど公知の他の構成のサイドウォールスペーサを形成してもよい。
図１０Ｌに示すように、サイドウォールスペーサＳＷもマスクとし、Ｐ等のｎ型不純物をイオン注入し（ｐ型のセルではＢ等のｐ型不純物をイオン注入し）、低抵抗のソース／ドレイン領域ＳＤｎを形成する。必要に応じて活性化処理を行なう。シリコン表面の酸化膜を除去した後、基板表面にＣｏ膜またはＮｉ膜をスパッタリング等で形成し、熱処理してシリサイド化反応を生じさせ、未反応部をウォッシュアウトし、必要に応じて再度熱処理してシリサイド膜２８を形成する。
このようにして、メモリセルが形成される。ＣＭＯＳロジック回路と集積する場合は、ロジック回路のＮＭＯＳ（ｐ型のセルではＰＭＯＳ）トランジスタとメモリセルのアクセストランジスタとを共通工程で形成できる。本実施例では、キャパシタ領域に形成されたポリシリコン層４ｃに所定の電位を印加して、シリコン基板表面にチャネルを形成することによって、トランジスタとキャパシタが接続される。他の方法として、キャパシタ領域のシリコン基板表面に、トランジスタのソース／ドレインと電気的接続がなされるように不純物注入を行ってもよい。その後、メモリセル（及びロジック回路のＭＯＳトランジスタ）を覆うように下部層間絶縁膜を形成し、コンタクト孔をエッチングし、導電性プラグを埋め込んで、図２Ｃに示すような構成を得る。
さらに、例えば特開２００４−１７２５９０号（ＵＳＰ６，９４９，８３０）の実施例の爛に開示された工程により、多層配線を形成する。
以上、実施例に沿って説明したが、本発明はこれに限るものではない。例えば、種々の変形、改良、置換、組み合わせ等が可能なことは当業者に自明であろう。
１ シリコン基板、
２，２４ 絶縁膜（ＳＴＩ）
３，２６ 絶縁膜、
３ｔ ゲート絶縁膜、
３ｃ キャパシタ誘電体膜、
４，２７ 導電層、
４ｔ、ＧＥ ゲート電極、
４ｃ、ＣＥ 対向電極、
ＩＳＯ 素子分離領域、
ＰＷ ｐ型ウェル、
ＡＲ 活性領域、
ＢＬ ビット線、
ＢＬ‘ （参照）ビット線、
ＢＣ ビット線コンタクト領域、
ＢＣＨ （ビット線）コンタクト孔、
ＢＳ ビット補助配線、
ＷＬ ワード線、
ＷＳ ワード補助配線、
ＷＣ ワード線コンタクト領域、
ＷＣＨ （ワード線）コンタクト孔
ＭＣ メモリセル、
Ｃａｐ キャパシタ、
Ｔｒ トランジスタ、
Ｓ／Ａ センスアンプ、
ＴＷ ツイスト、
２，２４ 絶縁膜（ＳＴＩ）
３，２６ 絶縁膜、
３ｔ ゲート絶縁膜、
３ｃ キャパシタ誘電体膜、
４，２７ 導電層、
４ｔ、ＧＥ ゲート電極、
４ｃ、ＣＥ 対向電極、
ＩＳＯ 素子分離領域、
ＰＷ ｐ型ウェル、
ＡＲ 活性領域、
ＢＬ ビット線、
ＢＬ‘ （参照）ビット線、
ＢＣ ビット線コンタクト領域、
ＢＣＨ （ビット線）コンタクト孔、
ＢＳ ビット補助配線、
ＷＬ ワード線、
ＷＳ ワード補助配線、
ＷＣ ワード線コンタクト領域、
ＷＣＨ （ワード線）コンタクト孔
ＭＣ メモリセル、
Ｃａｐ キャパシタ、
Ｔｒ トランジスタ、
Ｓ／Ａ センスアンプ、
ＴＷ ツイスト、
Claims (10)
- 各々が絶縁ゲート電極と前記絶縁ゲート電極の両側に形成されたビット線コンタクト領域と他のソース／ドレイン領域を備えたトランジスタと、前記他のソース／ドレイン領域に接続されたキャパシタとによって構成される、複数のメモリセルが、第１および第２の方向に沿って行列状に配置されたメモリセルアレイ、および第１および第２のセンスアンプを含む複数のセンスアンプ、を形成した半導体基板と、
前記メモリセルアレイ上方で、前記第１の方向に沿って延在し、前記第２の方向に並んで配置された複数のビット線であって、第１配線層で形成され、前記第１のセンスアンプに接続される第１対のビット線と、第２配線層で形成され、前記第２のセンスアンプに接続される第２対のビット線と、を含む複数のビット線と、
を有し、
前記複数のビット線の各々は複数の前記ビット線コンタクト領域に接続され、前記第１の配線層と前記第２の配線層は異なる層である、半導体装置。 - 前記第２の方向に並ぶ前記メモリセルが複数の区画に分割され、前記絶縁ゲート電極が前記第２の方向に並ぶ前記区画毎の複数のトランジスタに共通の連続した構造であり、
前記メモリセルアレイ上方で、第３配線層で形成され、前記第２の方向に沿って延在し、前記第１の方向に並んで配置された複数のワード線であって、前記第２の方向に並んで配置された複数の前記メモリセルに対応する第１、第２のワード線を含む、複数のワード線をさらに有し、
前記第１、第２のワード線の各々は、前記区画毎の前記絶縁ゲート電極に交互にワード線コンタクト領域で接続されている、
請求項１記載の半導体装置。 - 前記第１、第２、第３の配線層は、半導体基板から上方に向かって、この順序で形成され、前記第１、第２のワード線によって選択される前記区画毎の複数のビット線は、前記第１の配線層、前記第２の配線層で形成された同数のビット線を含む請求項２記載の半導体装置。
- 前記区画毎のビット線の数が４本であり、前記ワード線コンタクト領域は前記４本のビット線を２本ずつに分ける位置に配置され、前記ワード線コンタクト領域の両側の２本の前記ビット線は、同層の配線層で形成され、その外側の２本の前記ビット線は異層の配線層で形成される請求項３記載の半導体装置。
- 前記ワード線コンタクト領域の両側の２本の前記ビット線は、共に前記第１の配線層で形成され、その外側の２本の前記ビット線は前記第２の配線層で形成される請求項４記載の半導体装置。
- 前記複数のビット線が、途中で配列を変更するツイスト構造を有し、１本のビット線が、全体としてそれ自身の参照ビット線、他のビット線、前記他のビット線の参照ビット線、これら以外のビット線またはビット線端に隣接する部分を有する請求項４または５記載の半導体装置。
- 前記ワード線コンタクト領域の両側の２本の前記ビット線は、前記ワード線コンタクト領域に向かって突出部を有し、前記突出部で前記ビット線コンタクト領域に接続される請求項４〜６のいずれか１項記載の半導体装置。
- 前記半導体基板は、その主面側に画定され、各々が、長尺状の平面視形状を有する複数の活性領域と、前記活性領域を取り囲んで半導体基板に形成された素子分離領域と、を含み、前記活性領域の各々が２つの前記メモリセルを形成し、前記活性領域は前記第１の方向に延在し、前記第１方向の位置を交互にシフトし、共通のキャパシタ領域の両側に前記ビットコンタクト領域が交互に配置され、前記キャパシタは前記素子分離領域を底部を残して掘り下げ、露出した活性領域側壁を含む部分に形成されている、請求項１〜７のいずれか１項記載の半導体装置。
- 半導体基板に第１方向に延在し、トランジスタ領域とキャパシタ領域を含む活性領域を画定する素子分離溝を形成する工程と、
前記素子分離溝に素子分離絶縁膜を埋め込む工程と、
前記キャパシタ領域両側の前記素子分離溝に形成された前記素子分離絶縁膜の少なくとも一部を除去し、活性領域側壁を露出する工程と、
前記活性領域上及び、前記活性領域側壁上に、誘電体膜及び第１導電膜を形成する工程と、
前記第１導電膜をエッチングして、前記トランジスタ領域に第１導電パターンのゲート電極を形成するとともに、前記キャパシタ領域に第２導電パターンの対向電極を形成する工程と、
前記ゲート電極、前記対向電極を覆って、下層層間絶縁膜を形成する工程と、
前記下層層間絶縁膜上に第１メタル配線層でビット線の第１部分を形成する工程と、
前記ビット線の第１部分を覆って、第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜上に第２メタル配線でビット線の第２部分を形成する工程と、
を含む半導体装置の製造方法。 - 前記ビット線の第２部分を覆って、第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜上に第３メタル配線でワード線を形成する工程と、
をさらに含む請求項９記載の半導体装置の製造方法。
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