JP2001244431A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JP2001244431A JP2001244431A JP2000050009A JP2000050009A JP2001244431A JP 2001244431 A JP2001244431 A JP 2001244431A JP 2000050009 A JP2000050009 A JP 2000050009A JP 2000050009 A JP2000050009 A JP 2000050009A JP 2001244431 A JP2001244431 A JP 2001244431A
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Abstract
(57)【要約】
【課題】 セル面積が縮小可能であるとともに、酸化物
高誘電体を容量誘電体膜に用いる場合にも、結晶性の向
上、ストレスの低減が図れ、高集積・大容量で信頼性の
高いＤＲＡＭを実現すること。 【解決手段】 基板上のビット線よりも上層側に設けら
れ、多数セルにわたって物理的に連続した形状に形成さ
れた直線状のトレンチと、このトレンチ内に形成され、
セル毎に電気的に分離された電荷蓄積用キャパシタを有
し、電荷蓄積用キャパシタの電荷蓄積層は高誘電体膜で
形成する。
高誘電体を容量誘電体膜に用いる場合にも、結晶性の向
上、ストレスの低減が図れ、高集積・大容量で信頼性の
高いＤＲＡＭを実現すること。 【解決手段】 基板上のビット線よりも上層側に設けら
れ、多数セルにわたって物理的に連続した形状に形成さ
れた直線状のトレンチと、このトレンチ内に形成され、
セル毎に電気的に分離された電荷蓄積用キャパシタを有
し、電荷蓄積用キャパシタの電荷蓄積層は高誘電体膜で
形成する。
Description
【０００１】
【発明の属する技術技術】本発明は、半導体記憶装置お
よびその製造方法に係り、特に、高密度ＤＲＡＭに適用
して最適な、高誘電体薄膜コンデンサを用いた半導体記
憶装置およびその製造方法に関するものである。
よびその製造方法に係り、特に、高密度ＤＲＡＭに適用
して最適な、高誘電体薄膜コンデンサを用いた半導体記
憶装置およびその製造方法に関するものである。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）は、コンピュータの記憶素子として大容
量、高集積化が進んできた。現在用いられているＤＲＡ
Ｍメモリセル部の基本的な回路は、１組のＭＯＳトラン
ジスタとコンデンサから構成され、コンデンサに蓄積さ
れた電荷の量によって１ビットのデータを記憶する。こ
のコンデンサの容量は、α線によって作り出される電荷
によるソフトエラーに対する耐性を備えるために、３０
ｆＦ程度必要である。
（ＤＲＡＭ）は、コンピュータの記憶素子として大容
量、高集積化が進んできた。現在用いられているＤＲＡ
Ｍメモリセル部の基本的な回路は、１組のＭＯＳトラン
ジスタとコンデンサから構成され、コンデンサに蓄積さ
れた電荷の量によって１ビットのデータを記憶する。こ
のコンデンサの容量は、α線によって作り出される電荷
によるソフトエラーに対する耐性を備えるために、３０
ｆＦ程度必要である。
【０００３】コンデンサの容量Ｃは、真空の誘電率をε
0 、誘電体膜の比誘電率をεr 、誘電体膜の膜厚をｄ、
コンデンサの断面積をＳとすると、Ｃ＝ε0・εr・Ｓ／
ｄである。従って、コンデンサの容量を大きくするため
には、電極の面積を大きくし、誘電体膜の膜厚を薄くす
れば良い。
0 、誘電体膜の比誘電率をεr 、誘電体膜の膜厚をｄ、
コンデンサの断面積をＳとすると、Ｃ＝ε0・εr・Ｓ／
ｄである。従って、コンデンサの容量を大きくするため
には、電極の面積を大きくし、誘電体膜の膜厚を薄くす
れば良い。
【０００４】そこで、メモリセル構造に関しては、基板
に深溝を形成して溝内に容量素子を形成するトレンチ型
と、トランジスタや素子分離膜上に容量素子を形成する
スタック型（筒状積層トレンチ容量型を含む）とが採用
されてきた。スタック型のものはα線の入射あるいは回
路からのノイズに対する耐性が高く、比較的容量の小さ
い場合でも安定動作するため、１６Ｍｂｉｔ以降は主流
となっている。
に深溝を形成して溝内に容量素子を形成するトレンチ型
と、トランジスタや素子分離膜上に容量素子を形成する
スタック型（筒状積層トレンチ容量型を含む）とが採用
されてきた。スタック型のものはα線の入射あるいは回
路からのノイズに対する耐性が高く、比較的容量の小さ
い場合でも安定動作するため、１６Ｍｂｉｔ以降は主流
となっている。
【０００５】代表的なスタック型構造として、特開平５
−２９１５２６号公報に記載されている筒状積層トレン
チ容量型セルについて説明する。この先願公報に開示さ
れたメモリセル構造は、基板上にワード線とビット線を
形成した後、層間酸化膜を積層して略矩形筒状のトレン
チを掘り、その側壁に蓄積容量部を形成したものであ
り、ワード線とビット線上に蓄積電極を設けることによ
り、蓄積電極領域を最大限に大きくできている。
−２９１５２６号公報に記載されている筒状積層トレン
チ容量型セルについて説明する。この先願公報に開示さ
れたメモリセル構造は、基板上にワード線とビット線を
形成した後、層間酸化膜を積層して略矩形筒状のトレン
チを掘り、その側壁に蓄積容量部を形成したものであ
り、ワード線とビット線上に蓄積電極を設けることによ
り、蓄積電極領域を最大限に大きくできている。
【０００６】一方、例えば応用物理第６０巻第１１号
（１９９１）「高誘電率材料のＬＳＩ容量膜への応用」
に記載されているように、キャパシタに誘電率の大きな
物質を用いる研究が進められている。誘電率の大きな物
質としては、Ｔａ2Ｏ5、Ｂａ1- xＳｒxＴｉＯ3 、ＰｂＺ
ｒ1-xＴｉxＯ3 などがある。Ｂａ1-xＳｒxＴｉＯ3 など
のペロブスカイト構造を有する酸化物は比誘電率が１０
０を超え、将来のキャパシタ材料として期待されてい
る。
（１９９１）「高誘電率材料のＬＳＩ容量膜への応用」
に記載されているように、キャパシタに誘電率の大きな
物質を用いる研究が進められている。誘電率の大きな物
質としては、Ｔａ2Ｏ5、Ｂａ1- xＳｒxＴｉＯ3 、ＰｂＺ
ｒ1-xＴｉxＯ3 などがある。Ｂａ1-xＳｒxＴｉＯ3 など
のペロブスカイト構造を有する酸化物は比誘電率が１０
０を超え、将来のキャパシタ材料として期待されてい
る。
【０００７】
【発明が解決しようとする課題】上述した特開平５−２
９１５２６号公報に示されたような、筒状積層トレンチ
容量部をもつスタック型セル構造の採用により、蓄積容
量が増加し、微細なセルでもメモリ動作に十分な容量が
得られている。
９１５２６号公報に示されたような、筒状積層トレンチ
容量部をもつスタック型セル構造の採用により、蓄積容
量が増加し、微細なセルでもメモリ動作に十分な容量が
得られている。
【０００８】しかし、さらに高集積化が進み、高誘電体
材料が採用されてくると、上述した先願公報に記載され
たようなスタック型メモリセル構造でも、以下に示すよ
うな課題が生じてくる。
材料が採用されてくると、上述した先願公報に記載され
たようなスタック型メモリセル構造でも、以下に示すよ
うな課題が生じてくる。
【０００９】（１）メモリセルが小さくなるため、深溝
への高誘電体膜の埋め込みが難しくなる。特に、高誘電
酸化膜では、カバレッジが良く不純物の少ない膜が得ら
れにくく、溝底でのリーク電流が増加する。
への高誘電体膜の埋め込みが難しくなる。特に、高誘電
酸化膜では、カバレッジが良く不純物の少ない膜が得ら
れにくく、溝底でのリーク電流が増加する。
【００１０】（２）容量絶縁膜に高誘電酸化物を用いる
と、高い結晶性を得るためには結晶配向性を上げる必要
があるが、ストレージノード（トレンチ）の溝面積が小
さくなると、加工精度上、トレンチを上面から見た形状
が楕円あるいは円形に近くなり、トレンチの側壁も弧状
となるため、配向制御が困難になる。また、高誘電酸化
物は、従来のＳｉＯ2 、Ｓｉ3Ｎ4のような非晶質とは異
なり多結晶であり、薄膜の結晶性やストレスが誘電率に
大きく影響を与える。すなわち、トレンチの側壁に形成
した高誘電酸化膜には強い応力がかかり、結晶粒界での
リークが発生し、信頼性を低下させる。
と、高い結晶性を得るためには結晶配向性を上げる必要
があるが、ストレージノード（トレンチ）の溝面積が小
さくなると、加工精度上、トレンチを上面から見た形状
が楕円あるいは円形に近くなり、トレンチの側壁も弧状
となるため、配向制御が困難になる。また、高誘電酸化
物は、従来のＳｉＯ2 、Ｓｉ3Ｎ4のような非晶質とは異
なり多結晶であり、薄膜の結晶性やストレスが誘電率に
大きく影響を与える。すなわち、トレンチの側壁に形成
した高誘電酸化膜には強い応力がかかり、結晶粒界での
リークが発生し、信頼性を低下させる。
【００１１】（３）キャパシタセルを分離するために層
間絶縁膜が用いられているが、厚さが３０ｎｍ以下では
リークにより絶縁が十分でなくなるため、キャパシタセ
ル間隔を小さくできない。
間絶縁膜が用いられているが、厚さが３０ｎｍ以下では
リークにより絶縁が十分でなくなるため、キャパシタセ
ル間隔を小さくできない。
【００１２】本発明は上記の点に鑑みなされたもので、
その目的とするところは、セル面積が縮小可能であると
ともに、酸化物高誘電体を容量誘電体膜に用いる場合に
も、結晶性の向上、ストレスの低減が図れ、高集積・大
容量で信頼性の高いＤＲＡＭを実現することにある。
その目的とするところは、セル面積が縮小可能であると
ともに、酸化物高誘電体を容量誘電体膜に用いる場合に
も、結晶性の向上、ストレスの低減が図れ、高集積・大
容量で信頼性の高いＤＲＡＭを実現することにある。
【００１３】
【課題を解決するための手段】本発明では、基板上に層
間酸化膜を形成し、その上に多数セルにわたって連なっ
た直線状のトレンチを形成し、その側壁に蓄積電極膜、
容量誘電体膜、プレート電極膜をＣＶＤ堆積し、適宜に
エッチングすることで、キャパシタを形成することによ
って、前記課題（１）、（２）を解決する。
間酸化膜を形成し、その上に多数セルにわたって連なっ
た直線状のトレンチを形成し、その側壁に蓄積電極膜、
容量誘電体膜、プレート電極膜をＣＶＤ堆積し、適宜に
エッチングすることで、キャパシタを形成することによ
って、前記課題（１）、（２）を解決する。
【００１４】つまり、ストレージノード形状が直線状で
あるため、従来の略矩形筒状では入り難かった高誘電体
酸化膜のプリカーサが入りやすくなり、底面でのカバレ
ッジが向上するため、溝間隔を短く、かつ、溝の高さを
高くすることができ、従って、セル面積縮小と表面積の
増加とが図れる。さらに、容量誘電体膜に高誘電酸化物
を用いる場合、高誘電酸化物からなる容量誘電体膜は、
平坦な溝側面に形成されるため、成長を制御しやすく、
配向性が高く誘電率の高い膜が、容易に形成できる。さ
らにまた、平面上では応力が低減でき、結晶粒界でのリ
ーク発生を抑制できるので、信頼性が向上する。
あるため、従来の略矩形筒状では入り難かった高誘電体
酸化膜のプリカーサが入りやすくなり、底面でのカバレ
ッジが向上するため、溝間隔を短く、かつ、溝の高さを
高くすることができ、従って、セル面積縮小と表面積の
増加とが図れる。さらに、容量誘電体膜に高誘電酸化物
を用いる場合、高誘電酸化物からなる容量誘電体膜は、
平坦な溝側面に形成されるため、成長を制御しやすく、
配向性が高く誘電率の高い膜が、容易に形成できる。さ
らにまた、平面上では応力が低減でき、結晶粒界でのリ
ーク発生を抑制できるので、信頼性が向上する。
【００１５】ここで、蓄積電極膜（容量誘電体膜の下部
電極）は、成膜後に適宜にエッチングされることによ
り、直線状のトレンチ列間を電気的に分離すると共に、
トレンチ内のセル間も電気的に分離し、また、その上に
形成する容量誘電体膜がトレンチ内のセル間の絶縁も兼
用するようになっている。これにより、直線状のトレン
チに沿った方向のセル間隔を大幅に縮小でき、前記課題
（３）を解決することができる。
電極）は、成膜後に適宜にエッチングされることによ
り、直線状のトレンチ列間を電気的に分離すると共に、
トレンチ内のセル間も電気的に分離し、また、その上に
形成する容量誘電体膜がトレンチ内のセル間の絶縁も兼
用するようになっている。これにより、直線状のトレン
チに沿った方向のセル間隔を大幅に縮小でき、前記課題
（３）を解決することができる。
【００１６】すなわち、本発明は、ストレージノード占
有面積を縮小できるメモリ構造であるが、今後採用され
てくる高誘電体酸化膜に適用して特に有効なものとなっ
ている。
有面積を縮小できるメモリ構造であるが、今後採用され
てくる高誘電体酸化膜に適用して特に有効なものとなっ
ている。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を用いて説明する。図１〜図４は本発明の１実施形態
によるＤＲＡＭに係り、図１はＤＲＡＭの要部平面図で
あり、理解を容易にするために上層の構成を適宜に省い
た形で図示してある。また、図２は図１のＡ−Ａ’線に
沿った要部断面図、図３は図１のＢ−Ｂ’線に沿った要
部断面図、図４は図１のＣ−Ｃ’線に沿った要部断面図
である。
面を用いて説明する。図１〜図４は本発明の１実施形態
によるＤＲＡＭに係り、図１はＤＲＡＭの要部平面図で
あり、理解を容易にするために上層の構成を適宜に省い
た形で図示してある。また、図２は図１のＡ−Ａ’線に
沿った要部断面図、図３は図１のＢ−Ｂ’線に沿った要
部断面図、図４は図１のＣ−Ｃ’線に沿った要部断面図
である。
【００１８】図１〜図４において、ＳMCはメモリセル領
域、１はｐ型半導体基板、２は溝、３、４は酸化膜、５
はｎ型ウエル領域、６はｐ型ウエル領域、７はゲート絶
縁膜、８はゲート電極、９はキャップ絶縁膜、１０はｎ
型半導体領域、１１はサイドウォールスペーサ、１２は
ｎ型半導体領域、１３、１６は層間絶縁膜、１４Ａ、１
４Ｂ、１７は接続孔、１５、１８は導電プラグ、１９は
窒化膜、２０は層間酸化膜、２１はトレンチ、２２は蓄
積電極、２３は容量誘電体膜、２４、２５はプレート電
極、２６は層間絶縁膜、２７は配線、ＷＬはワード線、
ＢＬはビット線である。
域、１はｐ型半導体基板、２は溝、３、４は酸化膜、５
はｎ型ウエル領域、６はｐ型ウエル領域、７はゲート絶
縁膜、８はゲート電極、９はキャップ絶縁膜、１０はｎ
型半導体領域、１１はサイドウォールスペーサ、１２は
ｎ型半導体領域、１３、１６は層間絶縁膜、１４Ａ、１
４Ｂ、１７は接続孔、１５、１８は導電プラグ、１９は
窒化膜、２０は層間酸化膜、２１はトレンチ、２２は蓄
積電極、２３は容量誘電体膜、２４、２５はプレート電
極、２６は層間絶縁膜、２７は配線、ＷＬはワード線、
ＢＬはビット線である。
【００１９】次に、本実施形態のＤＲＡＭの製造方法
を、図１〜図３を用いて説明する。
を、図１〜図３を用いて説明する。
【００２０】まず、ｐ型半導体基板１上の素子分離領域
に、ドライエッチング法で深さ３００〜４００ｎｍ程度
の溝２を選択的に形成する。次に、溝２の内壁に生じた
エッチングダメージ層を除去するために、例えば８５０
〜９００℃程度のウエット酸化による薄い（膜厚１０ｎ
ｍ程度の）酸化膜３を形成し、その後、溝２内を含む基
板１の主面に、例えば酸素及びテトラエトキシシランを
ソースガスに用いたプラズマＣＶＤ法で、膜厚３００〜
４００ｎｍ程度の酸化膜４を形成する。
に、ドライエッチング法で深さ３００〜４００ｎｍ程度
の溝２を選択的に形成する。次に、溝２の内壁に生じた
エッチングダメージ層を除去するために、例えば８５０
〜９００℃程度のウエット酸化による薄い（膜厚１０ｎ
ｍ程度の）酸化膜３を形成し、その後、溝２内を含む基
板１の主面に、例えば酸素及びテトラエトキシシランを
ソースガスに用いたプラズマＣＶＤ法で、膜厚３００〜
４００ｎｍ程度の酸化膜４を形成する。
【００２１】次に、酸化膜４をＣＭＰ（Chemical Mecha
nical Polishing ）法により研磨して、溝２以外の領域
の酸化膜４を除去し、溝２中に酸化膜４を残存させる。
nical Polishing ）法により研磨して、溝２以外の領域
の酸化膜４を除去し、溝２中に酸化膜４を残存させる。
【００２２】次に、基板１の主面のメモリアレイ形成領
域に燐（Ｐ）を選択的にイオン打ち込みし、ｎ型ウエル
領域５を形成し、その後、ｎ型ウエル領域５の主面にボ
ロン（Ｂ）を選択的にイオン打ち込みし、ｐ型ウエル領
域６を形成する。
域に燐（Ｐ）を選択的にイオン打ち込みし、ｎ型ウエル
領域５を形成し、その後、ｎ型ウエル領域５の主面にボ
ロン（Ｂ）を選択的にイオン打ち込みし、ｐ型ウエル領
域６を形成する。
【００２３】次に、基板１上に８５０℃程度のウエット
酸化処理を施して、ｐ型ウエル領域６の表面に膜厚７ｎ
ｍ程度の酸化膜からなるゲート絶縁膜７を形成する。
酸化処理を施して、ｐ型ウエル領域６の表面に膜厚７ｎ
ｍ程度の酸化膜からなるゲート絶縁膜７を形成する。
【００２４】次に、ゲート絶縁膜７上にゲート電極８を
形成する。この工程において、ゲート電極８と一体化さ
れたワード線ＷＬも一緒に形成される。ゲート電極８及
びワード線ＷＬは、膜厚７０ｎｍ程度の燐が導入された
多結晶シリコン膜をＣＶＤ法で形成し、その上に、膜厚
５０ｎｍ程度のタングステンナイトライド膜及び膜厚１
００ｎｍ程度のタングステン膜をスパッタ法で形成し、
さらにその上に、膜厚１５０ｎｍ程度の窒化シリコン膜
からなるキャップ絶縁膜９をＣＶＤ法で形成した後、こ
れらの膜をパターンニングすることにより形成する。
形成する。この工程において、ゲート電極８と一体化さ
れたワード線ＷＬも一緒に形成される。ゲート電極８及
びワード線ＷＬは、膜厚７０ｎｍ程度の燐が導入された
多結晶シリコン膜をＣＶＤ法で形成し、その上に、膜厚
５０ｎｍ程度のタングステンナイトライド膜及び膜厚１
００ｎｍ程度のタングステン膜をスパッタ法で形成し、
さらにその上に、膜厚１５０ｎｍ程度の窒化シリコン膜
からなるキャップ絶縁膜９をＣＶＤ法で形成した後、こ
れらの膜をパターンニングすることにより形成する。
【００２５】次に、ｐ型ウエル領域６の主面上に、膜厚
５０〜１００ｎｍ程度の窒化シリコン膜をＣＶＤ法で形
成し、その後、窒化シリコン膜にＲＩＥ（Reactive Ion
Etching）の異方性エッチングを施して、ゲート電極８
の側壁にサイドウォールスペーサ１１を形成する。この
工程において、サイドウォールスペーサ１１はワード線
ＷＬの側壁にも形成される。
５０〜１００ｎｍ程度の窒化シリコン膜をＣＶＤ法で形
成し、その後、窒化シリコン膜にＲＩＥ（Reactive Ion
Etching）の異方性エッチングを施して、ゲート電極８
の側壁にサイドウォールスペーサ１１を形成する。この
工程において、サイドウォールスペーサ１１はワード線
ＷＬの側壁にも形成される。
【００２６】次に、ｎ型半導体領域１０の主面に砒素
（Ａｓ）をイオン打ち込みし、ｎ型半導体領域１２を形
成する。この工程により、ＬＤＤ構造のメモリセル選択
用電界効果トランジスタが形成される。
（Ａｓ）をイオン打ち込みし、ｎ型半導体領域１２を形
成する。この工程により、ＬＤＤ構造のメモリセル選択
用電界効果トランジスタが形成される。
【００２７】次に、ｐ型半導体基板１の主面上に層間絶
縁膜１３を形成する。層間絶縁膜１３は、膜厚３００ｎ
ｍ程度のＳＯＧ（Spin On Glass ）膜を回転塗布法で形
成し、その後、ＣＭＰ法で平坦化し、その後、酸化膜を
ＣＶＤ法で形成堆積することにより形成する。
縁膜１３を形成する。層間絶縁膜１３は、膜厚３００ｎ
ｍ程度のＳＯＧ（Spin On Glass ）膜を回転塗布法で形
成し、その後、ＣＭＰ法で平坦化し、その後、酸化膜を
ＣＶＤ法で形成堆積することにより形成する。
【００２８】次に、ｎ型半導体領域１２上の層間絶縁膜
１３をドライエッチング法により選択的に除去して、接
続孔１４Ａ及び接続孔１４Ｂを形成し、その後、接続孔
１４Ａ、接続孔１４Ｂの夫々の内部に導電プラグ１５を
形成する。導電プラグ１５は、層間絶縁膜１３上に不純
物が導入された多結晶シリコン膜をＣＶＤ法で形成し、
その後、この多結晶シリコン膜をＣＭＰ法で研磨して形
成する。
１３をドライエッチング法により選択的に除去して、接
続孔１４Ａ及び接続孔１４Ｂを形成し、その後、接続孔
１４Ａ、接続孔１４Ｂの夫々の内部に導電プラグ１５を
形成する。導電プラグ１５は、層間絶縁膜１３上に不純
物が導入された多結晶シリコン膜をＣＶＤ法で形成し、
その後、この多結晶シリコン膜をＣＭＰ法で研磨して形
成する。
【００２９】次に、層間絶縁膜１３上をワード線ＷＬと
直交する方向に延在し、接続孔１４Ａ内の導電プラグ１
５と電気的に接続されるビット線ＢＬを形成する。次
に、ビット線ＢＬ上を含む層間絶縁膜１３上に、層間絶
縁膜１６を形成する。層間絶縁膜１６は、例えば層間絶
縁膜１３と同様の方法で形成する。次に、層間絶縁膜１
６上に窒化膜１９を形成する。
直交する方向に延在し、接続孔１４Ａ内の導電プラグ１
５と電気的に接続されるビット線ＢＬを形成する。次
に、ビット線ＢＬ上を含む層間絶縁膜１３上に、層間絶
縁膜１６を形成する。層間絶縁膜１６は、例えば層間絶
縁膜１３と同様の方法で形成する。次に、層間絶縁膜１
６上に窒化膜１９を形成する。
【００３０】次に、導電プラグ１５上の窒化膜１９と層
間絶縁膜１６を、順次ドライエッチング法などで選択的
に除去して、接続孔１７を形成し、その後、接続孔１７
の内部に導電プラグ１８を形成する。導電プラグ１８
は、例えば導電プラグ１５と同様の方法で形成する。
間絶縁膜１６を、順次ドライエッチング法などで選択的
に除去して、接続孔１７を形成し、その後、接続孔１７
の内部に導電プラグ１８を形成する。導電プラグ１８
は、例えば導電プラグ１５と同様の方法で形成する。
【００３１】次に、導電プラグ１８を含む窒化膜１９上
に、膜厚２μｍの酸化膜２０を形成する。
に、膜厚２μｍの酸化膜２０を形成する。
【００３２】次に、酸化膜２０上にドライエッチング法
で直線状のトレンチ２１を形成する。この直線状のトレ
ンチ２１は、一直線上に隣接するメモリセルが多数連な
るように、多数セルにわたって連続するように一直線状
に形成される。これにより、個々のセル毎に独立・分離
して形成される従来の略矩形筒状のトレンチに較べて、
トレンチ２１の加工精度は高まり、トレンチ２１の側壁
は平坦なものになる。なお、窒化膜１９は、酸化膜２０
にトレンチ２１を掘る際の下地となり、配線層などが露
出するのを防ぐ。トレンチ２１の加工で、導電プラグ１
８の表面が露出する。
で直線状のトレンチ２１を形成する。この直線状のトレ
ンチ２１は、一直線上に隣接するメモリセルが多数連な
るように、多数セルにわたって連続するように一直線状
に形成される。これにより、個々のセル毎に独立・分離
して形成される従来の略矩形筒状のトレンチに較べて、
トレンチ２１の加工精度は高まり、トレンチ２１の側壁
は平坦なものになる。なお、窒化膜１９は、酸化膜２０
にトレンチ２１を掘る際の下地となり、配線層などが露
出するのを防ぐ。トレンチ２１の加工で、導電プラグ１
８の表面が露出する。
【００３３】次に、トレンチ２１を含む酸化膜２０の主
面に、膜厚３０ｎｍのＲｕ膜からなる蓄積電極膜（容量
誘電体膜の下部電極）２２を形成する。Ｒｕ膜（蓄積電
極膜２２）は、ＣＶＤ法によりトレンチ２１の側面及び
底部にも均一に形成する。この蓄積電極膜２２は、導電
プラグ１８と電気的に接続されている。
面に、膜厚３０ｎｍのＲｕ膜からなる蓄積電極膜（容量
誘電体膜の下部電極）２２を形成する。Ｒｕ膜（蓄積電
極膜２２）は、ＣＶＤ法によりトレンチ２１の側面及び
底部にも均一に形成する。この蓄積電極膜２２は、導電
プラグ１８と電気的に接続されている。
【００３４】この段階では、蓄積電極膜２２は全面で繋
がっているので、次に特願平１１−１８７４５０号公報
に記載されている方法により、蓄積電極膜２２を分離す
る。すなわち、まず、非感光性レジストを蓄積電極膜２
２上に塗布し、露光されたレジストをウエットエッチン
グで除去する。このとき、トレンチ２１の浅い部分のみ
感光される条件で露光し、トレンチ内にレジストが残る
ようにする。次に、より強い露光条件で、トレンチ２１
内のレジストを選択的に感光させ、レジストを除去す
る。次に、レジストに被覆されていない蓄積電極膜２２
をドライエッチング法で除去し、酸化膜２０の一部、す
なわち酸化膜表面２０Ａ（隣接するトレンチ２１とトレ
ンチ２１との間の酸化膜２０の表面）、酸化膜表面２０
Ｂ（トレンチ２１側壁の酸化膜２０における、トレンチ
２１内で隣接するセルを分離する領域）と、窒化膜１９
の一部、すなわち窒化膜表面１９Ａ（トレンチ２１底部
の窒化膜１９における、トレンチ２１内で隣接するセル
を分離する領域）とを、露出させる。この際、窒化膜１
９がエッチングストッパー層となるため、酸化膜２０Ｂ
のオーバーエッチングが少なく、所望する蓄積電極膜２
２の部位のみを完全にを除去できる。
がっているので、次に特願平１１−１８７４５０号公報
に記載されている方法により、蓄積電極膜２２を分離す
る。すなわち、まず、非感光性レジストを蓄積電極膜２
２上に塗布し、露光されたレジストをウエットエッチン
グで除去する。このとき、トレンチ２１の浅い部分のみ
感光される条件で露光し、トレンチ内にレジストが残る
ようにする。次に、より強い露光条件で、トレンチ２１
内のレジストを選択的に感光させ、レジストを除去す
る。次に、レジストに被覆されていない蓄積電極膜２２
をドライエッチング法で除去し、酸化膜２０の一部、す
なわち酸化膜表面２０Ａ（隣接するトレンチ２１とトレ
ンチ２１との間の酸化膜２０の表面）、酸化膜表面２０
Ｂ（トレンチ２１側壁の酸化膜２０における、トレンチ
２１内で隣接するセルを分離する領域）と、窒化膜１９
の一部、すなわち窒化膜表面１９Ａ（トレンチ２１底部
の窒化膜１９における、トレンチ２１内で隣接するセル
を分離する領域）とを、露出させる。この際、窒化膜１
９がエッチングストッパー層となるため、酸化膜２０Ｂ
のオーバーエッチングが少なく、所望する蓄積電極膜２
２の部位のみを完全にを除去できる。
【００３５】かような手法を採ることにより、蓄積電極
膜２２は、トレンチ２１とトレンチ２１との間、及び、
トレンチ２１内のセル間でも、電気的に完全に分離され
ることになる。
膜２２は、トレンチ２１とトレンチ２１との間、及び、
トレンチ２１内のセル間でも、電気的に完全に分離され
ることになる。
【００３６】次に、蓄積電極膜２２、及び酸化膜表面２
０Ａ、２０Ｂ、及び窒化膜表面１９Ａ上に、膜厚１０ｎ
ｍ程度のＴａ2Ｏ5膜からなる容量誘電体膜２３を、ＣＶ
Ｄ法により形成する。このＣＶＤ法で成膜された膜は、
結晶化しているが、不純物を多く含んでいるため、６０
０〜８００℃の酸素雰囲気でアニールする。酸素の代り
にＯ3 、ＮＯ2 、Ｏラジカルを用いてもよい。容量誘電
体膜２３は、蓄積電極膜２２が除去された酸化膜表面２
０Ｂ及び窒化膜表面１９Ａ上にも均一に形成され、トレ
ンチ２１内のキャパシタセル間の分離にも兼用されてい
る。この容量誘電体膜２３は、従来の層間酸化膜に比べ
て絶縁性が良好なため、十分にトレンチ２１内のキャパ
シタセル間の分離が可能である。
０Ａ、２０Ｂ、及び窒化膜表面１９Ａ上に、膜厚１０ｎ
ｍ程度のＴａ2Ｏ5膜からなる容量誘電体膜２３を、ＣＶ
Ｄ法により形成する。このＣＶＤ法で成膜された膜は、
結晶化しているが、不純物を多く含んでいるため、６０
０〜８００℃の酸素雰囲気でアニールする。酸素の代り
にＯ3 、ＮＯ2 、Ｏラジカルを用いてもよい。容量誘電
体膜２３は、蓄積電極膜２２が除去された酸化膜表面２
０Ｂ及び窒化膜表面１９Ａ上にも均一に形成され、トレ
ンチ２１内のキャパシタセル間の分離にも兼用されてい
る。この容量誘電体膜２３は、従来の層間酸化膜に比べ
て絶縁性が良好なため、十分にトレンチ２１内のキャパ
シタセル間の分離が可能である。
【００３７】なお、本例では、容量絶縁層としても機能
する容量誘電体膜２３としてＴａ2Ｏ5膜を用いている
が、容量誘電体膜２３には、Ｂａ1-xＳｒxＴｉＯ3 、Ｐ
ｂＺｒ1-xＴｉxＯ3 、ＳｒＢｉ2Ｔａ2Ｏ9 膜等の高誘電
酸化物を用いてもよい。トレンチ２１が直線状であるた
め、従来の略矩形筒状のトレンチに比べて、例えばＴａ
2Ｏ5膜では、ＣＶＤ原料であるＴａ（ＯＣ2Ｈ5）5 が溝
中に入りやすいため、カバレッジが向上する。
する容量誘電体膜２３としてＴａ2Ｏ5膜を用いている
が、容量誘電体膜２３には、Ｂａ1-xＳｒxＴｉＯ3 、Ｐ
ｂＺｒ1-xＴｉxＯ3 、ＳｒＢｉ2Ｔａ2Ｏ9 膜等の高誘電
酸化物を用いてもよい。トレンチ２１が直線状であるた
め、従来の略矩形筒状のトレンチに比べて、例えばＴａ
2Ｏ5膜では、ＣＶＤ原料であるＴａ（ＯＣ2Ｈ5）5 が溝
中に入りやすいため、カバレッジが向上する。
【００３８】さらに、容量誘電体膜２３は、主にトレン
チ２１の側壁の平面に形成されるため、結晶成長制御が
容易である。Ｔａ2Ｏ5は多結晶であるが、本方法によ
り、配向度（Ｘ線回折法で最強のピークのと２番目に強
いピークの積分強度比）が１０以上の高配向な膜が形成
できる（Ｔａ2Ｏ5ではＩ（１１１０）／Ｉ（００１）を
示す）。配向性を高めることにより、誘電率の高い容量
誘電体膜２３が形成できる。また、容量誘電体膜２３は
トレンチ２１の側壁の平面に形成されるため、ストレス
が小さく、多結晶誘電体膜で見られる粒界でのリーク電
流が低減できる。
チ２１の側壁の平面に形成されるため、結晶成長制御が
容易である。Ｔａ2Ｏ5は多結晶であるが、本方法によ
り、配向度（Ｘ線回折法で最強のピークのと２番目に強
いピークの積分強度比）が１０以上の高配向な膜が形成
できる（Ｔａ2Ｏ5ではＩ（１１１０）／Ｉ（００１）を
示す）。配向性を高めることにより、誘電率の高い容量
誘電体膜２３が形成できる。また、容量誘電体膜２３は
トレンチ２１の側壁の平面に形成されるため、ストレス
が小さく、多結晶誘電体膜で見られる粒界でのリーク電
流が低減できる。
【００３９】次に、Ｒｕからなるプレート電極膜２４
を、容量誘電体膜２３上にＣＶＤ法で形成し、次に、プ
レート電極膜２５を、スパッタリング法でプレート電極
膜２４上に形成して、トレンチ２１内を埋める。
を、容量誘電体膜２３上にＣＶＤ法で形成し、次に、プ
レート電極膜２５を、スパッタリング法でプレート電極
膜２４上に形成して、トレンチ２１内を埋める。
【００４０】最後に、層間絶縁膜２６、最上層の配線２
７を形成して、図２〜図４に示した本実施形態のＤＲＡ
Ｍが完成する。なお、配線２７にはＡｌを用いた。
７を形成して、図２〜図４に示した本実施形態のＤＲＡ
Ｍが完成する。なお、配線２７にはＡｌを用いた。
【００４１】以上述べてきたように、本実施形態の、基
板上に直線状のトレンチを形成した積層容量型セルを用
いると、セル間の絶縁用酸化膜の面積を最小にでき、セ
ル面積を縮小できる。さらに、酸化物高誘電体を容量誘
電体膜に用いているので、セル面積の縮小を図っても、
メモリ動作に必要な蓄積容量は十分に確保でき、しか
も、容量誘電体膜の結晶性の向上、ストレスの低減が可
能となるため、信頼度の高い高集積・大容量のＤＲＡＭ
を実現することができる。
板上に直線状のトレンチを形成した積層容量型セルを用
いると、セル間の絶縁用酸化膜の面積を最小にでき、セ
ル面積を縮小できる。さらに、酸化物高誘電体を容量誘
電体膜に用いているので、セル面積の縮小を図っても、
メモリ動作に必要な蓄積容量は十分に確保でき、しか
も、容量誘電体膜の結晶性の向上、ストレスの低減が可
能となるため、信頼度の高い高集積・大容量のＤＲＡＭ
を実現することができる。
【００４２】
【発明の効果】以上のように本発明によれば、セル面積
が縮小可能であるとともに、酸化物高誘電体を容量絶縁
膜に用いる場合にも、結晶性の向上、ストレスの低減が
図れ、高集積・大容量で信頼性の高いＤＲＡＭを実現す
ることが可能となる。
が縮小可能であるとともに、酸化物高誘電体を容量絶縁
膜に用いる場合にも、結晶性の向上、ストレスの低減が
図れ、高集積・大容量で信頼性の高いＤＲＡＭを実現す
ることが可能となる。
【図１】本発明の１実施形態に係るＤＲＡＭの上層の構
成を適宜に省いた要部平面図である。
成を適宜に省いた要部平面図である。
【図２】図１のＡ−Ａ’線に沿った要部断面図である。
【図３】図１のＢ−Ｂ’線に沿った要部断面図である。
【図４】図１のＣ−Ｃ’線に沿った要部断面図である。
ＳMC メモリセル領域 １ ｐ型半導体基板 ２ 溝 ３ 絶縁膜 ４ 絶縁膜 ５ ｎ型ウエル領域、 ６ ｐ型ウエル領域 ７ ゲート絶縁膜 ８ ゲート電極 ９ キャップ絶縁膜 １０ ｎ型半導体領域 １１ サイドウォールスペーサ １２ ｎ型半導体領域 １３、１６ 層間絶縁膜 １４Ａ、１４Ｂ、１７ 接続孔 １５、１８ 導電プラグ １９ 窒化膜 ２０ 層間酸化膜 ２１ トレンチ ２２ 蓄積電極 ２３ 容量誘電体膜 ２４、２５ プレート電極 ２６ 層間絶縁膜 ２７ 配線 ＷＬ ワード線 ＢＬ ビット線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尾形 潔 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 (72)発明者 荒井 利行 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所生産技術研究所内 Ｆターム(参考） 5F083 AD10 AD31 AD48 AD49 GA06 JA06 JA14 JA15 JA17 JA39 JA40 JA56 MA03 MA06 MA17 PR01 PR05 PR06 PR07 PR22 PR23 PR29 PR33 PR40
Claims (10)
- 【請求項１】 メモリセルが１個のスイッチ用トランジ
スタと１個の電荷蓄積用キャパシタより構成された半導
体記憶装置において、 基板上のビット線よりも上層側に設けられ、多数セルに
わたって連続した形状に形成された直線状のトレンチ
と、このトレンチ内に形成され、セル毎に電気的に分離
された電荷蓄積用キャパシタを有し、電荷蓄積用キャパ
シタの容量誘電体膜は高誘電体膜で形成されていること
を特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載において、 直線状のトレンチ内の電荷蓄積用キャパシタは、容量誘
電体膜の下部電極たる蓄積電極を、トレンチの側壁およ
びトレンチの底部でセル単位に分離することによって、
電気的に分離され、隣接するトレンチ列の電荷蓄積用キ
ャパシタは、容量誘電体膜の下部電極たる蓄積電極を、
トレンチ列間で分離することによって、電気的に分離さ
れていることを特徴とする半導体記憶装置。 - 【請求項３】 請求項１または２記載において、 トレンチ内の電荷蓄積用キャパシタ間の分離の一部が、
前記高誘電体膜で行われていることを特徴とする半導体
記憶装置。 - 【請求項４】 請求項１または２または３記載におい
て、 前記高誘電体膜としてタンタル酸化物を用いたことを特
徴とする半導体記憶装置。 - 【請求項５】 請求項１または２または３記載におい
て、 前記高誘電体膜として複合ペロブスカイト構造酸化物ま
たはビスマス層状ペロブスカイト構造酸化物を用いたこ
とを特徴とする半導体記憶装置。 - 【請求項６】 請求項５記載において、 前記高誘電体膜として、少なくともＢａ1-xＳｒxＴｉＯ
3 、ＰｂＺｒ1-xＴｉxＯ3 、ＳｒＢｉ2Ｔａ2Ｏ9 のいず
れかを主成分とすることを特徴とする半導体記憶装置。 - 【請求項７】 請求項１乃至６の何れか１つに記載にお
いて、 前記高誘電体膜の配向度が１０以上であることを特徴と
する半導体記憶装置。 - 【請求項８】 メモリセルが１個のスイッチ用トランジ
スタと１個の電荷蓄積用キャパシタより構成された半導
体記憶装置の製造方法において、 基板上のビット線よりも上層側に形成した酸化膜よりな
る層間絶縁膜に、多数セルにわたって連続する直線状の
トレンチを形成する工程と、 トレンチ側壁及びトレンチ底部と、トレンチとトレンチ
との間の層間絶縁膜とに、蓄積電極を形成する工程と、 蓄積電極をエッチングにより選択的に除去して、蓄積電
極を、トレンチの側壁およびトレンチの底部でセル単位
に分離すると共に、隣接するトレンチ列間でも分離する
工程と、 蓄積電極及び蓄積電極が除去された面に、高誘電体膜よ
りなる容量誘電体膜を形成する工程と、 高誘電体膜よりなる容量誘電体膜上にプレート電極を形
成する工程とを、有することを特徴とする半導体記憶装
置の製造方法。 - 【請求項９】 請求項８記載において、 前記高誘電体膜としてタンタル酸化物を用いたことを特
徴とする半導体記憶装置の製造方法。 - 【請求項１０】 請求項８記載において、 前記高誘電体膜として複合ペロブスカイト構造酸化物ま
たはビスマス層状ペロブスカイト構造酸化物を用いたこ
とを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000050009A JP2001244431A (ja) | 2000-02-25 | 2000-02-25 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000050009A JP2001244431A (ja) | 2000-02-25 | 2000-02-25 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001244431A true JP2001244431A (ja) | 2001-09-07 |
Family
ID=18571850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000050009A Pending JP2001244431A (ja) | 2000-02-25 | 2000-02-25 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001244431A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7977723B2 (en) | 2008-01-18 | 2011-07-12 | Fujitsu Semiconductor Limited | Semiconductor device |
-
2000
- 2000-02-25 JP JP2000050009A patent/JP2001244431A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7977723B2 (en) | 2008-01-18 | 2011-07-12 | Fujitsu Semiconductor Limited | Semiconductor device |
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