KR20040059728A - 반도체 소자의 ｍｏｓ 커패시터 형성 방법 - Google Patents
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Abstract
본 발명은 시스템 온 칩(SoC)에 적용되는 MOS 커패시터 형성시에 STI 라운딩을 위한 투 스텝 식각 공정을 이용하여 커패시터 형성 면적을 증가시킬 수 있도록한 반도체 소자의 MOS 커패시터 형성 방법에 관한 것으로, 실리콘 기판을 선택적으로 식각하여 STI 영역이 에지 경사도를 줄이기 위한 STI 1차 트렌치와 MOS 커패시터 1차 트렌치를 형성하는 단계; STI 영역에 2차 트렌치를 형성하고 소자 격리층을 형성하는 단계; 전면에 게이트 산화막을 형성하고 연속적으로 폴리 실리콘을 증착한 후선택적으로 패터닝하여 게이트 전극 및 MOS 커패시터 전극을 형성하는 단계; LDD 이온 주입후에 전극들의 측면에 스페이서를 형성하는 단계; 전면에 산화막을 형성하고 커패시터 스토리지 노드 부분이 블록킹되도록 하여 소오스/드레인 영역을 형성하는 단계; 층간 절연막을 형성하고 콘택홀들을 형성하여 메탈 콘택층을 형성하는 단계를 포함한다.
Description
본 발명은 시스템 온 칩(SoC)에 적용되는 MOS 커패시터에 관한 것으로, 구체적으로 STI 라운딩을 위한 투 스텝 식각 공정을 이용하여 커패시터 형성 면적을 증가시킬 수 있도록한 반도체 소자의 MOS 커패시터 형성 방법에 관한 것이다.
종래 기술의 시스템 온 칩 소자 개발에서는 단순히 MOS 커패시터를 이용하여 정전 용량을 증가시키기 위하여 MOS 커패시터 부분의 폴리 게이트 면적을 증가시켜 왔다.
그러나 이는 미세화되고 있는 소자의 배선 및 게이트 길이의 추세에 역행하는 결과를 나타내며 단위 와이퍼당 형성할 소자의 수를 감소시키는 결과를 나타낸다.
반대로 MOS 커패시터의 면적을 줄이면 정전 용량이 작아져 커패시터로의 활용이 어려운 상태이다.
이하에서 종래 기술의 MOS 커패시터의 구조에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 MOS 커패시터의 구조 단면도이다.
먼저, 반도체 기판(11)의 소자 격리 영역에 형성되는 소자 격리층(12)과, 활성 영역상에 형성되는 MOS 커패시터 폴리 전극(13),게이트 폴리 전극(14)과, 층간 절연막(15),메탈 콘택층(16)으로 구성된다.
이와 같은 종래 기술의 MOS 커패시터의 특성을 살펴보면 다음과 같다.
먼저, 이전의 LDD 및 소오스 드레인의 정션 구조(도 1의 (나)(다)부분)를 커패시터와 구동 트랜지스터간의 스토리지 노드 부분으로 이용하기 때문에 이온 주입으로 인한 디펙트 발생으로 인한 누설 전류(leakage current)발생과 전계의 불균일한 분포로 인한 누설이 발생이 생긴다.
누설에 민감한 메모리 머지드 로직(MML) 소자에서 이러한 누설 발생으로 인하여 리프레쉬 특성이 더욱 열화된다.
그리고 소자간 절연 방법으로 LOCOS를 사용하지 않고 미세 소자 형성에 유리한 STI(shallow trench isolation)를 사용하게 되는데, 이는 STI 상부 코너 부분에서의 모우트(moat) 및 각을 이루면서(STI 에지 부분의 라운딩되지 않은 부분) 도 1의 (가)부분에 전계가 집중되어 게이트 동작 전압 이전에 턴 온 되는 험프(hump)현상 및 누설 현상 등이 발생되어 소자의 안정적인 동작에 방해을 일으킨다.
이에 따라서 험프 현상 및 누설 특성 개선을 위해 STI 에지 부분의 라운딩을 형성하려는 많은 노력들이 이루어지고 있으나 종래 기술에서는 이를 해결하지 못하고 있다.
이와 같은 종래 기술의 반도체 소자의 MOS 커패시터 형성 공정에서의 문제는 다음과 같다.
첫째, MOS 커패시터의 정전 용량을 증가시키기 위해서는 MOS 커패시터 부분의 폴리 게이트 면적을 증가시켜야 하나 소자의 미세화에 의해 구현이 어렵다.
둘째, 이전의 LDD 및 소오스 드레인의 정션 구조를 커패시터와 구동 트랜지스터간의 스토리지 노드 부분으로 이용하기 때문에 이온 주입으로 인한 결함 발생 문제가 있다.
셋째, STI(shallow trench isolation)를 사용하는 소자 격리에 의해 STI 상부 코너 부분에서의 전계 집중으로 험프(hump)현상 및 누설 현상 등이 발생되어 소자의 안정적인 동작에 방해를 일으킨다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 MOS 커패시터 형성 공정의 문제를 해결하기 위하여 안출한 것으로, 시스템 온 칩(SoC)에 적용되는 MOS 커패시터 형성시에 STI 라운딩을 위한 투 스텝 식각 공정을 이용하여 커패시터 형성 면적을 증가시킬 수 있도록 한 반도체 소자의 MOS 커패시터 형성 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 MOS 커패시터의 구조 단면도
도 2a내지 도 2s는 본 발명에 따른 MOS 커패시터 형성을 위한 공정 단면도
-도면의 주요 부분에 대한 부호의 설명-
21. 베어 실리콘 기판 22a.22b. 1차 트렌치
23. 폴리머 24. 패드 산화막
25. 나이트라이드 26. 2차 트렌치
27. 절연막 28. 게이트 산화막
29. 폴리 실리콘 30a. MOS 커패시터 폴리 전극
30b. 게이트 폴리 전극 31. LDD 영역
32. 나이트라이드 스페이서 33. 산화막
34. 소오스/드레인 영역 35. 층간 절연막
36. 메탈 콘택층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 MOS 커패시터 형성 방법은 실리콘 기판을 선택적으로 식각하여 STI 영역이 에지 경사도를 줄이기 위한 STI 1차 트렌치와 MOS 커패시터 1차 트렌치를 형성하는 단계; STI 영역에 2차 트렌치를 형성하고 소자 격리층을 형성하는 단계; 전면에 게이트 산화막을 형성하고 연속적으로 폴리 실리콘을 증착한 후 선택적으로 패터닝하여 게이트 전극 및 MOS 커패시터 전극을 형성하는 단계; LDD 이온 주입후에 전극들의 측면에 스페이서를 형성하는 단계; 전면에 산화막을 형성하고 커패시터 스토리지 노드 부분이 블록킹되도록 하여 소오스/드레인 영역을 형성하는 단계; 층간 절연막을 형성하고 콘택홀들을 형성하여 메탈 콘택층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 MOS 커패시터 형성 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2s는 본 발명에 따른 MOS 커패시터 형성을 위한 공정 단면도이다.
본 발명은 MOS 커패시터를 이용하는 시스템 온 칩(System on chip : SOC) 소자개발 및 공정에 관한 발명이다.
구체적으로 STI(shallow trench Isolation)에서 발생되는 험프(hump) 특성을 개선하는 공정과 동시에 MOS 커패시터의 구조를 변경하여 MOS 커패시턴스를 증가시키는 공정 방법을 제공한다.
먼저, 도 2a에서와 같이, 베어(bare) 실리콘 기판(21)을 약 1100~1200℃의 온도, N2분위기에서 30분간 어닐닝을 실시한다.
이는 조금이라도 있을 수 있는 실리콘 기판(21)의 디펙트를 제거하기 위함이다. 기판(substrate)의 결함으로 인한 전류(current) 손실은 메모리 머지드 소자(Memory Merged Device)에 매우 민감한 문제이다.
이어, 2b에서와 같이, 포토레지스트(PR1)를 도포하고 STI(Shallow Trench Isolation)를 형성할 부분의 1차 트렌치(22a)과 추후에 형성될 MOS 커패시터의 용량 증가를 목적으로 한 1차 트렌치(22b) 부분을 정의한다.
그리고 패터닝된 포토레지스트(PR1)를 이용하여 실리콘 기판(21)을 비등방성 플라즈마 식각을 통하여 200~300Å의 두께를 식각을 한다.
이때, 포토레지스트(PR1)의 두께를 8000~15000Å으로 하여 실리콘 기판(21) 식각시 포토레지스트(PR1) 측벽에 약간의 폴리머(23)가 형성되도록 하여 트랜치(22a)(22b)에 약간의 경사를 갖고 식각이 되도록 한다.
STI 형성을 위한 이러한 1차 실리콘 기판(21)식각은 STI 탑 코너 라운딩을 쉽게 하기 위한 것으로, 식각 공정을 통하여 1차로 에지 부분의 각을 줄인다.
이어, 도 2c에서와 같이, 포토레지스트(PR1)를 제거하고 패드 산화막(24)을 100~150Å의 두께로 증착한다.
이는 후속되는 나이트라이드 증착시 실리콘 기판과의 스트레스를 완화시키고 이온주입 시에 버퍼층으로 사용한다.
그리고 도 2d에서와 같이, 나이트라이드(25)를 증착한 후 소자간 절연을 위한 STI 부분을 포토레지스트(PR2)를 사용하여 정의하고, 도 2e에서와 같이, 노출된 나이트라이드(25)를 식각한다.
이어, 도 2f에서와 같이, 패터닝된 나이트라이드(25)를 하드 마스크로 이용하여 노출된 실리콘 기판(21)을 식각하여 2차 트렌치(26)를 형성한다.
STI 형성을 위한 2차 실리콘 식각시 실리콘 측벽의 경사를 약 83~89도로 식각한다.
여기서, 추후에 형성될 MOS 커패시터 하부의 트렌치(22b)는 나이트라이드(25)에 의해 블록킹되므로 식각으로 인한 손실은 없다.
그리고 도 2g에서와 같이, 2차 트렌치(26)에 PE-CVD 및 HLD 나 HDP 방법으로 절연막(27)을 7000~9000Å의 두께로 갭 필하고, 도 2h에서와 같이, CMP 공정 기술을 이용하여 나이트라이드(25)를 연마 정지막(polishing stopping layer)으로 사용하여 평탄화를 한다.
이때 트랜치에 채워진 절연막을 200~300Å 오버 폴리싱(over polishing)을 한다.
이후 나이트라이드(25)를 산화막을 확실하게 제거하기 위하여 HF로써 크리닝을 실시하여 2차 트렌치(26)에 형성된 절연막의 두께는 약 3500~5000Å이 되고 나이트라이드(25)의 로스는 약 100~200Å이 된다.
그리고 도 2i에서와 같이, 나이트라이드(25)를 고온의 인산(phosphoric acid)(H3PO4) 용액으로 습식 식각을 통하여 제거한다.
나이트라이드(25)를 제거한 후에 소자간 절연막의 치밀화 및 STI 탑 코너 라운딩의 목적으로 어닐을 실시하며 조건은 1100℃ 30분 정도로 한다.
이전에 형성하였던 1차 및 2차 트렌치 형성으로 탑 코너 부분의 에지 각이 이러한 열공정으로 더욱 라운딩되게 된다.
이어, 도 2j에서와 같이, 포토리소그래피 공정으로 마스킹을 하여 N-웰 및P-웰 형성을 위한 이온 주입을 실시한다.
그리고 도 2k에서와 같이, N-웰, P-웰 형성 이후 게이트 산화막을 형성하기 위하여 패드 산화막(24)을 제거하고 도 2l에서와 같이, 게이트 산화막을 고온에서 성장시킨다.
이때, 실리콘 기판(21)의 굴곡에 따라서 열공정에 의해 게이트 산화막(28)이 균일하게 성장이 된다.
이어, 도 2m에서와 같이, 게이트 산화막(28)을 형성하고 연속적으로 폴리 실리콘(29)을 증착한 후 게이트 전극 및 MOS 커패시터 전극을 포토레지스트(PR3)을 사용하여 정의한다.
그리고 도 2n에서와 같이, 폴리 실리콘(29) 식각 공정을 통하여 MOS 커패시터의 폴리 전극(30a)과 구동 트랜지스터의 게이트 폴리 전극(30b)을 형성한다.
이후 도 2o에서와 같이 LDD 영역(31)의 형성을 위한 이온주입 공정을 실시한다.
그리고 도 2p에서와 같이, 나이트라이드를 증착하고 비등방성 나이트라이드 식각 공정을 통하여 게이트 측면에 나이트라이드 스페이서(32)를 형성하고 RTP(Rapid Thermal Process)처리를 한다.
이는 LDD 이온주입 공정으로 인하여 주입된 불순물 이온이 추후 열공정으로 인하여 과도 확산되는 것을 막기 위한 것이다.
도 2q에서와 같이, 산화막(33)을 200~300Å의 두께로 전면에 증착한다.
여기서, 산화막(33)의 증착 두께는 스토리지 노드의 길이에 따라 변화될 수있으며 만일 스토리지 노드의 길이가 400Å이라면 산화막의 두께는 200~220Å이면 충분하다.
즉, 스토리지 노드의 길이의 1/2배 정도의 산화막(33)을 증착한다.
이는 소오스 및 드레인 이온 주입 시에 실리콘 격자 손상을 줄이는 버퍼층으로의 역할과 함께 MOS 커패시터와 구동 트랜지스터를 게이트 전극으로 하는 단위 MOS 트랜지스터를 연결하는 스토리지 노드 지역에 소오스 및 드레인 이온주입이 되지 않도록 블록킹층으로 이용되게 함이다.
그리고 도 2r에서와 같이, 소오스/드레인 영역(34)의 형성을 위한 이온 주입 공정을 진행한다. 이때, 구동 트랜지스터의 우측에는 소오스/드레인 영역(34)이 형성된다.
이와 같이, 스토리지 노드 지역에 소오스/드레인을 형성하지 않게 하는 이유는 이온 주입으로 인한 격자 손상을 줄여서 실리콘의 손상으로 인한 결함 감소와 LDD 지역의 균일 도핑으로 균일한 전계를 받도록 하여 MOS 커패시터에서 발생한 전류의 손실을 최소화하여 구동 트랜지스터에 전달하게 하기 위함이다.
이어, 도 2s에서와 같이, ILD 및 실리사이드 형성, 층간 절연막(35) 및 층간 절연막 평탄화 및 소자와 배선을 이어주는 메탈 콘택층(36)을 위한 포토 및 식각 공정을 진행한다.
이와 같은 방법으로 형성된 MOS 커패시터 및 구동 트랜지스터는 STI 라운딩 부분이 1차 트렌치 형성 및 2차 트렌치 형성과 소자간 절연막의 어닐을 통해 STI 라운딩이 이루어 졌으며 1차 트랜치 형성시 MOS 커패시터 하부에도 형성하여 면적을 증가시켜 정전 용량을 증가된다.
이는 커패시턴스 용량 증가를 위하여 별도의 공정을 실시하지 않고 STI 형성에서 이루어지고 또한 스토리지 노드 부분에서 산화막을 증착하여 소오스/드레인 형성 이온 주입에 대한 블록킹이 되어 불필요한 정션의 형성을 막아 누설전류 현상을 개선한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
이상에서 설명한 본 발명에 따른 반도체 소자의 MOS 커패시터 형성 방법은 다음과 같은 효과가 있다.
본 발명은 STI의 구현시 코너 라운딩을 위한 1차 얕은(shallow) 트렌치 공정을 통하여 STI 라운딩 구현을 통해 게이트 동작 전압 이전에 턴 온이 되는 험프 특성을 개선한다.
또한, MOS 커패시터 하부에 얕은 트랜치(1차 shallow trench)를 형성하므로 커패시터 용량의 증가를 이룰 수 있다.
따라서 커패시터 용량을 증가하기 위한 커패시터 형성에 필요한 포토, 식각 및 각종 증착 작업의 공정들의 생략이 가능하여 공정을 단순화한다.
Claims (6)
- 실리콘 기판을 선택적으로 식각하여 STI 영역이 에지 경사도를 줄이기 위한 STI 1차 트렌치와 MOS 커패시터 1차 트렌치를 형성하는 단계;STI 영역에 2차 트렌치를 형성하고 소자 격리층을 형성하는 단계;전면에 게이트 산화막을 형성하고 연속적으로 폴리 실리콘을 증착한 후선택적으로 패터닝하여 게이트 전극 및 MOS 커패시터 전극을 형성하는 단계;LDD 이온 주입후에 전극들의 측면에 스페이서를 형성하는 단계;전면에 산화막을 형성하고 커패시터 스토리지 노드 부분이 블록킹되도록 하여 소오스/드레인 영역을 형성하는 단계;층간 절연막을 형성하고 콘택홀들을 형성하여 메탈 콘택층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 MOS 커패시터 형성 방법.
- 제 1 항에 있어서, 2차 트렌치를 패터닝된 나이트라이드를 하드 마스크로 이용하여 노출된 실리콘 기판을 식각하여 실리콘 측벽의 경사가 83~89도가 되도록 하는 것을 특징으로 하는 반도체 소자의 MOS 커패시터 형성 방법.
- 제 1 항에 있어서, 소자 격리층을 2차 트렌치에 절연막을 7000~9000Å의 두께로 갭 필하고 나이트라이드를 연마 정지막으로 사용하여 트렌치에 채워진 절연막을 200~300Å 오버 폴리싱(over polishing)을 하여 형성하는 것을 특징으로 하는반도체 소자의 MOS 커패시터 형성 방법.
- 제 1 항에 있어서, 제 2 항 또는 제 3 항에 있어서, 나이트라이드를 인산(H3PO4) 용액으로 습식 식각을 통하여 제거한 후에 소자 격리층의 탑 코너 라운딩의 목적으로 어닐을 실시하는 것을 특징으로 하는 반도체 소자의 MOS 커패시터 형성 방법.
- 제 1 항에 있어서, 산화막을 스토리지 노드의 길이의 1/2배 크기의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 MOS 커패시터 형성 방법.
- 제 1 항에 있어서, 1차 트렌치를 패터닝된 포토레지스트를 이용하여 실리콘 기판을 비등방성 플라즈마 식각을 통하여 200~300Å의 두께를 식각을 하고, 식각이 이루어지는 측면에 폴리머가 형성되도록 하는 것을 특징으로 하는 반도체 소자의 MOS 커패시터 형성 방법.
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| KR101026315B1 (ko) * | 2004-12-02 | 2011-03-31 | 매그나칩 반도체 유한회사 | 반도체소자의 레지스터 형성방법 |
| KR101040150B1 (ko) * | 2008-01-18 | 2011-06-09 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체장치와 그 제조 방법 |
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2002
- 2002-12-28 KR KR10-2002-0086133A patent/KR100481987B1/ko not_active IP Right Cessation
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| KR101040150B1 (ko) * | 2008-01-18 | 2011-06-09 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체장치와 그 제조 방법 |
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