JP2003530715A - ディープ・サブミクロンｃｍｏｓ用の交互に接続された同心ラインを備えた多層キャパシタ構造体 - Google Patents

ディープ・サブミクロンｃｍｏｓ用の交互に接続された同心ラインを備えた多層キャパシタ構造体

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JP2003530715A JP2001575475A JP2001575475A JP2003530715A JP 2003530715 A JP2003530715 A JP 2003530715A JP 2001575475 A JP2001575475 A JP 2001575475A JP 2001575475 A JP2001575475 A JP 2001575475A JP 2003530715 A JP2003530715 A JP 2003530715A
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Abstract

(57)【要約】 キャパシタ構造体は、開ループ構造からなる導電性を有する導線の第1および少なくとも第２のレベルを有する。少なくとも第２のレベルの導線は第１のレベルの導線の上に設けられている。誘電体材料は導線の第１および第２のレベルの間、並びに、第１および第２のレベルのそれぞれにおける導線間に配置されている。導線は、容量が各レベルにおいて隣り合う導線の間、および隣り合うレベルにおいて隣り合う導線の間に生ずるように、相対する極性の電極へ交互に電気的に接続される。このキャパシタはディープ・サブミクロンＣＭＯＳに特に有用である。

Description

【発明の詳細な説明】
【０００１】 本発明は、金属酸化膜半導体（ＭＯＳ）用のキャパシタ構造体に関し、特に、
導電性の同心ラインの複数のレベルによって形成されたディープ・サブミクロン
相補型金属酸化膜半導体（deep sub-micron complementary metal-oxide semico
nductor(ＣＭＯＳ)）用のキャパシタ構造体に関する。
【０００２】 ディープ・サブミクロンＣＭＯＳの従来のキャパシタ構造体は、典型的には、
薄い誘電体層によって分離された２つの平坦平行なプレートによって構成されて
いる。そのプレートは、金属またはポリシリコン等のような導体材料層によって
形成されている。通常、キャパシタ構造体は、下層の誘電体層によって基板から
絶縁されている。これらの構造体において高い容量密度（capacitor density）
を達成するためには、追加のプレートが設けられる。図１は、ディープ・サブミ
クロンＣＭＯＳにおける従来の多層平行板キャパシタ構造体１０を図示している
。キャパシタ構造体１０は、誘電体層１３によって分離された導線１２の垂直方
向への積層を含む。導線１２および誘電体層１３は半導体基板１１の上方に形成
されている。導線１２は、キャパシタ１０のプレート、即ち電極を形成する。プ
レート１２は、総ての“Ａ”プレートが第１の極性となり、総ての“Ｂ”プレー
トが第１の極性とは反対の第２の極性となるように、交互に互いに電気的に接続
されている。
【０００３】 平行板キャパシタ構造体に関する主な限定事項としては、そのプレート間の最
小距離は縮小されたＣＭＯＳプロセスにおいて幾何学的に変化しないことである
。従って、容量密度の増加は、そのような縮小のスケーリング（down scaling）
をしている間には実現できない。
【０００４】 ダブルポリシリコンキャパシタ（double polysilicon capacitor）およびゲー
ト酸化膜キャパシタ（gate-oxide capacitor）等の高容量密度を有する他の様々
なキャパシタ構造体が公知である。しかしながら、ダブルポリシリコンキャパシ
タは、それら自身、ディープ・サブミクロンＣＭＯＳプロセスには役に立たない
。ゲート酸化キャパシタは、歩留まりや信頼性の問題の原因になる大きなゲート
領域を有し、電圧を変化させる容量を発生させ、その電圧はゲート酸化膜を破壊
し得るほどの高電圧になり得るので、一般的に、ゲート酸化キャパシタは、ディ
ープ・サブミクロンＣＭＯＳプロセスには用いられない。
【０００５】 ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）用のトレンチキャパ
シタ構造体は高容量密度を有する。このようなキャパシタは、基板内にトレンチ
をエッチングし、垂直なキャパシタ構造体を形成するために導体材料および誘電
体材料で充填することによって形成される。しかしながら、トレンチキャパシタ
は、エッチング工程やトレンチを充填する工程が追加されるので、製造するのに
コストが掛かる。
【０００６】 相互かみ合い型（interdigitated）キャパシタ構造体はマイクロ波製品に用い
られる。これらのキャパシタは、容量を得るために縁（fringing）および交差容
量（cross-over capacitance）をそれらの間に発生させる接近して位置付けられ
た相互かみ合い型（interdigitated）導線構造体を有する。しかしながら、相互
かみ合い型キャパシタによって形成される交差キャパシタは、単一の導体レベル
に限定されてしまう。
【０００７】 従って、ディープ・サブミクロンＣＭＯＳには、改良された高容量密度キャパ
シタ構造体が必要とされる。
【０００８】 キャパシタ構造体は、導電性の同心ラインの第１および少なくとも第２のレベ
ルを含む。少なくとも第２のレベルの導線は第1のレベルの導線上に在る。誘電
体材料は、導線の第１および第２のレベルの間、並びに、第１および第２のレベ
ルのそれぞれにおける導線の間に配置される。その導線は、互いに相対する極性
の電極に交互に（alternating manner）電気的に接続され、それによって、容量
が、各レベルにおいて隣り合うライン間および隣り合うレベルにあるライン間に
発生する。キャパシタは、特に、ディープ・サブミクロンＣＭＯＳに有用である
。
【０００９】 本発明の利点、性質および様々な他の特性は、添付図面に関して詳細に記載さ
れる実施の形態の考察によって、より完全に明確になるであろう。
【００１０】 添付図面は、本発明の概念を図示する目的のためのものであり、正確にスケー
リングされてはいないことを理解されたい。
【００１１】 図２は、ディープ・サブミクロンＣＭＯＳにおける容量を発生させるための本
発明による実施の形態に従ったキャパシタ構造体２０を示したものである。キャ
パシタ構造体２０は、従来の平行板キャパシタ構造体の容量密度よりも著しく大
きな容量密度を有する。
【００１２】 図３から図５に図示されているように、キャパシタ構造体２０は、複数導体レ
ベルの工程によって半導体材料の基板２１の上方に形成される（４つの電気的な
導体レベルＬ1からＬ4が図解のみのために描かれている）。第１の導体レベルＬ
1は導電性ライン２２の第１の同心アレイを含み、第２の導体レベルＬ2は導電性
ライン２３の第２の同心アレイを含み、第３の導体レベルＬ3は導電性ライン２
４の第３の同心アレイを含み、並びに、第４の導体レベルＬ4は導電性ライン２
５の第４の同心アレイを含む。導線２２から２５は幾何学的に長方形に成形され
た開ループ構造（open-loop configuration）を有するが、それらは、2、3例示
すると、例えば、正方形、八角形または円形でもよい。現在におけるディープ・
サブミクロンＣＭＯＳの先端技術においては、約0.5μｍまたはそれ以下の導線
は一般的である。従って、本発明によるキャパシタの各導体レベルにおける同心
の導線間の最小距離は、代表的には約0.5μｍに等しいかそれより小さい。
【００１３】 図３および図４に図示されているように、第１の誘電体層２６は、基板２１と
第１の導体レベルＬ1との間の空間に充填され、第２の誘電体層２７は、第１の
導体レベルＬ1と第２の導体レベルＬ2との間の空間および第１の導体レベルＬ1
の同心線２２の間の空間に充填され、第３の誘電体層２８は、第２の導体レベル
Ｌ2と第３の導体レベルＬ3との間の空間および第２の導体レベルＬ2の同心線２
３の間の空間に充填され、第４の誘電体層２９は、第３の導体レベルＬ3と第４
の導体レベルＬ4との間の空間および第３の導体レベルＬ3の同心線２４の間の空
間に充填され、並びに、第５の誘電体層３０は、第４の導体レベルとコンタクト
層３１との間の空間、並びに、第４の導体レベルＬ4の同心線２５の間の空間に
充填される。各レベルにおいて水平に隣り合う任意の２つのライン、または、隣
り合う導体レベルにおいて垂直に隣り合う任意の２つのラインが、対向して（op
posing）位置付けられている開口３２、３３、３４、３５を有するように、同心
ライン２２から２５は方向付けられている。開口３２から３５内に配置されてい
るのは、導線部分（line segment）３６、３７、３８、３９である。第２、第３
および第４のレベルＬ2からＬ4における導線２３から２５および導線部分３７か
ら３９は、第１のレベルＬ1におけるライン２２および導線部分３６に対応する
ようにほぼその上に設けられている。各個別の導線２２から２５は電極またはキ
ャパシタ・プレートを形成する。
【００１４】 導線の開口３２から３５を水平方向および垂直方向へ交互に位置付けることに
よって、あるレベル内における任意の隣り合う２つのライン、または隣り合う導
体レベルにおける任意の隣り合う２つのラインが相対する電気的極性ＡおよびＢ
を有するように、導線２２から２５は電気的に接続され得る。従って、第１およ
び第３の導体レベルＬ1およびＬ3における極性Ａの導線２２、２４の総ては、第
２、第３、第４および第５の誘電体層２７から３０を通して延び、第２および第
４の導体レベルＬ2およびＬ4の極性Ｂの導線の開口３３、３５内に配置される導
線部分３７、３９に電気的に接触する第１セットのビア４０によって、コンタク
ト層３１における第１の電極Ａへ電気的に相互接続され得る。第２および第４の
導体レベルＬ2およびＬ4における極性Ａの導線２３、２５の総ては、第３、第４
および第５の誘電体層２８から３０を通して延び、第３の導体レベルＬ3の極性
Ｂの導線２４の開口３４内に配置された導線部分３８に電気的に接触する第２セ
ットのビア４１によって、第１の電極Ａへ電気的へ相互接続され得る。第１およ
び第３の導体レベルＬ1およびＬ3における電極Ｂの導線２２、２４の総ては、第
２、第３、第４および第５の誘電体層２７から３０を通して延び、第２および第
４の導体レベルＬ2およびＬ4の極性Ａの導線の開口３３、３５内に配置された導
線部分３７、３９に電気的に接触する第３セットのビア４２によって、コンタク
ト層３１において第２の電極Ｂへ電気的へ相互接続され得る。第２および第４の
導体レベルＬ2およびＬ4における極性Ｂの導線２３、２５の総ては、第３、第４
および第５の誘電体層２８から３０を通して延び、第３の導体レベルＬ3の極性
Ａの導線の開口３４内に配置された導線部分３８に電気的に接触する第４セット
のビア４３によって、第２の電極Ｂへ電気的に相互接続され得る。
【００１５】 図５が、あるレベル内における任意の２つの隣り合うライン、若しくは、隣り
合う導体レベルにおける任意の２つの隣り合うラインにおいて、交互にされた極
性を最もよく図示している。レベルＬ1において、最も外側にある導線２２は極
性Ａのラインであり、内側へ移動した次の導線２２は極性Ｂのラインである、と
いう具合である。レベルＬ2においては、最も外側にある導線２３は極性Ｂのラ
インであり、内側へ移動した次の導線２３は極性Ａのラインである、という具合
である。レベルＬ3においては、最も外側にある導線２４は極性Ａのラインであ
り、内側へ移動した次の導線２４は極性Ｂのラインである、という具合である。
レベルＬ4においては、最も外側にある導線２５は極性Ｂのラインであり、内側
へ移動した次の導線２３は極性Ａのラインである、という具合である。
【００１６】 本発明によるキャパシタ構造体は、従来の平行板キャパシタ構造体の容量密度
の約3倍の容量密度を有する。本発明によるキャパシタ構造体が各導体レベルに
おいて隣り合う同心の導線間に交差容量（cross-over capacitance）ＣＣを生じ
、複数の導体レベルにおける導線の間に並列容量（parallel capacitance）ＣＰ を生ずるからである。
【００１７】 容量密度における改善は、19.8μｍ×25.4μｍの大きさを有し５枚のプレート
によって形成された図１に示されているものと類似した従来の平行板キャパシタ
の容量を、19.8μｍ×25.4μｍの大きさを有し5つの導体レベルによって形成さ
れた本発明にしたがって形成されたキャパシタの容量と比較することによって認
められる。両方のキャパシタは0.25μｍＣＭＯＳプロセスで形成される。平行板
キャパシタ構造体は、約86fFの容量および約0.17fF/μｍ２の単位面積当たりの
容量を有していた。それに対して、本発明に従ったキャパシタは、約273fFの容
量および約0.54fF/μｍ２の単位面積当たりの容量を有している。
【００１８】 各レベルにおける、同心ラインの最小幅ＭＷおよび同心ライン間の最小幅Ｍｄ は有利なことに減少するので、半導体プロセス技術において幾何学的に縮小また
は微細化し続けるのに伴い、本発明によるキャパシタ構造体の容量密度は有利な
ことに増加する。
【００１９】 導体や誘電のレベルの高さや厚みが縮小されないので、このような容量の増加
は従来の複数層の平行板キャパシタ構造体においては不可能であった。従って、
プレート間の距離は、従来の平行板キャパシタ構造体においては約1μｍのまま
であろう。
【００２０】 本発明によるキャパシタ構造体は、代表的には、従来のディープ・サブミクロ
ンＣＭＯＳプロセスを用いてシリコンに製造される。本発明によるキャパシタ構
造体は、また、従来のディープ・サブミクロン・プロセスを用いて、ガリウムヒ
素や他の適切な半導体組織（semiconductor system）内にも製造され得る。ディ
ープ・サブミクロンＣＭＯＳプロセスを用いたシリコンへの製造には、通常、第
１の誘電体層を形成するためにシリコン半導体基板の選択された領域上にシリコ
ン酸化物の第１の層を堆積または成長させることが含まれる。そのシリコン酸化
層は約1μｍの範囲内の厚さを有する。アルミニウムなどの金属または高導電性
のポリシリコンから成る第1の層は、シリコン酸化物の第1の誘電体層上に堆積さ
れ、次に、第１の導体レベルを形成するために公知のマスキングおよびドライエ
ッチング技術を用いて同心の導線および導線部分を決定する。上述の通り、導線
間の間隔（spacing）および幅は、構造体の容量を増大させるためにプロセスの
最小寸法に設定され、即ち、導線および導線間の間隔は可能な限り狭小になるよ
うに設定される。
【００２１】 次に、第２のシリコン酸化層が、第２の誘電体層を形成するために導線の上方
に堆積され、または成長せられる。シリコン酸化物の第２の誘電体層の厚みは、
約1μｍの範囲内である。第1の導体レベルへ向かって下方に延伸する複数のホー
ルは、シリコン酸化物の第２の誘電体層内に決定され、次に、第２の誘電体層内
において垂直方向に延伸するビアを形成するために従来のビア製造技術を用いて
金属またはポリシリコンによって充填される。アルミニウムなどの金属またはポ
リシリコンの第２の層は、シリコン酸化物の第２の誘電体層上に堆積され、次に
、第２の導体レベルの同心の導線および導線部分を決定する。残存する誘電体層
、ビア、導体レベル、並びに、導線および導線部分（conductive line segments
）は上述した方法と同じ方法で製造される。
【００２２】 本発明の属する技術分野における当業者は、誘電体層を形成するために二酸化
シリコン（シリコン系（silicon system）において）またはシリコン窒化物（ガ
リウムヒ素系（galium arsenide system）において）に代えて特定の誘電体材料
を使用することができることを認識するであろう。例えば、ＰＬＺＴ（lanthanu
m-modified lead zirconate tantalate）などの強誘電体セラミックが誘電体層
を形成するために使用され得る。シリコン酸化物の誘電率3.9に対してＰＬＺＴ
は約4,700の誘電率を有するので、ＰＬＺＴ層を使用することは容量を大きく増
加させる。
【００２３】 当業者は、さらに、本発明によるキャパシタは、ＲＦ、アナログおよびデジタ
ル装置などの多くの装置に有用である。ＲＦ回路装置はマッチング（matching）
用のキャパシタを採用している。単位面積当たりの容量が大きくなるに従って、
領域が小さくなり、コストが低減する。アナログ回路装置においては、望ましく
ないノイズは、しばしば大きなキャパシタ（ＫＴ/Ｃ）を用いることによって軽
減され得る。デジタル回路装置においては、分割された大きな容量（large deco
upling capacitance’s）は、しばしば、非常に重要で、本発明によるキャパシ
タを簡単に設けることができる。
【００２４】 前記の本発明は、上述の実施の形態に関して記載されてきたが、追加の変形お
よび変更は本発明の範囲から逸脱することなくなされ得る。従って、そのような
変形および変更の総ては特許請求の範囲内にあると考えられる。
【図面の簡単な説明】
【図１】 ディープ・サブミクロンＣＭＯＳにおける従来の平行板キャパシタ構造体の側
面図。
【図２】 ディープ・サブミクロンＣＭＯＳにおいて容量を発生させる本発明による実施
の形態に従ったキャパシタ構造体の平面図。
【図３】 図２の線3-3に従った断面図。
【図４】 図２の線4-4に従った断面図。
【図５】 各レベルの平面図をもたらすために、約90度回転させたそれぞれの導体レベル
を有する図２のキャパシタ構造体の分解図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 (72)発明者 ビックラム、バトゥルヤ オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ Ｆターム(参考） 5F038 AC04 AC05 EZ20 5F048 AB01 AB10 AC03 AC10

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 導電性の同心線（２２）の第１の導体レベル（L1）と、 導電性の同心線（２３）の少なくとも１つの第２の導体レベル（L2）であって
    、対応する前記第１のレベル（Ｌ1）の同心線（２２）をほぼ覆うような少なく
    とも第２の導体レベル（L2）の導線（２３）と、 前記第１および第２の導体レベル（Ｌ1、L2）の間、並びに、前記レベルのそ
    れぞれにおける同心線の間に配置された誘電体材料（２７、２８）と、 電気的に相対する電極（Ａ、Ｂ）とを備え、 前記導線（２２、２３）は、容量が各レベルにおいて隣り合う導線の間および
    隣り合うレベルにおいて隣り合う導線の間に生ずるように、相対する極性の電極
    （A、B）へ交互に電気的に接続されていることを特徴とするキャパシタ。
  2. 【請求項２】 各レベルの導線（２２、２３）は開ループ構造を有することを特徴とする請求
    項1に記載のキャパシタ。
  3. 【請求項３】 各レベル（Ｌ1、Ｌ2）において隣り合う導線（２２、２３）は対向する開口（
    ３２、３３）を有することを特徴とする請求項１に記載のキャパシタ。
  4. 【請求項４】 隣り合うレベル（Ｌ1、Ｌ2）において隣り合う導線（２２、２３）は対向する
    開口（３２、３３）を有することを特徴とする請求項１に記載のキャパシタ。
  5. 【請求項５】 各レベル（Ｌ1、Ｌ2）における隣り合う導線（２２、２３）は対向する開口（
    ３２、３３）を有し、かつ、隣り合うレベルにおいて隣り合う導線（２２、２３
    ）も対向する開口（３２、３３）を有することを特徴とする請求項１に記載のキ
    ャパシタ。
  6. 【請求項６】 前記キャパシタは基板（２１）の上方に形成されていることを特徴とする請求
    項１に記載のキャパシタ。
  7. 【請求項７】 前記基板（２１）は、半導体材料から成ることを特徴とする請求項６に記載の
    キャパシタ。
  8. 【請求項８】 当該キャパシタはサブミクロンMOS構造を含むことを特徴とする請求項１に記
    載のキャパシタ。
  9. 【請求項９】 当該キャパシタはサブミクロンCMOS構造を含むことを特徴とする請求項１に記
    載のキャパシタ。
  10. 【請求項１０】 当該キャパシタはサブミクロン構造を含むことを特徴とする請求項１に記載の
    キャパシタ。
  11. 【請求項１１】 前記導線（２２、２３）は、導電性の半導体材料および金属材料のうち１つか
    ら成ることを特徴とする請求項１に記載のキャパシタ。
  12. 【請求項１２】 導電性の同心の導線（２３）の少なくとも第２の導体レベル（L2）は、導電性
    の同心の導線（２３、２４、２５）の複数の導体レベル（L2、L3、L4）を含み、
    複数の導体レベル（L2、L3、L4）の導線（２３、２４、２５）は第1のレベル（
    Ｌ1）の導線（２２）に対応してほぼその上に設けられていることを特徴とする
    請求項１に記載のキャパシタ。
JP2001575475A 2000-04-10 2001-04-02 ディープ・サブミクロンｃｍｏｓ用の交互に接続された同心ラインを備えた多層キャパシタ構造体 Withdrawn JP2003530715A (ja)

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