KR20020025889A - 깊은 서브마이크론 ｃｍｏｓ를 위하여 교번 방식으로접속된 동심 라인을 가지는 다층 캐패시터 구조물 - Google Patents
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Abstract
본 발명은 개방 루프 구성의 도전성 동심 라인의 제 1 및 적어도 하나의 제 2 레벨을 가지는 캐패시터 구조물에 관한 것이다. 적어도 하나의 제 2 레벨의 도전성 라인은 제 1 레벨의 도전성 라인 위에 가로놓인다. 유전 물질이 도전성 라인의 제 1 및 제 2 레벨 사이 및 각각의 제 1 및 제 2 레벨내의 도전성 라인 사이에 위치된다. 도전성 라인은 교번하는 방식으로 대향 극성의 단자에 전기적으로 접속되어 캐패시턴스가 각각의 레벨 및 인접하는 레벨내의 인접하는 라인 사이에 생성된다. 캐패시터는 깊은 서브마이크론 CMOS에 있어 특히 유용하다.
Description
깊은 서브마이크론 CMOS를 위한 통상적인 캐패시터 구조물은 전형적으로 얇은 유전층에 의해서 분리되는 2개의 편평한 평행 평판으로 구성된다. 이 평판은 금속 또는 폴리실리콘과 같은 도전성 물질의 층에 의해 형성된다. 캐패시터 구조물은 통상적으로 하부의 유전층에 의해 기판으로부터 격리된다. 이들 구조물에서 높은 캐패시턴스 밀도를 획득하기 위하여, 추가적인 평판이 제공된다. 도 1은 깊은 서브마이크론 CMOS에서의 통상적인 다층 평행 평판 캐패시터 구조물(10)을 도시한다. 캐패시터 구조물(10)은 유전층(13)에 의해 분리되는 도전성 라인(12)의 수직 스택(a vertical stack)을 포함한다. 도전성 라인(12) 및 유전층(13)은 반도체기판(11) 위에 구성된다. 도전성 라인(12)은 평판 또는 캐패시터(10)의 전극을 형성한다. 평판(12)은 제 1 극성의 모든 "A" 평판과 제 1 극성과는 대향되는 제 2 극성의 모든 "B" 평판이 교번하는 방식으로 전기적으로 함께 접속된다.
평행 평판 캐패시터 구조물에 관련된 주된 제한은 CMOS 프로세스내의 기하구조가 스케일 다운(scaled down)됨에 따라 평판간의 최소 거리가 변화하지 않는다는 점이다. 따라서, 캐패시턴스 밀도에서의 이득은 이러한 스케일 다운으로는 구현되지 않는다.
이중 폴리실리콘 캐패시터(double polysilicon capacitor) 및 게이트 산화물 캐패시터(gate-oxide capacitor)와 같은 높은 캐패시턴스 밀도를 가지는 다양한 다른 캐패시터 구조물이 본 기술 분야에 공지되어 있다. 그러나, 이중 폴리실리콘 캐패시터는 깊은 서브마이크론 CMOS 프로세스에 기여하지 않는다. 게이트 산화물 캐패시터는 통상적으로 깊은 서브마이크론 CMOS 프로세스에 이용되지 않는데, 이는 이들이 생산 및 신뢰성 문제를 야기하는 큰 게이트 영역을 가지고 있으며, 전압에 따라 변하며 게이트 산화물을 항복(breakdown)시킬 수 있는 높은 전압을 겪을 수도 있는 캐패시터를 생산하기 때문이다.
동적 랜덤 액세스 메모리(DRAM)용 트렌치 캐패시터 구조물은 높은 캐패시턴스 밀도를 가진다. 이러한 캐패시터는 기판내의 트렌치를 에칭하고 이 트렌치를 도전성 및 유전성 물질로 충진하여 수직 캐패시턴스 구조물을 형성함으로써 형성된다. 그러나, 트렌치 캐패시터는 에칭 및 트렌치 충진 프로세스가 추가되기 때문에 제조에 비용이 많이 든다.
인터디지트형 캐패시터 구조물은 마이크로파 응용에 이용된다. 이들 캐패시터는 밀접하게 위치된 인터디지트형 도전성 라인 구조물을 가져서 가장자리 캐패시턴스(fringing capacitance) 및 교차 캐패시턴스(cross-over capacitance)를 생성한다. 그러나, 인터디지트형 캐패시터에 의해서 생성되는 교차 캐패시턴스는 단일 도전체 레벨에 한정된다.
발명의 개요
따라서, 깊은 서브마이크론 CMOS를 위한 향상된 높은 캐패시턴스 밀도 캐패시터 구조물에 대한 요구가 존재한다.
캐패시터 구조물은 도전성 동심 라인의 제 1 및 적어도 하나의 제 2 레벨을 포함한다. 적어도 하나의 제 2 레벨의 도전성 라인은 제 1 레벨의 도전성 라인 위에 가로놓인다(overlie). 유전성 물질은 도전성 라인의 제 1 및 제 2 레벨사이 및 각각의 제 1 및 제 2 레벨내의 도전성 라인 사이에 위치한다. 도전성 라인은 교번하는 방식으로 대향 극성의 단자에 전기적으로 접속되어 각각의 레벨 및 인접하는 레벨내의 인접하는 라인들 사이에 캐패시턴스가 생성된다. 캐패시터는 깊은 서브마이크론 CMOS에서 특히 유용하다.
이제, 수반하는 도면과 결합하여 보다 상세히 기술될 예시적인 실시예를 고려하여 본 발명의 장점, 특성 및 다양한 추가적인 특징이 보다 명백해 질 것이다.
본 발명은 금속 산화물 반도체(MOS)를 위한 캐패시터 구조물에 관한 것으로, 특히 도전성 동심 라인(concentric lines)에 의해 형성된 깊은 서브마이크론 상보형 금속 산화물 반도체(CMOS)에 관한 것이다.
도 1은 깊은 서브마이크론 CMOS에서의 통상적인 평행 평판 캐패시터 구조물의 측입면도,
도 2는 깊은 서브마이크론 CMOS내의 캐패시턴스를 생성하는 본 발명의 한 실시예에 따른 캐패시터 구조물의 평면도,
도 3은 도 2의 라인 3-3을 따른 단면도,
도 4는 도 2의 라인 4-4를 따른 단면도,
도 5는 각각의 도전체 레벨이 약 90°회전되어 각각의 레벨의 평면도를 제공하는 도 2의 캐패시터 구조물의 분해도.
도면은 본 발명의 개념의 설명을 위한 것이며 실제 크기대로 도시되지 않았음을 이해하여야 한다.
도 2는 깊은 서브마이크론 CMOS내에 캐패시턴스를 생성하는 본 발명의 한 실시예에 따른 캐패시터 구조물(20)을 도시한다. 캐패시터 구조물(20)은 통상적인 평행 평판 캐패시터 구조물의 캐패시턴스보다 상당히 큰 캐패시턴스 밀도를 가진다.
도 3 내지 도 5에 도시된 바와 같이, 캐패시터 구조물(20)은 다수의 도전체 레벨 프로세스(단지 설명만을 위하여 4개의 전기적 도전체 레벨 L1 내지 L4가 도시됨)내의 반도체 물질의 기판(21) 위에 구성된다. 제 1 도전체 레벨 L1은 전기적도전체 라인(22)의 제 1 동심 어레이(a first concentric array)를 포함하며, 제 2 도전체 레벨 L2는 전기적 도전체 라인(23)의 제 2 동심 어레이를 포함하고, 제 2 도전체 레벨 L3은 도전성 라인(24)의 제 3 동심 어레이를 포함하며, 제 4 도전체 레벨 L4는 도전성 라인(25)의 제 4 동심 어레이를 포함한다. 도전성 라인(22-25)은 직각 기하구조에 형성된 개방 루프 구조를 가지지만, 이들은 또한 정방형(square), 8각형(octagonal) 또는 원형과 같은 다른 기하구조에서도 형성될 수 있다. 현재의 깊은 서브마이크론 CMOS 기술에서, 약 0.5 마이크론 이하의 도전성 라인 간격이 통상적이다. 따라서, 본 발명의 캐패시터의 각각의 도전체 레벨내의 동심 도전성 라인간의 최소 거리는 전형적으로 약 0.5 마이크론 이하이다.
도 3 및 도 4에 도시된 바와 같이, 제 1 유전층(26)은 기판(21)과 제 1 도전체 레벨 L1 사이의 간격을 충진하며, 제 2 유전층(27)은 제 1 도전체 레벨 L1과 제 2 도전체 레벨 L2 사이의 공간과 제 1 도전체 레벨 L1의 동심 라인(22)간의 공간을 충진하고, 제 3 유전층(28)은 제 2 도전체 레벨 L2와 제 3 도전체 레벨 L3 사이의 공간과 제 2 레벨 L2의 동심 라인(23)간의 공간을 충진하며, 제 4 유전층(29)은 제 3 도전체 레벨 L3과 제 4 도전체 레벨 사이의 공간과 제 3 도전체 레벨 L3의 동심 라인(24)간의 공간을 충진하고, 제 5 유전층(30)은 제 4 도전체 레벨과 컨택트 층(31) 사이의 공간과 제 4 도전체 레벨 L4의 동심 라인(25)간의 공간을 충진한다. 동심 라인(22-25)은 2개의 인접하는 라인이 각각의 레벨에 수평으로, 또는 인접하는 도전체 레벨에 수직으로 위치되며, 대향되도록 위치된 개구부(32,33,34,35)를 가진다. 도전성 라인 세그먼트(36,37,38,39)는 개구부(32-35)내에 위치한다. 제2, 제 3 및 제 4 레벨 L2 내지 L4 내의 도전성 라인(23-25) 및 라인 세그먼트(37-39)는 실질적으로 상응하는 라인(22) 및 라인 세그먼트(36)에 가로놓인다. 각각의 개별적인 도전성 라인(22-25)은 전극 또는 캐패시터 평판을 형성한다.
도전성 라인 개구부(32-35)의 교번하는 수평 및 수직 위치는 도전성 라인(22-25)이 레벨내의, 또는 인접한 도전체 레벨내의 2개의 인접한 라인이 대향되는 전기적 극성 A 및 B를 가지고 전기적으로 접속되도록 한다. 따라서, 제 1 및 제 3 도전체 레벨 L1 및 L3내의 모든 A 도전성 라인(22,24)은 제 2, 제 3, 제 4 및 제 5 유전층(27-30)을 통하여 연장하는 비아(40)의 제 1 세트로 컨택트 층(31)내의 제 1 단자 A에 전기적으로 상호접속될 수 있으며, 제 2 및 제 4 도전체 레벨 L2 및 L4의 B 도전성 라인의 개구부(33,35)내에 위치한 도전성 라인 세그먼트(37,39)와 전기적으로 접촉한다. 제 2 및 제 4 도전체 레벨 L2 및 L4내의 모든 도전성 라인(23,25)은 제 3, 제 4 및 제 5 유전층(28-23)을 통하여 연장하는 비아(41)의 제 2 세트로 제 1 단자 A에 전기적으로 상호접속될 수 있으며, 제 3 도전체 레벨 L3의 B 도전성 라인(24)의 개구부(34)내에 위치한 도전성 라인 세그먼트(38)에 전기적으로 접촉한다. 제 1 및 제 3 도전체 레벨 L1 및 L3내의 모든 B 도전성 라인(22,24)은제 2, 제 3, 제 4 및 제 5 유전층(27-30)을 통하여 연장하는 비아(42)의 제 3 세트로 컨택트 층(31)내의 제 2 단자 B에 전기적으로 상호접속될 수 있으며, 제 2 및 제 4 도전체 레벨 L2 및 L4의 A 도전성 라인의 개구부(33,35)내에 위치한 도전성 라인 세그먼트(37,39)에 전기적으로 접촉한다. 제 2 및 제 4 도전체 레벨 L2 및 L4내의 모든 B 도전성 라인(23,25)은 제 2 단자 B에 제 3, 제 4및 제 5 유전층(28-30)을 통하여 연장하는 비아(43)의 제 4 세트로 전기적으로 상호접속될 수 있으며, 제 3 도전체 레벨 L3의 A 도전성 라인의 개구부(34)내에 위치한 도전성 라인 세그먼트(38)에 전기적으로 접촉한다.
도 5는 레벨내의, 또는 인접하는 도전체 레벨내의 2개의 인접하는 라인의 교번하는 극성을 가장 잘 도시한다. 레벨 L1에서, 가장 바깥의 도전성 라인(22)은 A 극성 라인이며, 안쪽으로 움직이는 그 다음 도전성 라인(22)은 B 극성 라인이며, 이것이 반복된다. 레벨 L2에서, 가장 바깥쪽의 도전성 라인(23)은 B 극성 라인이며, 안쪽으로 움직이는 그 다음의 도전성 라인(23)은 A 극성 라인이며, 이것이 반복된다. 레벨 L3에서, 가장 바깥쪽의 도전성 라인(24)은 A 극성 라인이며, 안쪽으로 움직이는 그 다음의 도전성 라인(24)은 B 극성 라인이며, 이것이 반복된다. 레벨 L4에서, 가장 바깥쪽의 도전성 라인(25)은 B 극성 라인이며, 안쪽으로 움직이는 그 다음의 도전성 라인(23)은 A 극성 라인이며, 이것이 반복된다.
본 발명의 캐패시터 구조물은 통상적인 평행 평판 캐패시터 구조물의 캐패시턴스 밀도의 약 3배의 캐패시턴스 밀도를 가지는데, 이는 본 발명의 캐패시터 구조물이 다수의 도전체 레벨내의 도전성 라인간의 평행 캐패시턴스(parallel capacitance) Cp및 각각의 도전체 레벨내의 인접하는 동심 도전성 라인간의 교차 캐패시턴스(cross-over capacitance) Cc를 생성하기 때문이다.
캐패시턴스 밀도의 향상은 5개의 평판으로 구성되며 19.8 마이크론 ×25.4 마이크론의 치수를 가지는 도 1에 도시된 것과 유사한 통상적인 평행 평판 캐패시터의 캐패시턴스를 5개의 도전체 레벨로 구성되며 19.8 마이크론 ×25.4 마이크론의 치수를 가지는 본 발명에 따른 캐패시터와 비교함으로써 알 수 있다. 양 캐패시터는 0.25 마이크론 CMOS 프로세스에서 구성된다. 평행 평판 캐패시터 구조물은 약 86fF의 캐패시턴스 및 약 0.17fF/㎛2의 단위 면적당 캐패시턴스를 가진다. 비교하면, 본 발명에 따라 제조된 캐패시터는 약 273fF의 캐패시턴스 및 약 0.54fF/㎛2의 단위 면적당 캐패시턴스를 가진다.
각각의 레벨내의 동심 라인의 최소폭 Mw및 동심 라인간의 최소 거리 Md는 바람직하게 감소할 것이므로, 반도체 프로세스 기술에서의 기하구조가 계속하여 감소하고 스케일 다운됨에 따라 본 발명의 캐패시터 구조물의 캐패시턴스 밀도는 바람직하게 증가할 것이다.
이러한 캐패시턴스의 증가는 통상적인 다층 평행 평판 캐피시터 구조물에서는 가능하지 않은데, 이는 도전체 및 유전체 레벨의 높이 또는 두께가 감소하지 않기 때문이다. 따라서, 평판간의 거리는 통상적인 평행 평판 구조물에서 약 1 마이크론으로 남을 것이다.
본 발명의 캐패시터 구조물은 전형적으로 깊은 서브마이크론 CMOS 처리를 이용하여 실리콘 내에서 제조된다. 또한, 본 발명의 캐패시터 구조물은 통상적인 깊은 서브마이크론 처리를 이용하여 갈륨 비소화물(gallium arsenide) 또는 다른 적절한 반도체 시스템 내에서 제조될 수 있다. 깊은 서브마이크론 CMOS 처리를 이용하여 실리콘내에서 제조하는 것은 통상적으로 실리콘 이산화물의 제 1 층을 실리콘반도체 기판의 선택된 부분 상에 성장시키거나 증착시켜 제 1 유전층을 형성하는 단계를 포함한다. 실리콘 이산화물 층은 약 1 마이크론의 범위의 두께를 가진다. 알루미늄과 같은 금속의 제 1 층, 또는 고 도전성 폴리실리콘이 실리콘 이산화물의 제 1 유전층상에 증착되며, 그런 다음, 잘 알려진 마스킹 및 건조 에칭 기술을 이용하여 동심 도전성 라인 및 라인 세그먼트 내로 규정되어 제 1 도전성 레벨을 형성한다. 상기 기술된 바와 같이, 도전성 라인의 폭 및 간격은 프로세스의 최소 치수에 세팅되어 구조물의 캐패시턴스를 향상시킨다. 즉, 라인 및 라인간의 간격은 가능한한 좁게된다.
그런 다음, 실리콘 이산화물의 제 2 층이 도전성 라인 위에 성장되거나 증착되어 제 2 유전층을 형성한다. 실리콘 이산화물의 제 2 유전층의 두께는 약 1 마이크론 범위이다. 제 1 도전체 레벨까지 아래로 연장하는 다수의 홀은 실리콘 이산화물의 제 2 유전층내에 규정되며, 그런 다음 통상적인 비아 제조 기술을 이용하여 금속 또는 폴리실리콘으로 충진되어 제 2 유전층내에 수직으로 연장하는 비아를 형성한다. 알루미늄 또는 폴리실리콘과 같은 금속의 제 2 층이 실리콘 이산화물의 제 2 유전층상에 증착되며, 그런 다음 동심 도전성 라인 및 제 2 도전체 레벨의 라인 세그먼트 내로 규정된다. 남은 유전층, 비아, 도전체 레벨 및 도전성 라인과 도전성 라인 세그먼트는 상기 기술된 바와 동일한 방식으로 제조된다.
본 기술 분야의 당업자는 실리콘 이산화물(실리콘 시스템) 또는 실리콘 질화물(갈륨 비소화물 시스템)을 대신하여 특별한 유전 물질이 이용되어 유전층을 형성할 수 있음을 이해할 것이다. 예를 들면, 유전층을 형성하는 데에 PLZT(란탄-변형리드 지르코네이트 탄탈레이트(lanthanum-modified lead zirconate tantalate))와 같은 강유전성 세라믹(a ferro-electric ceramic)이 이용될 수 있다. PLZT는 3.9의 유전 상수를 가지는 실리콘 이산화물과는 대조적으로 약 4,700의 유전 상수를 가지므로 PLZT의 이용은 캐패시턴스를 크게 향상시킨다.
본 기술 분야의 당업자는 본 발명의 캐패시터가 RF, 아날로그 및 디지털 응용과 같은 많은 응용에서 유용할 수 있음 또한 인식할 것이다. RF 회로 응용은 정합(matching)을 위하여 캐패시터를 이용한다. 단위 면적당 캐패시턴스가 커질수록, 면적이 더 작아지며, 비용 또한 더 절감된다. 아날로그 회로 응용에서, 대용량 캐패시터(KT/C)를 이용함으로서 바람직하지 않은 잡음이 빈번히 감소될 수 있다. 디지털 회로 응용에서, 대용량 디커플링 캐패시터(decoupling capacitor)는 종종 매우 중요하며, 본 발명의 캐패시터가 용이하게 제공될 수 있다.
본 발명이 상기 실시예를 참조하여 기술되었지만, 본 발명의 사상을 벗어나지 않고서 추가적인 변형 및 변화가 이루어질 수 있다. 따라서, 이러한 모든 변형 및 변경은 첨부된 청구범위 내에 놓이는 것으로 간주된다.
Claims (12)
- 캐패시터(20)에 있어서,도전성 동심 라인(electrically conductive concentric line)(22)의 제 1 도전체 레벨(L1)과,도전성 동심 라인(23)의 적어도 하나의 제 2 도전체 레벨(L2)- 상기 적어도 하나의 제 2 도전체 레벨(L2)의 상기 동심 라인(23)은 상기 제 1 레벨(L1)의 상응하는 동심 라인(22) 위에 실질적으로 가로놓임 -과,상기 제 1 및 제 2 도전체 레벨(L1,L2) 사이 및 상기 각각의 레벨내의 상기 동심 라인 사이에 위치한 유전 물질(27,28)과,전기적으로 대향되는 단자(A,B)를 포함하되,상기 도전성 라인(22,23)은 교번하는 방식으로 대향 극성(A,B)의 단자에 전기적으로 접속되어 캐패시턴스가 각각의 레벨 및 인접하는 레벨내의 인접하는 도전성 라인 사이에서 생성되는 캐패시터.
- 제 1 항에 있어서,상기 각각의 레벨의 상기 도전성 라인(22,23)은 개방 루프 구성(an open-loop configuration)을 가지는 캐패시터.
- 제 1 항에 있어서,상기 각각의 레벨(L1,L2)내의 상기 인접하는 도전성 라인(22,23)은 대향되는 개구부(32,33)를 가지는 캐패시터.
- 제 1 항에 있어서,상기 인접하는 레벨(L1,L2)의 상기 인접하는 도전성 라인(22,23)은 대향되는 개구부(32,33)를 가지는 캐패시터.
- 제 1 항에 있어서,상기 각각의 레벨(L1,L2)내의 상기 인접하는 도전성 라인(22,23)은 대향되는 개구부(32,33)를 가지며, 상기 인접하는 레벨내의 상기 인접하는 도전성 라인은 대향되는 개구부(32,33)를 가지는 캐패시터.
- 제 1 항에 있어서,상기 캐패시터는 기판(21) 위에 구성되는 캐패시터.
- 제 6 항에 있어서,상기 기판(21)은 반도체 물질로부터 만들어지는 캐패시터.
- 제 1 항에 있어서,상기 캐패시터(20)는 서브마이크론 MOS 구조물을 포함하는 캐패시터.
- 제 1 항에 있어서,상기 캐패시터(20)는 서브마이크론 CMOS 구조물을 포함하는 캐패시터.
- 제 1 항에 있어서,상기 캐패시터(20)는 서브마이크론 구조물을 포함하는 캐패시터.
- 제 1 항에 있어서,상기 도전성 라인(22,23)은 금속 물질 및 도전성 반도체 물질 중 하나로부터 만들어지는 캐패시터.
- 제 1 항에 있어서,상기 도전성 동심 라인(23)의 상기 적어도 하나의 제 2 도전체 레벨(L2)은 다수의 도전성 동심 라인(23,24,25)의 도전체 레벨(L2,L3,L4)을 포함하며, 상기 다수의 도전체 레벨(L2,L3,L4)의 상기 도전성 라인(23,24,25)은 상기 제 1 레벨(L1)의 상응하는 도전성 라인(22)에 실질적으로 가로놓이는 캐패시터.
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