CN116094523B - 一种适用于二进制电容式dac的紧凑型电容排布方法 - Google Patents
一种适用于二进制电容式dac的紧凑型电容排布方法 Download PDFInfo
- Publication number
- CN116094523B CN116094523B CN202310202852.8A CN202310202852A CN116094523B CN 116094523 B CN116094523 B CN 116094523B CN 202310202852 A CN202310202852 A CN 202310202852A CN 116094523 B CN116094523 B CN 116094523B
- Authority
- CN
- China
- Prior art keywords
- capacitor
- unit
- capacitance
- capacitors
- symmetry
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明属于模拟集成电路技术领域,特别涉及一种适用于二进制电容式DAC的紧凑型电容排布方法。本发明通过将二进制电容式DAC电容阵列的单位电容分成2N/2行和2N/2列的正方形矩阵,并设置轴M0~MN/2和金属线K0~KN/2‑1,将金属线K0~KN/2‑1两侧的单位电容上极板以两两共用的方式和电容从低位到高位依次集中式对称布局,不仅提升了电容阵列的对称性和紧凑性,还最大程度保证模数转换器的静态性能、动态性能,降低模数转换器芯片面积。本发明最大限度简化了单位电容下极板走线,同时添加对地屏蔽线抑制单位电容间的耦合电容,进一步提升了电容阵列的对称性和紧凑性。
Description
技术领域
本发明属于模拟集成电路技术领域,特别涉及一种适用于二进制电容式DAC的紧凑型电容排布方法。
背景技术
电容阵列是电容式模数转换器的重要部分。一方面,为了保证模数转换器静态特性和动态特性,电容阵列需要保持高度的中心对称,以降低半导体加工过程中,电容阵列引入的系统误差和随机误差。另一方面,电容阵列面积占到整个模数转换器面积的一半以上,为了减小电容阵列面积,电容的排布需要尽量紧凑。
针对电容阵列的对称性问题,有文献提出了一种多区域分段式电容排布方法,即将电容阵列中各位对应的单位电容在保证中心对称的前提下,分散至电容阵列的四个象限,然后通过金属线连接电容的上极板和下极板。该方法可以提升电容阵列的对称性,但电容的下极板连线极为复杂,容易引入连线上的寄生电容;且复杂的下极板走线与电容排布的紧凑需求相违背。
针对电容阵列排布紧凑性问题,有文献提出了一种采用多层金属线交叉耦合的方式提升单位电容容值的方法,以减小整个电容阵列的面积。该方法可以简化电容下极板走线,一定程度上增加电容阵列的紧凑性,但由于单位电容需要独立的金属线进行隔离,导致相邻单位电容之间的间距增大,增加了芯片面积开销。
因此现有的电容阵列难以做到很好的兼顾电容阵列排布的对称性和紧凑性。
发明内容
针对上述存在问题或不足,为解决电容阵列排布对称性和紧凑性的问题,本发明提供了一种适用于二进制电容式DAC的紧凑型电容排布方法,通过单位电容上极板共用的方式和单位电容集中式对称布局,提升电容阵列的对称性和紧凑性,最大程度保证模数转换器的静态性能、动态性能,降低模数转换器芯片面积。
一种适用于二进制电容式DAC的紧凑型电容排布方法,具体步骤如下。
步骤1、如图1所示,确认N位二进制电容式DAC电容阵列中,每一个电容对应的单位电容个数。其中,电容CR对应1个单位电容CU,电容CX对应2X-1个单位电容CU,1≤X≤N,N为偶数。
步骤2、根据二进制电容式DAC电容阵列总的单位电容个数,对每一个电容对应的单位电容位置进行排布。
具体的,对于N位二进制电容式DAC电容阵列,将单位电容分成2N/2行和2N/2列正方形矩阵,并找到该正方形矩阵的对称中心,从低位电容CR到高位电容CN依次排布电容对应的单位电容,如图2所示。
具体的,以对称中心所在列设置金属线作为对称轴M0,分别向M0两侧每间隔两个单位电容设置一根平行的金属线,依次命名为M1~MN/2轴,对称轴M0以及M1~MN/2轴作为下极板的金属连线。在对称轴M0以及M1~MN/2轴的相邻轴线之间还以对称轴M0为起点依次居中平行的设有金属线K0~KN/2-1作为上极板的金属连线。
在对称轴M0两侧:以CR、C1和2个C2排布在矩阵的对称中心四周,其中CR与C1不相邻、2个C2不相邻;再分别以这4个单位电容为起点沿对称轴M0依次排布C3…CN/2+1。
上述电容排布完成后,找到对称轴M0两侧的M1轴,如图2所示,在M1轴靠近对称轴M0一侧排布单位电容CN/2+2,另一侧排布电容CN/2+3。找到对称轴M0两侧的M2轴,在M2轴靠近对称轴M0一侧排布单位电容CN/2+3,另一侧排布电容CN/2+4。其中,电容CX共占2*2X/2-2列。按照上述M1轴和M2轴的方式排布M3~MN/2轴两侧的单位电容,直至正方形矩阵中的所有单位电容排布完成。
步骤3、采用多层金属交叉耦合的方式,根据单位电容CU的大小,画出所需单位电容容值的单位电容版图(如附图3所示),将单位电容放置在上述2N/2行和2N/2列正方形矩阵的对应位置上,并用地线将相邻单位电容进行屏蔽,至此整个电容阵列中的单位电容排布完成。
进一步的,所述步骤3中地线在轴线方向的相邻单位电容采用公共地线,以进一步缩小版图面积。
其中,金属线K0~KN/2-1两侧的单位电容的上极板两两共用,并通过金属连线将所有的单位电容上极板连接到一起;每个电容对应的单位电容下极板通过对称轴M0以及M1~MN/2轴延伸到电容阵列顶部,并将同一个电容对应的单位电容下极板通过金属连线连接在一起,如附图3所示。
进一步的,所述电容阵列中单位电容排布完成后,为避免半导体加工过程中对排布在边缘的单位电容造成影响,在电容阵列的外围还排布有一圈dummy电容D。
本发明通过将二进制电容式DAC电容阵列的单位电容分成2N/2行和2N/2列的正方形矩阵,并设置轴M0~MN/2和金属线K0~KN/2-1,将金属线K0~KN/2-1两侧的单位电容上极板以两两共用的方式和电容从低位到高位依次集中式对称布局,不仅提升了电容阵列的对称性和紧凑性,还最大程度保证模数转换器的静态性能、动态性能,降低模数转换器芯片面积。通过上述对称性布局方案从而本发明最大限度简化了单位电容下极板走线,同时添加对地屏蔽线抑制单位电容间的耦合电容,进一步提升了电容阵列的对称性和紧凑性。
附图说明
图1为N位二进制电容式DAC电容阵列的电路图;
图2为本发明N位二进制电容式DAC电容阵列的单位电容排布示意图;
图3为本发明单位电容版图以及其上下极板关系的示意图;
图4为实施例中8位二进制电容式DAC电容阵列的电路图;
图5为实施例中8位二进制电容式DAC电容阵列的单位电容排布示意图。
实施方式
下面结合附图和实施例,对本发明做进一步的详细说明。
如图4所示,为本实施例中8位二进制电容式DAC电容阵列的电路图,该电容阵列总共有八个电容,共包含256个单位电容。
首先,将电容阵列排布为16*16的矩阵,如图5所示,并以对称中心所在的金属线为对称轴M0,间隔两个单位电容标记轴M1~M4。在M0两侧排布电容CR、C1、C2、C3、C4和C5对应的单位电容。
上述电容排布完成后,找到对称轴M0两侧的M1轴,在M1轴靠近对称轴M0一侧排布电容C6对应的单位电容,外侧排布电容C7对应的单位电容。找到对称轴两侧的M2轴,在M2轴靠近对称轴M0一侧排布电容C7对应的单位电容,外侧排布电容C8对应的单位电容。找到对称轴两侧的M3轴,在M3轴靠近对称轴M0一侧排布电容C8对应的单位电容,外侧排布电容C8对应的单位电容。找到对称轴两侧的M4轴,在M4轴靠近对称轴M0一侧排布电容C8对应的单位电容。然后,在电容阵列的外围布上一圈dummy电容D。
最后,根据单位电容CU的大小,通过多层金属交叉耦合的方式画出单位电容的版图(如附图3所示),将单位电容放置在上述16*16矩阵对应位置上。其中,金属线K0~K3两侧的单位电容的上极板两两共用,并通过金属连线将所有的单位电容上极板连接到一起;每个电容对应的单位电容下极板通过M0~M4轴延伸到电容阵列顶部,并将同一个电容对应的单位电容下极板通过金属连线连接在一起。通过以上实施例可见,本发明的二进制电容式DAC电容阵列排布方法可以有效的提升电容的对称性和紧凑性,大大降低了模数转换器芯片的面积开销,提升了模数转换器动静态性能。
Claims (3)
1.一种适用于二进制电容式DAC的紧凑型电容排布方法,其特征在于,包括以下步骤:
步骤1、确认N位二进制电容式DAC电容阵列中,每一个电容对应的单位电容个数;其中,电容CR对应1个单位电容CU,电容CX对应2X-1个单位电容CU,1≤X≤N,N为偶数;
步骤2、根据二进制电容式DAC电容阵列总的单位电容个数,对每一个电容对应的单位电容位置进行排布;
具体的,对于N位二进制电容式DAC电容阵列,将单位电容分成2N/2行和2N/2列正方形矩阵,并找到该正方形矩阵的对称中心,从低位电容CR到高位电容CN依次排布电容对应的单位电容;
具体的,以对称中心所在列设置金属线作为对称轴M0,再分别向M0两侧每间隔两个单位电容设置一根平行的金属线,依次命名为M1~MN/2轴,对称轴M0以及M1~MN/2轴作为下极板的金属连线;在对称轴M0以及M1~MN/2轴的相邻轴线之间还以对称轴M0为起点依次居中平行的设有金属线K0~KN/2-1作为上极板的金属连线;
在对称轴M0两侧:以CR、C1和2个C2排布在矩阵的对称中心四周,其中CR与C1不相邻、2个C2不相邻;再分别以这4个单位电容为起点沿对称轴M0依次排布C3…CN/2+1;
上述电容排布完成后,在M1轴靠近对称轴M0一侧排布单位电容CN/2+2,另一侧排布电容CN/2+3;在M2轴靠近对称轴M0一侧排布单位电容CN/2+3,另一侧排布电容CN/2+4;其中,电容CX共占2*2X/2-2列;按照上述M1轴和M2轴的方式排布M3~MN/2轴两侧的单位电容,直至正方形矩阵中的所有单位电容排布完成;
步骤3、采用多层金属交叉耦合的方式,根据单位电容CU的大小,画出所需单位电容容值的单位电容版图,将单位电容放置在上述2N/2行和2N/2列正方形矩阵的对应位置上,并用地线将相邻单位电容进行屏蔽,至此整个电容阵列中的单位电容排布完成;
其中,金属线K0~KN/2-1两侧的单位电容的上极板两两共用,并通过金属连线将所有的单位电容上极板连接到一起;每个电容对应的单位电容下极板通过对称轴M0以及M1~MN/2轴延伸到电容阵列顶部,并将同一个电容对应的单位电容下极板通过金属连线连接在一起。
2.如权利要求1所述适用于二进制电容式DAC的紧凑型电容排布方法,其特征在于:所述步骤3中地线在轴线方向的相邻单位电容采用公共地线,以进一步缩小版图面积。
3.如权利要求1所述适用于二进制电容式DAC的紧凑型电容排布方法,其特征在于:所述电容阵列中单位电容排布完成后,为避免半导体加工过程中对排布在边缘的单位电容造成影响,在电容阵列的外围还排布有一圈dummy电容D。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202310202852.8A CN116094523B (zh) | 2023-03-06 | 2023-03-06 | 一种适用于二进制电容式dac的紧凑型电容排布方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202310202852.8A CN116094523B (zh) | 2023-03-06 | 2023-03-06 | 一种适用于二进制电容式dac的紧凑型电容排布方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN116094523A CN116094523A (zh) | 2023-05-09 |
CN116094523B true CN116094523B (zh) | 2023-06-09 |
Family
ID=86204578
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202310202852.8A Active CN116094523B (zh) | 2023-03-06 | 2023-03-06 | 一种适用于二进制电容式dac的紧凑型电容排布方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN116094523B (zh) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103023504A (zh) * | 2012-12-18 | 2013-04-03 | 中国科学院微电子研究所 | 一种逐次逼近型adc版图结构 |
CN103532554A (zh) * | 2013-10-23 | 2014-01-22 | 中国电子科技集团公司第二十四研究所 | 电容阵列及其版图设计方法 |
JP2017076829A (ja) * | 2017-02-07 | 2017-04-20 | 株式会社ソシオネクスト | 容量素子、容量アレイおよびa/d変換器 |
CN107612549A (zh) * | 2017-09-05 | 2018-01-19 | 成都易源芯辰微电子科技有限公司 | 一种双绞式共用中心电容阵列及其版图设计方法 |
CN107633128A (zh) * | 2017-09-15 | 2018-01-26 | 北京华大九天软件有限公司 | Mom电容、mom电容阵列及mom电容阵列的布局和走线方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7554789B2 (en) * | 2006-06-29 | 2009-06-30 | Mediatek Inc. | Capacitor array management |
-
2023
- 2023-03-06 CN CN202310202852.8A patent/CN116094523B/zh active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103023504A (zh) * | 2012-12-18 | 2013-04-03 | 中国科学院微电子研究所 | 一种逐次逼近型adc版图结构 |
CN103532554A (zh) * | 2013-10-23 | 2014-01-22 | 中国电子科技集团公司第二十四研究所 | 电容阵列及其版图设计方法 |
JP2017076829A (ja) * | 2017-02-07 | 2017-04-20 | 株式会社ソシオネクスト | 容量素子、容量アレイおよびa/d変換器 |
CN107612549A (zh) * | 2017-09-05 | 2018-01-19 | 成都易源芯辰微电子科技有限公司 | 一种双绞式共用中心电容阵列及其版图设计方法 |
CN107633128A (zh) * | 2017-09-15 | 2018-01-26 | 北京华大九天软件有限公司 | Mom电容、mom电容阵列及mom电容阵列的布局和走线方法 |
Non-Patent Citations (2)
Title |
---|
A High Area-Efficiency 14-bit SAR ADC With Hybrid Capacitor DAC for Array Sensors;《IEEE Transactions on Circuits and Systems I: Regular Papers》;第67卷(第12期);第4396-4408页 * |
高速高精度电流舵数模转换器校正技术研究.《中国优秀硕士学位论文全文数据库 信息科技辑》.2013,I135-642. * |
Also Published As
Publication number | Publication date |
---|---|
CN116094523A (zh) | 2023-05-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7554789B2 (en) | Capacitor array management | |
US7394416B2 (en) | Analog-digital converter | |
US10707162B2 (en) | Metal-on-metal capacitors | |
US20100270648A1 (en) | Semiconductor integrated circuit, d-a converter device, and a-d converter device | |
US10892099B2 (en) | Fringe capacitor for high resolution ADC | |
WO2021159671A1 (zh) | 一种电容器及模拟数字转换器芯片 | |
US10756750B2 (en) | Method for arranging current source array of digital-to-analog converter and layout of common-source current source array | |
US6016019A (en) | Capacitor array arrangement for improving capacitor array matching | |
US20240019959A1 (en) | Touch display panel | |
CN116094523B (zh) | 一种适用于二进制电容式dac的紧凑型电容排布方法 | |
US6225678B1 (en) | Layout technique for a matching capacitor array using a continuous top electrode | |
CN102571098B (zh) | D/a转换器电流源阵列的版图排列结构及其排布方法 | |
JPS6356938A (ja) | 半導体集積回路 | |
CN110649018B (zh) | 屏蔽单元电容器阵列 | |
JP4927494B2 (ja) | アナログディジタル変換器、およびアナログディジタル変換器の設計方法 | |
US20040129966A1 (en) | Metal-metal capacitor array | |
US20210028159A1 (en) | Symmetrical layout structure of semiconductor device | |
EP2087513B1 (en) | Content addressable memory | |
US7952901B2 (en) | Content addressable memory | |
CN116776808A (zh) | 一种减小sar adc电容失配的版图设计方法 | |
US8643141B2 (en) | Capacitor array layout arrangement for high matching methodology | |
JP2014138029A (ja) | 半導体装置 | |
CN114726374A (zh) | 一种电容阵列结构 | |
CN114172515A (zh) | Saradc版图结构 | |
CN113708768A (zh) | 电容阵列、匹配方法及其逐次逼近型模数转换器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |