JP2010278450A5 - - Google Patents

Description

アナログディジタル変換器

本発明は、アナログ信号をディジタル信号に変換するアナログディジタル変換器に関するものである。

半導体基板上でキャパシタが占める面積を低減しつつ大きな容量を得るために、同一の配線層内に互いに近接した配線を形成し、これらの配線間のフリンジ容量を利用する技術が知られている（例えば、特許文献１、２参照。）。

また、上記のようなキャパシタを用いてアナログディジタル変換器を構成する場合、例えば図１に示すように、所定の容量を有する単位キャパシタ９０１が縦横に密集して配置されたキャパシタアレイブロック９０２が形成される。キャパシタアレイブロック９０２の周囲には、各単位キャパシタ９０１の容量のばらつきを小さく抑えるために、ダミーキャパシタ９０３が配置される。

各単位キャパシタ９０１の一方側の電極は、所定数（例えば１６、８、４、２、１個）の単位キャパシタ９０１のグループごとに、個別配線（１６Ｃ＿Ｌｉｎ、８Ｃ＿Ｌｉｎ、４Ｃ＿Ｌｉｎ、２Ｃ＿Ｌｉｎ、１Ｃ＿Ｌｉｎ＿ａ〜１Ｃ＿Ｌｉｎ＿ｆ）に接続される。各個別配線は、それぞれ、キャパシタアレイブロック９０２の近傍に配置された電圧切り替え回路９０４のアナログスイッチ９０４ａに接続され、所定の基準電圧、これらがＲ−２Ｒ抵抗アレイ９０５によって分圧された電圧、またはアナログ入力電圧が選択的に印加される。

各単位キャパシタ９０１の他方側の電極は、共通配線（ｃｏｍ＿Ｌｉｎ）を介して、比較器９０６に接続される。比較器９０６の出力は制御回路９０７に入力され、例えば１０ビットのディジタル値Ｄ０〜Ｄ９に変換される。

また、トランジスタとキャパシタとを有する回路についての他の技術としては、パワーアンプを構成するトランジスタのようにソース領域とドレイン領域との間にキャパシタが接続される場合に、各電極上に、各電極と同じパターンの配線を積層して、上記キャパシタを形成する技術が知られている（例えば、特許文献３参照。）。

特開昭６１−２６３２５１号公報 特許第２７００９５９号公報 米国特許第６７４７３０７号明細書

しかしながら、上記のように電圧切り替え回路９０４がキャパシタアレイブロック９０２の近傍に配置されるアナログディジタル変換器では、フリンジ容量を利用することによってキャパシタアレイブロック９０２が占める面積を低減することはできても、電圧切り替え回路９０４が占める面積を低減することはできない。したがって、アナログディジタル変換器全体の小面積化を図ることが困難である。

しかも、単位キャパシタ９０１のグループごとに個別配線のレイアウトが異なるうえ、個別配線どうしや共通配線との交差を回避しにくいために、グループごとの相対的な容量比を高精度にすることが困難であり、クロストークの影響を低減することも困難である。したがって、高精度なアナログディジタル変換器を得ることが困難である。

また、トランジスタのソース領域およびドレイン領域に配線を積層してキャパシタを形成する構成は、トランジスタの極性、およびトランジスタとキャパシタとの接続関係を任意に設定することはできないうえ、トランジスタの大きさや形状に応じて各電極の配置が決まってしまうため、必ずしも所望の容量が得られるとは限らない。

本発明は、上記の点に鑑み、アナログディジタル変換器が半導体基板上で占める面積の低減を目的としている。また、アナログディジタル変換器の高精度化を容易に図ることができるようにすることを目的としている。

上記の課題を解決するため、本発明の第１の例は、
半導体基板上に形成された、Ｐチャネルトランジスタ、およびＮチャネルトランジスタを有する複数のアナログスイッチと、
各アナログスイッチに対応して設けられ、第１および第２の電極を有する複数の容量素子と、
を有し、
上記Ｐチャネルトランジスタのソース領域がＮチャネルトランジスタのドレイン領域に接続された第１の接続点と、Ｎチャネルトランジスタのソース領域がＰチャネルトランジスタのドレイン領域に接続された第２の接続点とを有するとともに、上記第１または第２の接続点の何れか一方に、さらに上記容量素子の第１の電極が接続されたアナログディジタル変換器であって、
上記第１および第２の電極は、
上記アナログスイッチと異なる層における、上記アナログスイッチと重なる領域に形成されるとともに、
上記第１の電極どうし、および第２の電極どうしは、それぞれ、互いに同一のパターンに形成されていることを特徴とする。

また、本発明の第２の例は、
第１の例のアナログディジタル変換器であって、
３つ以上の上記容量素子が互いに並列に接続されるとともに、
各容量素子の第１および第２の電極は、同一方向に整列されて配置されていることを特徴とする。

また、本発明の第３の例は、
第２の例のアナログディジタル変換器であって、
各要領素子の第１および第２の電極は、それぞれ、上記整列方向に延びた延設部分を有し、上記延設部分で、互いに隣り合う容量素子の第１または第２の電極に接続されていることを特徴とする。

また、本発明の第４の例は、
第２の例のアナログディジタル変換器であって、
各Ｐチャネルトランジスタ、およびＮチャネルトランジスタのソースとドレインとを結ぶ方向が、上記整列方向と同じであることを特徴とする。

また、本発明の第５の例は、
第１から第４の例のうち何れか１つのアナログディジタル変換器であって、
上記複数の容量素子のうち、互いに異なる数ずつの容量素子が、それぞれ互いに並列に接続され、複数種類の容量の容量素子組が構成されていることを特徴とする。

また、本発明の第６の例は、
第１から第５の例のうち何れか１つのアナログディジタル変換器であって、
上記複数のアナログスイッチのうちの一部だけが、上記容量素子の第１の電極に接続されていることを特徴とする。

また、本発明の第７の例は、
第６のアナログディジタル変換器であって、
上記容量素子の第１の電極に接続されていないアナログスイッチが、アナログディジタル変換器に入力される複数のアナログ入力電圧のうちの何れか１つを選択するように構成されていることを特徴とする。

また、本発明の第８の例は、
第１から第７の例のうち何れか１つのアナログディジタル変換器であって、
上記第１および第２の電極は、上記ＰチャネルトランジスタおよびＮチャネルトランジスタのソース領域およびドレイン領域の配置パターンとは異なる櫛形のパターンに形成されていることを特徴とする。

これにより、アナログスイッチと異なる層における、上記アナログスイッチと重なる領域に容量素子が形成されるので、アナログスイッチおよび容量素子の形成に要する面積を容易に低減することができる。また、アナログスイッチと容量素子との接続を短い距離で接続することが容易にできるので、寄生容量やクロストークの発生を抑制して、容量比の変移やノイズの影響などを低減し、高い精度でアナログディジタル変換させることが容易にできる。

本発明によれば、アナログディジタル変換器が半導体基板上で占める面積を容易に低減できる。また、アナログディジタル変換器の高精度化を図ることが容易にできる。

従来のアナログディジタル変換器の回路配置を示す平面図である。 実施形態１のアナログディジタル変換器の回路構成を示す回路図である。 同、単位キャパシタの構成を示す水平断面図である。 同、垂直断面図である。 同、他の垂直断面図である。 同、他の水平断面図である。 同、他の水平断面図である。 同、アナログディジタル変換器の回路配置を示す平面図である。 変形例の単位キャパシタの構成を示す水平断面図である。 同、垂直断面図である。 実施形態２の単位キャパシタの構成を示す水平断面図である。 同、他の水平断面図である。 同、他の水平断面図である。 実施形態３の単位キャパシタの構成を示す水平断面図である。 同、垂直断面図である。 実施形態４の単位キャパシタの構成を示す水平断面図である。 同、垂直断面図である。 実施形態５の単位キャパシタの構成を示す水平断面図である。 同、垂直断面図である。 同、他の水平断面図である。 同、他の水平断面図である。 実施形態６のアナログディジタル変換器の回路配置を示す平面図である。 実施形態７のアナログディジタル変換器のＬＳＩチップ上の配置を示す平面図である。 同、他の配置を示す平面図である。 変形例のアナログディジタル変換器の回路構成を示す回路図である。

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。

《発明の実施形態１》
（回路構成）
実施形態１の１０ビット逐次比較型アナログディジタル変換器の例について、まず、アナログディジタル変換器１００の回路構成を図２に基づいて説明する。このアナログディジタル変換器１００には、容量比が１６：８：４：２：１のキャパシタ１６Ｃ、８Ｃ、４Ｃ、２Ｃ、１Ｃを含む容量アレイブロック１０１が設けられている。（キャパシタ１Ｃは６個設けられ、そのうちの５個は、Ｒ−２Ｒ抵抗アレイ１０２を用いることによって、１／２、１／４、１／８、１／１６、１／３２の容量比として働くようにされている。）
各キャパシタの一方の電極は、アナログスイッチ群１０３に設けられた例えば３個ずつのアナログスイッチ１０４に接続されている。これらのアナログスイッチ１０４は、高電位の基準電圧ＶｒｅｆＨ、低電位の基準電圧ＶｒｅｆＬ、これらがＲ−２Ｒ抵抗アレイ１０２によって分圧された電圧、またはアナログ入力電圧Ａｉｎ等を選択的に各キャパシタに印加する。

また、各キャパシタの他方の電極は、共に比較器１０５に接続されている。比較器１０５の出力は、制御回路１０６によって、１０ビットのディジタル値Ｄ０〜Ｄ９に変換される。

（キャパシタの構造）
上記各キャパシタは、図３〜図７に示すような単位キャパシタ２０１が１つまたは複数組み合わされて構成される。各単位キャパシタ２０１は、アナログスイッチ１０４が形成された半導体基板２００上に、例えばアルミニウムから成る第１〜第３金属配線層（Ｍ１層３００〜Ｍ３層５００）が設けられて構成されている。

半導体基板２００は、図３に示すように、例えばＰ−型半導体から成り、アナログスイッチ１０４を構成するＰチャネルトランジスタ１０４ａとＮチャネルトランジスタ１０４ｂが形成されている。より詳しくは、半導体基板２００上にＮウェル２１０が形成され、そのＮウェル２１０内にＰ＋領域２１１・２１２（ソースとドレイン）、およびポリシリコンゲート２１３が形成されることによって、Ｐチャネルトランジスタ１０４ａが形成されている。また、半導体基板２００上に直接Ｎ＋領域２２１・２２２（ソースとドレイン）、およびポリシリコンゲート２２３が形成されることによってＮチャネルトランジスタ１０４ｂが形成されている。各トランジスタ１０４ａ・１０４ｂの周囲には、これらを囲むようにＮ＋拡散層２１４およびＰ＋拡散層２２４（ガードバンド）が形成されている。

Ｍ１層３００には、図３に示すように、トランジスタ１０４ａ・１０４ｂのＰ＋領域２１１と、Ｎ＋領域２２１とを接続するスイッチ配線３０１が形成されている。また、トランジスタ１０４ａ・１０４ｂのＰ＋領域２１２と、Ｎ＋領域２２２と、単位キャパシタ２０１の外部の回路とを接続するスイッチ配線３０２が形成されている。また、Ｎ＋拡散層２１４を高電位源に接続する電源配線３１１・３１２（ガードバンド）、およびＰ＋拡散層２２４を低電位源に接続する電源配線３２１・３２２（ガードバンド）が形成されている。さらに、トランジスタ１０４ａ・１０４ｂを覆うシールド３１３・３２３が、電源配線３１１・３１２に一体的に形成されている。

上記スイッチ配線３０１とトランジスタ１０４ａ・１０４ｂのソースおよびドレイン領域、スイッチ配線３０２とトランジスタ１０４ａ・１０４ｂのソースおよびドレイン領域、電源配線３１１・３１２とシールド３１３とＮ＋拡散層２１４、および電源配線３２１・３２２とシールド３２３とＰ＋拡散層２２４は、それぞれコンタクト３１４・３２４を介して接続されている。

Ｍ２層４００には、図６に示すように、それぞれ平行部４０１ａ・４０２ａと連結部４０１ｂ・４０２ｂを有し、容量を発生させる１対の櫛形電極４０１・４０２が形成されている。一方の櫛形電極４０２は、コンタクト４０９を介して、Ｍ１層３００のスイッチ配線３０１に接続されている。

また、櫛形電極４０１・４０２の周囲には、他の単位キャパシタ２０１との間のクロストークを低減するためのシールド４０３〜４０８（ガードバンド）が形成され、高電位源または低電位源に接続されるようになっている。上記シールド４０５〜４０８は、製造時の櫛形電極４０１・４０２のエッチングばらつきを抑えるためには櫛形電極４０１・４０２と同一線幅、ピッチに形成されることが好ましいが（ダミー配線）、これに限るものではない。ここで、上記のようにＭ１層３００のスイッチ配線３０１およびスイッチ配線３０２と重なる領域には、櫛形電極４０１・４０２ではなくシールド４０５・４０７が配置されることにより、スイッチ配線３０１またはスイッチ配線３０２と櫛形電極４０１・４０２との間に寄生容量が発生するのを抑制することができる。

Ｍ３層５００には、図７に示すように、上記Ｍ２層４００と同じように平行部５０１ａ・５０２ａと連結部５０１ｂ・５０２ｂを有する櫛形電極５０１・５０２、およびシールド５０３〜５０８（ガードバンド）が形成され、それぞれコンタクト５０９を介して、Ｍ２層４００の櫛形電極４０１・４０２、およびシールド４０３〜４０８に接続されている。ここで、上記櫛形電極５０１は櫛形電極４０２に重なり、櫛形電極５０２は櫛形電極４０１に重なるように形成され、半導体基板２００に垂直な方向にも容量が発生するようになっている。また、連結部５０１ｂ・５０２ｂは単位キャパシタ２０１の周辺部まで延伸され、隣接して配置された他の単位キャパシタ２０１の連結部５０１ｂ・５０２ｂと容易に連結し得るようになっている。

（単位キャパシタ２０１等のレイアウト）
次に、上記のように形成される単位キャパシタ２０１、および比較器１０５、制御回路１０６などが半導体基板上に配置される場合のレイアウトの例を図８に基づいて説明する。

合計で３６個の単位キャパシタ２０１は、ダミー配線領域１１１・１１１の間に一方向に隣接して配置される。そのうちの１６、８、４、２個の各グループの単位キャパシタ２０１は、それぞれ連結されて、キャパシタ１６Ｃ、８Ｃ、４Ｃ、２Ｃが構成されている（配置の順序は特に限定されない。）。より詳しくは、全ての単位キャパシタ２０１における櫛形電極５０１の連結部５０１ｂは互いに連結されて、共通配線（ｃｏｍ＿Ｌｉｎ）として用いられる。一方、櫛形電極５０２の連結部５０２ｂは、各グループの単位キャパシタ２０１ごとに連結される。

上記のように、トランジスタ１０４ａ・１０４ｂと異なる層における重なる領域に櫛形電極４０１・４０２・５０１・５０２が形成されてキャパシタが形成されることにより、キャパシタおよびアナログスイッチの形成に要する面積を容易に低減することができる。しかも、トランジスタ１０４ａ・１０４ｂのソースまたはドレイン領域と櫛形電極４０２・５０２とはコンタクト４０９・５０９を介して非常に短い距離（例えば最短距離）で接続することができるので、寄生容量やクロストークの発生を抑制して、容量比の変移やノイズの影響などを低減し、高い精度でアナログディジタル変換させることが容易にできる。

また、上記のようにトランジスタ１０４ａ・１０４ｂと櫛形電極４０１・４０２との間のＭ１層３００にシールド３１３・３２３が設けられる場合には、トランジスタ１０４ａ・１０４ｂのスイッチングノイズの影響を低減することが容易にできる。

また、上記シールド３１３・３２３が平面状に形成される場合には、その上層の櫛形電極４０１・４０２等のレイアウト精度を高く保ちやすいので、やはり、アナログディジタル変換精度を高くすることが容易にできる。また、配線パターンを一層微細化することも容易になる。ただし、シールド３１３・３２３は平面状に限定されるものではなく、例えば、図９、図１０に示すシールド３１３’・３２３’のように、櫛形電極４０１の平行部４０１ａ等と同じ配線幅およびピッチに形成したりしてもよい。

《発明の実施形態２》
図１１〜図１３に示すように、Ｍ２・Ｍ３層４００・５００におけるシールド４０３・４０４・５０３・５０４の外方側に、ダミー配線４１１・５１１が形成されている。このダミー配線４１１・５１１は、櫛形電極４０１・４０２の平行部４０１ａ・４０２ａと同じ幅およびピッチの部分を有している。これによって、製造プロセスにおいてエッチング程度のばらつきを抑制できるので、上記平行部４０１ａ・４０２ａの形状精度、したがって、Ａ／Ｄ変換精度を高くすることが容易にできる。

半導体基板２００におけるダミー配線４１１・５１１と重なる領域（少なくとも重なる領域の一部を含む領域）には、例えばＲ−２Ｒ抵抗アレイ１０２や制御回路１０６などが形成されている。これによって、アナログディジタル変換器が半導体基板上で占める面積をより低減することが容易にできる。

なお、Ｍ２・Ｍ３層４００・５００には、ダミー配線４１１・５１１に限らず、例えば図１２に示すように、コンタクト４０９を介してスイッチ配線３０２に接続される配線パターン４１２等を設けて、Ｍ１層３００と伴に制御回路１０６などの配線に用いるようにしてもよい。このように配線パターン４１２を設ける場合でも、配線幅やピッチを均一に保つことにより、Ａ／Ｄ変換精度を高く保ちつつ、制御回路１０６などを構成することが容易になる。なお、ダミー配線４１１・５１１自体を配線パターンとして用いるようにしたりしてもよい。

《発明の実施形態３》
前記実施形態１で説明したように、トランジスタ１０４ａ・１０４ｂのスイッチングノイズの影響低減が容易な点では、Ｍ１層３００をシールド３１３・３２３として用いることが適しているが、これに限らず、Ｍ１層３００もキャパシタを構成する電極として用いて、より小面積化を図ったり、大容量化を図ったりしてもよい。

具体的には、図１４、図１５の例では、櫛形電極５０１・５０２と同様に平行部３５１ａ・３５２ａと連結部３５１ｂ・３５２ｂとを有する櫛形電極３５１・３５２が、Ｍ１層３００に形成されている。上記櫛形電極３５１・３５２は、それぞれコンタクト４０９を介して、Ｍ２層４００に形成された櫛形電極４０１・４０２に接続されている。上記櫛形電極３５１は櫛形電極４０２に重なり、櫛形電極３５２は櫛形電極４０１に重なるように形成されている。平行部３５２ａのうちの１本は、トランジスタ１０４ａ・１０４ｂの一方のソース領域と、他方のドレイン領域とをコンタクト３１４・３２４を介して接続するスイッチ配線を兼ねている。

このように形成されることにより、櫛形電極３５１・３５２間に発生する容量、および櫛形電極３５１・３５２と櫛形電極４０１・４０２との間に発生する容量だけ、単位キャパシタ２０１の容量を増加させることができる。または、単位キャパシタ２０１の小面積化を図ることができる。

なお、同図の例では、電源配線３１１’・３１２’・３２１’・３２２’は、櫛形電極３５１・３５２の平行部３５１ａ・３５２ａと同様の配線幅およびピッチに形成されている。このように形成される場合には、実施形態２で櫛形電極４０１・４０２について説明したのと同様に、平行部３５１ａ・３５２ａの形状精度を高くすることが容易にできる。

《発明の実施形態４》
半導体基板２００に形成されるトランジスタは、１つのアナログスイッチ１０４に限らず、他の１つ以上のアナログスイッチ６０４や、１つ以上の単独のトランジスタなどを形成し、種々の回路が構成されるようにしてもよい。例えば、図１６、図１７に示すように、Ｎウェル２１０内にＰ＋領域６１１・６１２（ソースとドレイン）、およびポリシリコンゲート６１３が形成されることによって、Ｐチャネルトランジスタ６０４ａが形成されている。また、半導体基板２００上に直接Ｎ＋領域６２１・６２２（ソースとドレイン）、およびポリシリコンゲート６２３（ゲート）が形成されることによってＮチャネルトランジスタ６０４ｂが形成されている。

Ｍ１層３００には、トランジスタ６０４ａ・６０４ｂのＰ＋領域６１１と、Ｎ＋領域６２１と、単位キャパシタ２０１の外部の回路とを接続するスイッチ配線７０１が形成されている。また、トランジスタ６０４ａ・６０４ｂのＰ＋領域６１２と、Ｎ＋領域６２２と、単位キャパシタ２０１の外部の回路とを接続するスイッチ配線７０２が形成されている。

Ｍ１層３００には、さらに、シールド３１３’・３２３’が形成されている。このシールド３１３’・３２３’は、スイッチ配線７０１・７０２を避ける領域に平面状に形成してもよい。しかし、図１６、図１７に示すように、電源配線３１１’・３１２’・３２１’・３２２’、シールド３１３’・３２３’、およびスイッチ配線３０１・３０２・７０１・７０２が、櫛形電極４０１の平行部４０１ａ等と同じ配線幅およびピッチに形成されれば、Ｍ１層３００とＭ２層４００の配線バターンの類似性が高くなるので、櫛形電極４０１の平行部４０１ａ等の形状精度を高くすることが容易にできる。

《発明の実施形態５》
前記実施形態１では、櫛形電極４０１と櫛形電極５０２の平行部４０１ａ・５０２ａ、および櫛形電極４０２と櫛形電極５０１の平行部４０２ａ・５０１ａがそれぞれ重なるように形成され、半導体基板２００に垂直な方向にも容量が発生する例を示したが、半導体基板２００に平行な方向にだけ容量が発生するようにしてもよい。具体的には、例えば図１８〜図２１に示すように、Ｍ２層４００の櫛形電極４０１’・４０２’は、それぞれＭ３層５００の櫛形電極５０１・５０２に重なるように形成されている。

このように形成される場合には、容量が発生するのは平行部４０１ａ’・４０２ａ’間と平行部５０１ａ・５０２ａ間とだけなので、同じ配線パターンの面積で発生する容量は減少する。しかし、製造プロセスにおいてＭ２層４００を形成するマスクとＭ３層５００を形成するマスクとがずれたとしても、そのずれによる容量の変化は生じないので、より、容量精度を高くして、アナログディジタル変換精度を高くすることが容易にできる。

なお、同図の例では、シールド３１３’・３２３’は、実施形態１の変形例（図９、図１０）で説明したように、櫛形電極４０１’の平行部４０１ａ’等と同じ配線幅およびピッチに形成されている例を示すが、実施形態１（図３〜図５）で示したように平面状に形成されてもよい。

《発明の実施形態６》
（単位キャパシタ２０１等の他のレイアウト）
実施形態１で説明したような、単位キャパシタ２０１は、半導体基板上に１列に配置されるのに限らず、例えば図２２に示すように２列に配置されてもよい。

合計で３６個の単位キャパシタ２０１は、２列に隣接して配置される。そのうちの１６、８、４、２個の各グループの単位キャパシタ２０１は、それぞれ連結されて、キャパシタ１６Ｃ、８Ｃ、４Ｃ、２Ｃが構成されている（配置の順序は特に限定されない。）。より具体的には、例えばキャパシタ１６Ｃは、８個ずつの単位キャパシタ２０１が線対称に配置されている。櫛形電極５０２の連結部５０２ｂは、各グループの単位キャパシタ２０１ごとに連結される。一方、全ての単位キャパシタ２０１における櫛形電極５０１の連結部５０１ｂは、互いに連結されて、一群の単位キャパシタ２０１を囲むように外周部付近にコの字形状の共通配線（ｃｏｍ＿Ｌｉｎ）が形成される。

このように配置される場合にも、実施形態１と同様にキャパシタおよびアナログスイッチの形成に要する面積を容易に低減することができる。また、やはり、トランジスタ１０４ａ・１０４ｂのソースまたはドレイン領域と櫛形電極４０２・５０２との接続ラインや、各グループの単位キャパシタ２０１の連結部５０２ｂどうしを接続する配線が共通配線と交差するのを回避して、寄生容量やクロストークの発生を抑制し、高い精度でアナログディジタル変換させることが容易にできる。

《発明の実施形態７》
（ＬＳＩチップ上のレイアウト）
実施形態１、６で説明したようなアナログディジタル変換器１００がＬＳＩチップ上に配置されるレイアウトは、特に限定されないが、例えば、以下のようにレイアウトすることができる。

実施形態１のように単位キャパシタ２０１が１列に配置されるような場合には、アナログディジタル変換器１００の幅方向のサイズを小さく抑えることが比較的容易なので、例えば、図２３に示すようにアナログディジタル変換器１００と、ＬＳＩチップ８０１の周辺部に配置される入出力セル８０２（端子パッド８０２ａを含むセル）の幅方向のサイズを同じぐらいに設計し、これらを並べて配置してもよい。これによって、端子パッド領域に余裕（デッドスペース）がある場合などには、その領域を有効に活用して、ＬＳＩチップ面積を低減することが容易にできる。

一方、実施形態６のように単位キャパシタ２０１が２列に配置されるような場合には、例えば、図２４に示すように、ＬＳＩチップ８０１の内部領域８０３に配置してもよい。

《発明の実施形態８》
（アナログディジタル変換器の設計手法）
実施形態１（図８）や実施形態６（図２２）で説明したように、単位キャパシタ２０１を所定数配置することによって、種々の容量を有するキャパシタとアナログスイッチとの組み合わせを構成することができる。そこで、上記単位キャパシタ２０１をセルとしてライブラリに登録し、これを並べて配置した配置データを作成することによって、上記のようにＬＳＩチップの面積が小さいとともに、容量比の精度が高いうえクロストークの影響が少なく、したがって一定品質のアナログディジタル変換精度が高いアナログディジタル変換器を少ない工数で設計することが容易にできる。

しかも、種々の精度レベルや、サイズ、面積などを有する複数種類の単位キャパシタ２０１をライブラリに登録しておけば、要求仕様に応じたアナログディジタル変換器の設計や設計変更も容易にできる。さらに、所定数の単位キャパシタ２０１を配置するだけで、８ビットや１０ビットなど、種々の変換ビット長のアナログディジタル変換器を設計することができる。

《その他の実施形態》
単位キャパシタ２０１と伴に、容量素子だけが形成されて、アナログスイッチ１０４は形成されていない単位キャパシタも混在して用いられて、アナログディジタル変換器が構成されてもよい。すなわち、必要な数のアナログスイッチが、１つまたはいくつかの単位キャパシタ２０１が有するアナログスイッチ１０４で足りる場合には、他の単位キャパシタには必ずしもアナログスイッチ１０４が形成されていなくてもよい。また、アナログスイッチ１０４が形成されていても実際に用いられていなかったりしてもよい。さらに、形成されているアナログスイッチ１０４が他の回路に用いられるようにしてもよい。

図２５の例では、キャパシタ１６Ｃ、８Ｃにおいては、それぞれ３個の単位キャパシタ２０１に設けられたアナログスイッチ１０４は、基準電圧ＶｒｅｆＨ、基準電圧ＶｒｅｆＬ等の選択に用いられ、他のｎ個の単位キャパシタ２０１に設けられたアナログスイッチ１０４は、ｎ個のアナログ入力電圧Ａｉｎ＿１〜Ａｉｎ＿ｎのうちの何れか１つを選択するのに用いられている。これによって、特に単位キャパシタ２０１の外部の領域にアナログスイッチを設けることなく、複数のアナログ入力電圧端子から入力される電圧がアナログセレクタによって切り替えられるアナログディジタル変換器などを得ることができる。

本発明にかかるアナログディジタル変換器は、アナログディジタル変換器が半導体基板上で占める面積を容易に低減でき、また、アナログディジタル変換器の高精度化を図ることが容易にできるという効果を有し、アナログ信号をディジタル信号に変換するアナログディジタル変換器等として有用である。

１００ アナログディジタル変換器
１０１ 容量アレイブロック
１０２ Ｒ−２Ｒ抵抗アレイ
１０３ アナログスイッチ群
１０４ アナログスイッチ
１０４ａ Ｐチャネルトランジスタ
１０４ｂ Ｎチャネルトランジスタ
１０５ 比較器
１０６ 制御回路
２００ 半導体基板
２０１ 単位キャパシタ
２１０ Ｎウェル
２１１・２１２ Ｐ＋領域
２１３ ポリシリコンゲート
２１４ Ｎ＋拡散層
２２１・２２２ Ｎ＋領域
２２３ ポリシリコンゲート
２２４ Ｐ＋拡散層
３００ Ｍ１層
３０１・３０２ スイッチ配線
３１１・３１２ 電源配線
３１３・３２３ シールド
３１４・３２４ コンタクト
３２１・３２２ 電源配線
３５１・３５２ 櫛形電極
３５１ａ・３５２ａ 平行部
３５１ｂ・３５２ｂ 連結部
４００ Ｍ２層
４０１・４０２ 櫛形電極
４０１ａ・４０２ａ 平行部
４０１ｂ・４０２ｂ 連結部
４０３〜４０８ シールド
４０９ コンタクト
４１１・５１１ ダミー配線
４１２ 配線パターン
５００ Ｍ３層
５０１・５０２ 櫛形電極
５０１ａ・５０２ａ 平行部
５０１ｂ・５０２ｂ 連結部
５０３〜５０８ シールド
５０９ コンタクト
６０４ アナログスイッチ
６０４ａ Ｐチャネルトランジスタ
６０４ｂ Ｎチャネルトランジスタ
６１１・６１２ Ｐ＋領域
６１３ ポリシリコンゲート
６２１・６２２ Ｎ＋領域
６２３ ポリシリコンゲート
７０１・７０２ スイッチ配線
８０１ ＬＳＩチップ
８０２ 入出力セル
８０２ａ 端子パッド
８０３ 内部領域

Claims (8)

1. 半導体基板上に形成された、Ｐチャネルトランジスタ、およびＮチャネルトランジスタを有する複数のアナログスイッチと、
   各アナログスイッチに対応して設けられ、第１および第２の電極を有する複数の容量素子と、
   を有し、
   上記Ｐチャネルトランジスタのソース領域がＮチャネルトランジスタのドレイン領域に接続された第１の接続点と、Ｎチャネルトランジスタのソース領域がＰチャネルトランジスタのドレイン領域に接続された第２の接続点とを有するとともに、上記第１または第２の接続点の何れか一方に、さらに上記容量素子の第１の電極が接続されたアナログディジタル変換器であって、
   上記第１および第２の電極は、
   上記アナログスイッチと異なる層における、上記アナログスイッチと重なる領域に形成されるとともに、
   上記第１の電極どうし、および第２の電極どうしは、それぞれ、互いに同一のパターンに形成されていることを特徴とするアナログディジタル変換器。
2. 請求項１のアナログディジタル変換器であって、
   ３つ以上の上記容量素子が互いに並列に接続されるとともに、
   各容量素子の第１および第２の電極は、同一方向に整列されて配置されていることを特徴とするアナログディジタル変換器。
3. 請求項２のアナログディジタル変換器であって、
   各要領素子の第１および第２の電極は、それぞれ、上記整列方向に延びた延設部分を有し、上記延設部分で、互いに隣り合う容量素子の第１または第２の電極に接続されていることを特徴とするアナログディジタル変換器。
4. 請求項２のアナログディジタル変換器であって、
   各Ｐチャネルトランジスタ、およびＮチャネルトランジスタのソースとドレインとを結ぶ方向が、上記整列方向と同じであることを特徴とするアナログディジタル変換器。
5. 請求項１から４のうち何れか１項のアナログディジタル変換器であって、
   上記複数の容量素子のうち、互いに異なる数ずつの容量素子が、それぞれ互いに並列に接続され、複数種類の容量の容量素子組が構成されていることを特徴とするアナログディジタル変換器。
6. 請求項１から５のうち何れか１項のアナログディジタル変換器であって、
   上記複数のアナログスイッチのうちの一部だけが、上記容量素子の第１の電極に接続されていることを特徴とするアナログディジタル変換器。
7. 請求項６のアナログディジタル変換器であって、
   上記容量素子の第１の電極に接続されていないアナログスイッチが、アナログディジタル変換器に入力される複数のアナログ入力電圧のうちの何れか１つを選択するように構成されていることを特徴とするアナログディジタル変換器。
8. 請求項１から７のうち何れか１項のアナログディジタル変換器であって、
   上記第１および第２の電極は、上記ＰチャネルトランジスタおよびＮチャネルトランジスタのソース領域およびドレイン領域の配置パターンとは異なる櫛形のパターンに形成されていることを特徴とするアナログディジタル変換器。