JPH10178344A - Ａ／ｄコンバータ - Google Patents

Abstract

(57)【要約】 【課題】高精度で、かつ、そのレイアウト面積が小さい
直並列比較型Ａ／Ｄコンバータを提供すること。 【解決手段】上層のポリサイドおよび下層のポリシリコ
ンを使用する２層ポリシリコンプロセスにより、上位基
準抵抗器列および下位基準抵抗器列をそれぞれ上層のポ
リサイドおよび下層のポリシリコンを用い、層間絶縁膜
を介して、少なくともその一部が重なり合うように形成
することにより、上記課題を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号（ア
ナログ入力電圧）を、これに対応する所定ビット数のデ
ジタル信号（デジタルデータ）に変換するＡ／Ｄコンバ
ータに関するものである。

【０００２】

【従来の技術】例えば、ビデオ信号のデジタル処理等の
ように、アナログ−デジタル変換に高速性かつ高信頼性
が要求される分野においては、デジタル信号の上位ビッ
ト数に応じて発生される所定数の上位基準電圧の各々と
アナログ信号とを同時に比較した後、この上位比較結果
に基づいて、デジタル信号の下位ビット数に応じて発生
される所定数の下位基準電圧の各々とアナログ信号とを
同時に比較する直並列比較型のＡ／Ｄコンバータが用い
られる。

【０００３】上述する直並列比較型のＡ／Ｄコンバータ
は、基本的に、上位基準電圧を発生する上位基準抵抗器
列、上位基準電圧の各々とアナログ信号とを比較する上
位比較器列、上位比較結果からデジタル信号の上位ビッ
トを作成する上位論理回路、下位基準電圧を発生する下
位基準抵抗器列、下位基準電圧の各々とアナログ信号と
を比較する下位比較器列および下位比較結果からデジタ
ル信号の下位ビットを作成する下位論理回路等を有す
る。

【０００４】ところで、直並列比較型のＡ／Ｄコンバー
タにおいて、上位基準抵抗器列および下位基準抵抗器列
としては、通常、アナログ信号を変換して得られるデジ
タル信号のそれぞれ上位ビット数および下位ビット数に
応じて設けられた所定数の抵抗器を直列接続して構成さ
れたラダー抵抗が用いられる。以下、図３に示される抵
抗器列を例に挙げて、従来の直並列比較型のＡ／Ｄコン
バータの問題点について説明する。

【０００５】図３に示される抵抗器列１０において、上
位基準抵抗器列１２は、１５個の抵抗器１６を直列接続
したラダー抵抗であり、下位基準抵抗器列１４は、１６
個の抵抗器１８を直列接続したラダー抵抗である。ま
た、上位基準抵抗器列１２の各々の抵抗器１６に対応し
て、１５個の下位基準抵抗器列１４が直列接続されてお
り、上位基準抵抗器列１２の各々の抵抗器１６の両端と
これに対応する各々の下位基準抵抗器列１４の両端とが
互いに接続されている。

【０００６】この抵抗器列１０において、上位基準電圧
列は、上位基準抵抗器列１２を構成する１５個の抵抗器
１６によって、２つの基準電圧ＶＲＴ、ＶＲＢを均等に
抵抗分割することにより作成される。また、下位基準電
圧列は、それぞれの下位基準抵抗器列１４を構成する１
６個の抵抗器１８によって、上位基準電圧列の内の、上
位比較結果により決定される隣接した２つの上位基準電
圧を均等に抵抗分割することにより作成される。

【０００７】ところで、アナログ回路とデジタル回路が
混在するＡ／Ｄコンバータ等の半導体装置は、通常、デ
ジタル回路用の製造プロセスを用いて製造される。ま
た、デジタル回路においては、トランジスタを高速動作
させるために、一般的に、高抵抗値のポリシリコンより
も、低抵抗値のポリサイドを用いてトランジスタのゲー
ト電極が形成される。このため、抵抗器列１０を構成す
る個々の抵抗器１６，１８は、例えばトランジスタのゲ
ート電極を形成する低抵抗値のポリサイドを用いて形成
される。

【０００８】ここで、図４に、従来のＡ／Ｄコンバータ
で用いられる抵抗器列の一例のレイアウト平面図を示
す。図示例の抵抗器列１０ｂは、図３に示される抵抗器
列１０の概念図に基づいて、上位基準抵抗器列１２およ
び下位基準抵抗器列１４のレイアウト上の接続関係を示
したもので、上位基準抵抗器列１２ｂおよび下位基準抵
抗器列１４ｂは、それぞれ図中上下方向および左右方向
に直線的に形成され、下位基準抵抗器列１４ｂの各抵抗
器１８ｂの間は、接続孔３０を介してアルミ配線２８に
より相互に接続されている。

【０００９】しかしながら、図４のレイアウト図に示さ
れるように、低抵抗値のポリサイドを用いて、上位基準
抵抗器列１２ｂや下位基準抵抗器列１４ｂを構成する個
々の抵抗器１６ｂ，１８ｂを形成すると、ポリサイドは
ポリシリコンよりも低抵抗値であるために、所定の抵抗
値を得るための抵抗器１６ｂ，１８ｂの長さが長くなっ
てしまい、上位基準抵抗器列１２ｂや下位基準抵抗器列
１４ｂのレイアウト面積が増大するため、直並列比較型
Ａ／Ｄコンバータ全体のレイアウト面積も増大するとい
う問題点があった。

【００１０】

【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、高精度で、か
つ、そのレイアウト面積が小さい直並列比較型Ａ／Ｄコ
ンバータを提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、アナログ信号を変換して得られるデジタ
ル信号の上位ビット数に応じた所定数の上位基準電圧を
発生する上位基準抵抗器列と、前記デジタル信号の下位
ビット数に応じた所定数の下位基準電圧を発生する下位
基準抵抗器列とを有する直並列比較型のＡ／Ｄコンバー
タであって、上層のポリサイドおよび下層のポリシリコ
ンを使用する２層ポリシリコンプロセスにより、前記上
位基準抵抗器列および前記下位基準抵抗器列は、それぞ
れ前記上層のポリサイドおよび前記下層のポリシリコン
を用いて、少なくともその一部が層間絶縁膜を介して重
なり合うように形成されていること特徴とするＡ／Ｄコ
ンバータを提供するものである。

【００１２】ここで、上記Ａ／Ｄコンバータであって、
さらに、前記２層ポリシリコンプロセスにより、前記上
層のポリサイドおよび前記下層のポリシリコンを前記層
間絶縁膜を介して重ね合わせて構成した２層ポリシリコ
ン構造のキャパシタを有するのが好ましい。

【００１３】

【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のＡ／Ｄコンバータを詳細に説
明する。

【００１４】図１（ａ）および（ｂ）は、それぞれ本発
明のＡ／Ｄコンバータで用いられる抵抗器列の一実施例
のレイアウト平面図およびその断面図である。図示例の
抵抗器列１０ａは、図４に示される従来のＡ／Ｄコンバ
ータで用いられる抵抗器列１０ｂのレイアウト図との対
比が可能なように、図３に示される抵抗器列１０の概念
図に基づいて、上位基準抵抗器列１２および下位基準抵
抗器列１４のレイアウト上の接続関係を示したものであ
る。

【００１５】すなわち、図示例の抵抗器列１０ａにおい
て、上位基準抵抗器列１２ａは、１５個の抵抗器１６ａ
を直列接続したラダー抵抗であり、下位基準抵抗器列１
４ａは、１６個の抵抗器１８ａを直列接続したラダー抵
抗である。また、上位基準抵抗器列１２ａの各々の抵抗
器１６ａに対応して、１５個の下位基準抵抗器列１４ａ
が直列接続されており、上位基準抵抗器列１２ａの各々
の抵抗器１６ａの両端とこれに対応する各々の下位基準
抵抗器列１４ａの両端とは互いに接続されている。

【００１６】また、本発明のＡ／Ｄコンバータで用いら
れる抵抗器列１０ａは、図２に示されるように、上層に
低抵抗値のポリサイド２０、下層に高抵抗値のポリシリ
コン２２を用いた２層ポリシリコンプロセスを使用し
て、例えばＬＯＣＯＳ酸化膜３２の上に製造される。ま
た、上位基準抵抗器列１２ａは上層のポリサイド２０、
下位基準抵抗器列１４は下層のポリシリコン２２を用い
て、これらの間に、例えば酸化膜２６および窒化膜２４
からなる層間絶縁膜を介して、少なくともその一部が重
なり合うように形成される。

【００１７】例えば、図１（ａ）において、上位基準抵
抗器列１２ａを構成する各抵抗器１６ａは、下位基準抵
抗器列１４ａの一部に重なり合うように形成されてお
り、上位基準抵抗器列１２ａを構成する各抵抗器１６ａ
の間は、図示例においては、同層のポリサイドで連続的
に形成されている。また、図１（ｂ）に示されるよう
に、下位基準抵抗器列１４ａを構成する各抵抗器１８ａ
の間は、上位基準抵抗器列１２ａのポリサイドおよび層
間絶縁膜に開孔された接続孔３０を介して、上層のポリ
サイドのさらに上層のアルミ配線２８により相互に接続
されている。

【００１８】従って、本発明のＡ／Ｄコンバータで用い
られる抵抗器列１０ａは、上層のポリサイドおよび下層
のポリシリコンを用いた２層ポリシリコンプロセスを使
用して、上位基準抵抗器列１２ａおよび下位基準抵抗器
列１４ａをそれぞれ個別に形成しているため、すなわ
ち、上位基準抵抗器列１２ａおよび下位基準抵抗器列１
４ａを異なるレイアウト層で形成することができるた
め、充分なレイアウト空間を確保することができ、レイ
アウトの自由度を向上することができる。

【００１９】また、例えば図４に示される従来のＡ／Ｄ
コンバータで用いられる抵抗器列１０ｂを構成する各抵
抗器１６ｂ，１８ｂは、デジタル回路の動作速度を改善
するために、いずれも低抵抗値のポリサイドを用いて形
成されるが、本発明のＡ／Ｄコンバータの下位基準抵抗
器列１４ａを構成する各抵抗器１８ａは高抵抗値のポリ
シリコンを用いて形成することができるため、個々の抵
抗器１８ａの長さを短縮することができ、それぞれの下
位基準抵抗器列１４ａの図中左右方向の長さを短縮する
ことができる。

【００２０】また、上位基準抵抗器列１２ａが低抵抗値
の上層のポリサイドを用いて形成されるため、同様に充
分なレイアウト空間を確保することができ、例えば各抵
抗器１６ａの長さおよび幅を大きく形成することによ
り、各抵抗器１６ａの精度を向上させることができる
し、例えば図１（ａ）に示されるように、上位基準抵抗
器列１２ａと下位基準抵抗器列１４ａとを重ね合わせて
形成したことにより、上位基準抵抗器列１２ａの図中上
下方向の長さも短縮することもできる。

【００２１】ここで、図１（ａ）および（ｂ）に示され
る本発明のＡ／Ｄコンバータで用いられる抵抗器列１０
ａのレイアウト面積と、図４に示される従来のＡ／Ｄコ
ンバータで用いられる抵抗器列１０ｂのレイアウト面積
との違いについて、具体例な数値を挙げて説明する。

【００２２】 ここでは、ポリサイドのシート抵抗 ＝ ５Ω／□ ポリシリコンのシート抵抗＝２５Ω／□ 上位基準抵抗器列の各抵抗器：幅 ＝２５μｍ 抵抗値＝２５Ω 下位基準抵抗器列の各抵抗器：幅 ＝１０μｍ 抵抗値＝１０Ω 下位基準抵抗器列の各抵抗器間の距離＝２０μｍ とする。

【００２３】このとき、まず、図４に示される従来のＡ
／Ｄコンバータで用いられる抵抗器列１０ｂはポリサイ
ドを用いて形成されるため、上記抵抗値を得るために必
要な上位基準抵抗器列１２ｂの各抵抗器１６ｂの長さは
１２５μｍとなり、下位基準抵抗器列１４ｂの各抵抗器
１８ｂの長さは２０μｍとなり、 図４中上下方向の距離＝１２５×１５＝１８７５μｍ 図４中左右方向の距離＝（２０＋２０）×１６＝６４０
μｍ となる。

【００２４】これに対し、図１（ａ）および（ｂ）に示
される本発明のＡ／Ｄコンバータで用いられる抵抗器列
１０ａにおいて、上位基準抵抗器列１２ａは、下位基準
抵抗器列１４ａと重なり合うようにポリサイドを用いて
形成されるため、各抵抗器１６ａの長さは、抵抗器１６
ａ間を最小間隔として４０μｍとなり、下位基準抵抗器
列１４ａは、ポリシリコンを用いて形成されるため、そ
の各抵抗器１８ａの長さは４μｍとなり、 図１中上下方向の距離＝４０×１５＝６００μｍ 図１中左右方向の距離＝（２０＋４）×１６＝３８４μ
ｍ となる。

【００２５】従って、両者のレイアウト面積の比率は、 （３８４×６００）／（６４０×１８７５）≒１９％ となり、本発明のＡ／Ｄコンバータの抵抗器列１０ａ
は、従来のＡ／Ｄコンバータの抵抗器列１０ｂと比べ
て、約１９％もレイアウト面積を削減することができ
る。このように、本発明のＡ／Ｄコンバータによれば、
抵抗器列１０ａのレイアウト面積を削減することがで
き、これにより、Ａ／Ｄコンバータ全体のレイアウト面
積を削減することができる。

【００２６】また、上位基準抵抗器列１２ａおよび下位
基準抵抗器列１４ａを重ね合わせるように形成したこと
により、すなわち、上層のポリサイドおよび下層のポリ
シリコンを重ね合わせるように形成したことで、両者の
間に寄生容量が形成されるため、上位基準電圧および下
位基準電圧が非常に安定するという利点もある。このと
き、上層にポリサイドが存在しない下層のポリシリコン
の上層の領域にも、ダミーのポリサイドを配置するよう
にすればより一層効果的である。

【００２７】また、Ａ／Ｄコンバータの比較器列として
は、通常、キャパシタを用いて基準電圧とアナログ信号
とを比較するものが用いられているが、例えば従来のＡ
／Ｄコンバータでは、１層のポリシリコンプロセスを使
用して、下層のポリシリコンまたはポリサイド、層間絶
縁膜および上層のアルミ配線により構成される精度の低
いキャパシタを使用するか、あるいは、高精度なキャパ
シタを形成するためだけに、２層ポリシリコンプロセス
を使用していた。

【００２８】これに対し、本発明のＡ／Ｄコンバータに
おいては、上位基準抵抗器列１２ａおよび下位基準抵抗
器列１４ａを構成するために、２層ポリシリコンプロセ
スを使用するため、高精度な抵抗器列１０ａを構成でき
るし、同時に、上層のポリサイド、層間絶縁膜および下
層のポリシリコンにより構成される高精度な２層ポリシ
リコン構造のキャパシタを、例えば上位比較器列および
下位比較器列で用いられるキャパシタとして使用するこ
ともできるという利点がある。

【００２９】また、デジタル回路を構成するトランジス
タのゲート電極として上層のポリサイドを用いることに
より、デジタル回路の動作性能を保持しつつ、アナログ
回路の精度を向上し、かつ、そのレイアウト面積を削減
することができる。以上、本発明のＡ／Ｄコンバータに
ついて詳細に説明したが、本発明は上記実施例に限定さ
れず、本発明の主旨を逸脱しない範囲において、種々の
改良や変更をしてもよいのはもちろんである。

【００３０】

【発明の効果】以上詳細に説明したように、本発明のＡ
／Ｄコンバータは、上層のポリサイドおよび下層のポリ
シリコンを使用する２層ポリシリコンプロセスにより、
上位基準抵抗器列および下位基準抵抗器列をそれぞれ上
層のポリサイドおよび下層のポリシリコンを用い、層間
絶縁膜を介して、少なくともその一部が重なり合うよう
に形成したことにより、Ａ／Ｄコンバータの変換精度を
向上させることができ、かつ、そのレイアウト面積を小
さくすることができる。

【図面の簡単な説明】

【図１】 （ａ）および（ｂ）は、それぞれ本発明のＡ
／Ｄコンバータで用いられる抵抗器列の一実施例のレイ
アウト平面図およびその断面図である。

【図２】 本発明のＡ／Ｄコンバータで使用される２層
ポリシリコンプロセスの一実施例のレイアウト断面図で
ある。

【図３】 Ａ／Ｄコンバータで用いられる抵抗器列の一
例の概念図である。

【図４】 従来のＡ／Ｄコンバータで用いられる抵抗器
列の一例のレイアウト平面図である。

【符号の説明】

１０，１０ａ，１０ｂ 抵抗器列 １２，１２ａ，１２ｂ 上位基準抵抗器列 １４，１４ａ，１４ｂ 下位基準抵抗器列 １６，１６ａ，１６ｂ，１８，１８ａ，１８ｂ 抵抗器 ２０ ポリサイド ２２ ポリシリコン ２６ 酸化膜 ２４ 窒化膜 ２８ アルミ配線 ３０ 接続孔 ３２ ＬＯＣＯＳ酸化膜

Claims (2)

【特許請求の範囲】
1. 【請求項１】アナログ信号を変換して得られるデジタル
   信号の上位ビット数に応じた所定数の上位基準電圧を発
   生する上位基準抵抗器列と、前記デジタル信号の下位ビ
   ット数に応じた所定数の下位基準電圧を発生する下位基
   準抵抗器列とを有する直並列比較型のＡ／Ｄコンバータ
   であって、 上層のポリサイドおよび下層のポリシリコンを使用する
   ２層ポリシリコンプロセスにより、前記上位基準抵抗器
   列および前記下位基準抵抗器列は、それぞれ前記上層の
   ポリサイドおよび前記下層のポリシリコンを用いて、少
   なくともその一部が層間絶縁膜を介して重なり合うよう
   に形成されていること特徴とするＡ／Ｄコンバータ。
2. 【請求項２】請求項１に記載のＡ／Ｄコンバータであっ
   て、 さらに、前記２層ポリシリコンプロセスにより、前記上
   層のポリサイドおよび前記下層のポリシリコンを前記層
   間絶縁膜を介して重ね合わせて構成した２層ポリシリコ
   ン構造のキャパシタを有することを特徴とするＡ／Ｄコ
   ンバータ。