JP2006128468A - 半導体装置 - Google Patents

Abstract

【課題】 不純物が拡散されたポリシリコンが電極として用いられるキャパシタを含む半導体装置において、容量値の電圧依存性を改善する。
【解決手段】 この半導体装置は、半導体基板１０と、半導体基板上に絶縁膜１１を介してポリシリコンによって形成され不純物がドープされた下部電極１２ａと絶縁膜１３ａを介してポリシリコンによって形成され不純物がドープされた上部電極１４ａとを含むキャパシタＡと、半導体基板上に絶縁膜１１を介してポリシリコンによって形成され不純物がドープされた下部電極１２ａと絶縁膜１３ｂを介してポリシリコンによって形成され不純物がドープされた上部電極１４ｂとを含むキャパシタＢと、キャパシタＡの下部電極とキャパシタＢの上部電極とを電気的に接続する配線１６ｂと、キャパシタＡの上部電極とキャパシタＢの下部電極とを電気的に接続する配線１６ａとを具備する。
【選択図】 図１

Description

本発明は、一般に半導体装置に関し、特に、不純物が拡散されたポリシリコンが電極として用いられるキャパシタを含む半導体装置に関する。

半導体基板上に絶縁膜を介して、下部電極、誘電体膜、上部電極を順次形成することにより、半導体装置内にキャパシタを形成することが行われている。下部電極及び上部電極の材料としては、各種の導電体の他に、不純物が拡散されたポリシリコンを用いることができる。

ところで、不純物が拡散されたポリシリコンを電極材料として用いる場合には、電極の下方部分（基板側）におけるドープ濃度が低いので、印加電圧によって上部電極内において導電性を有する領域が変化してしまい、キャパシタの容量値に電圧依存性が生じるという問題がある。精密なアナログ回路を含むＡ／ＤコンバータやＤ／Ａコンバータのような回路においては、キャパシタの容量値に電圧依存性が生じると正確な動作を行うことができなくなるので、このような容量値の電圧依存性を改善することが望まれている。

関連する技術として、下記の特許文献１には、高い精度の電気特性が要求される半導体素子上にＣＭＰ法で平坦化した層間絶縁膜が形成される半導体装置が開示されている。この半導体装置においては、半導体基板上の容量素子領域において、容量素子を被覆する第１層間絶縁膜上であって半導体素子の形成位置の上部領域には配線層が形成されず、上部領域の周辺部にダミーパターンが形成される。さらに、ダミーパターンを被覆するように、第２層間絶縁膜がＣＭＰ法で表面研磨されて形成される。これによって、ＣＭＰ法による層間絶縁膜研磨時の厚さバラツキが低減され、高い精度の容量値を有する容量素子を形成することができる。しかしながら、特許文献１には、キャパシタの容量値の電圧依存性を改善することに関しては何も開示されていない。
特開２００２−３５３３１５号公報（第１頁、図１）

そこで、本発明は、上記の点に鑑み、不純物が拡散されたポリシリコンが電極として用いられるキャパシタを含む半導体装置において、容量値の電圧依存性を改善することを目的とする。

上記課題を解決するため、本発明に係る半導体装置は、（ａ）半導体基板と、（ｂ）半導体基板上に第１の絶縁膜を介してポリシリコンによって形成され、不純物がドープされた下部電極と、下部電極上に形成された第２の絶縁膜と、第２の絶縁膜上にポリシリコンによって形成され、不純物がドープされた上部電極とを含む第１のキャパシタと、（ｃ）半導体基板上に第１の絶縁膜を介してポリシリコンによって形成され、不純物がドープされた下部電極と、下部電極上に形成された第２の絶縁膜と、第２の絶縁膜上にポリシリコンによって形成され、不純物がドープされた上部電極とを含む第２のキャパシタと、（ｄ）第１のキャパシタの下部電極と第２のキャパシタの上部電極とを電気的に接続する第１の配線と、（ｅ）第１のキャパシタの上部電極と第２のキャパシタの下部電極とを電気的に接続する第２の配線とを具備する。

ここで、第１のキャパシタの下部電極の大きさが第２のキャパシタの下部電極の大きさと等しく、第１のキャパシタの上部電極の大きさが第２のキャパシタの上部電極の大きさと等しいことが望ましい。また、第１のキャパシタの第２の絶縁膜と第２のキャパシタの第２の絶縁膜との各々が、積層されたシリコン酸化膜とシリコン窒化膜とシリコン酸化膜とを含むようにしても良い。

以上において、第１及び第２のキャパシタによって構成される１つのキャパシタが、コンデンサアレイを用いてアナログ信号をディジタル信号に変換する逐次比較型アナログ／ディジタル変換回路においてコンデンサアレイに含まれている各コンデンサとして使用されるようにしても良い。

本発明によれば、不純物が拡散されたポリシリコンが電極として用いられるキャパシタを含む半導体装置において、第１のキャパシタの下部電極と第２のキャパシタの上部電極とを接続すると共に、第１のキャパシタの上部電極と第２のキャパシタの下部電極とを接続することにより、これらのキャパシタの上部電極におけるドープ濃度が低い部分による影響を相殺して、容量値の電圧依存性を改善することができる。

以下に、本発明の実施の形態について、図面を参照しながら詳しく説明する。
図１は、本発明の一実施形態に係る半導体装置に含まれているキャパシタ及びその周辺部の構造を示す平面図であり、図２は、図１に示す半導体装置のII−IIにおける断面図であり、図３は、図１に示す半導体装置のIII−IIIにおける断面図である。なお、図１において、絶縁膜は省略されている。

図１〜図３に示すように、この半導体装置は、シリコン（Ｓｉ）等の半導体基板（チップ）１０と、半導体基板１０上にＳｉＯ_２等の絶縁膜１１を介してポリシリコンによって形成され、不純物がドープされた下部電極１２ａ及び１２ｂと、下部電極１２ａ及び１２ｂ上に形成された絶縁膜（誘電体膜）１３ａ及び１３ｂと、絶縁膜１３ａ及び１３ｂ上にポリシリコンによって形成され、不純物がドープされた上部電極１４ａ及び１４ｂと、層間絶縁膜１５と、層間絶縁膜１５上に形成されたアルミニウム等の配線１６ａ及び１６ｂと、層間絶縁膜１７と、層間絶縁膜１７上に形成されたアルミニウム等の配線１８とを有している。

配線１６ａは、層間絶縁膜１５に形成されたスルーホールを介して上部電極１４ａ及び下部電極１２ｂに接続され、配線１６ｂは、層間絶縁膜１５に形成されたスルーホールを介して上部電極１４ｂ及び下部電極１２ａに接続され、配線１８は、層間絶縁膜１７に形成されたスルーホールを介して上部電極１４ａに接続されている。なお、層間絶縁膜１５及び１７に形成されたスルーホール内の配線は、アルミニウム等とは別のタングステン等の材料によって形成されるようにしても良い。

下部電極１２ａと絶縁膜１３ａと上部電極１４ａとによってキャパシタＡが構成され、下部電極１２ｂと絶縁膜１３ｂと上部電極１４ｂとによってキャパシタＢが構成される。ここで、キャパシタＡの下部電極１２ａの大きさがキャパシタＢの下部電極１２ｂの大きさと等しく、キャパシタＡの上部電極１４ａの大きさがキャパシタＢの上部電極１４ｂの大きさと等しいことが望ましい。絶縁膜１３ａ及び１３ｂとしては、例えば、積層されたシリコン酸化膜（ＳｉＯ_２膜）とシリコン窒化膜（ＳｉＮ膜）とシリコン酸化膜（ＳｉＯ_２膜）とによって構成されるＯＮＯ膜が用いられる。

図２に示すように、キャパシタＡの下部電極１２ａとキャパシタＢの上部電極１４ｂとは、配線１６ｂを介して電気的に接続されている。また、図３に示すように、キャパシタＡの上部電極１４ａとキャパシタＢの下部電極１２ｂとは、配線１６ａを介して電気的に接続されている。その結果、図４に示すように、キャパシタＡとキャパシタＢとが、下部電極及び上部電極を互い違いにして並列接続されて、１つのキャパシタを構成している。このように、２種類のキャパシタＡ及びＢを並列接続することによって１つのキャパシタを構成する理由について、次に説明する。

キャパシタの電極材料として絶縁膜上に形成されたポリシリコンに上方から不純物をドープすることによって導電性を持たせる場合には、下部電極１２ａ及び１２ｂの上方部分におけるドープ濃度を高めることはできても、上部電極１４ａ及び１４ｂの下方部分におけるドープ濃度を高めることは困難である。従って、上部電極１４ａ及び１４ｂが絶縁膜（誘電体膜）１３ａ及び１３ｂに接する部分に、ドープ濃度が低い領域（空乏層に相当する）が生じる。その結果、上部電極１４ａ及び１４ｂ内において、導電性を有する範囲が印加電圧に依存して変化してしまい、キャパシタの容量値に電圧依存性が生じる。

図５は、キャパシタＡにバイアス電圧を印加したときの容量値の変化を示す図である。ポリシリコンの上部電極にＰ型不純物をドープした場合には、ホールがキャリアとして働く。図４に示す端子１と端子２との間に正のバイアス電圧を印加すると、キャパシタＡの上部電極１４ａに正の電荷が蓄積され、その影響によって、正の電荷を有するホールが上部電極１４ａ内で絶縁膜１３ａの近傍にまで進出することにより、キャパシタＡの容量値が増加する。

図６は、キャパシタＢにバイアス電圧を印加したときの容量値の変化を示す図である。ポリシリコンの上部電極にＰ型不純物をドープした場合には、ホールがキャリアとして働く。図４に示す端子１と端子２との間に正のバイアス電圧を印加すると、キャパシタＢの上部電極１４ｂに負の電荷が蓄積され、その影響によって、正の電荷を有するホールが上部電極１４ａ内で絶縁膜１３ａの近傍から遠ざかることにより、キャパシタＢの容量値が減少する。

図７は、２つのキャパシタＡ及びＢを並列接続することによって構成される１つのキャパシタにバイアス電圧を印加したときの容量値の変化を示す図である。図７に示すように、図５に示すキャパシタＡの電圧依存性と図６に示すキャパシタＢの電圧依存性とがある程度相殺されて、電圧依存性が比較的小さいキャパシタを実現することができる。さらに、２つのキャパシタＡ及びＢを並列接続することによって１つのキャパシタを構成することにより、キャパシタＡの上部電極１４ａに誘起される誘導ノイズ成分とキャパシタＢの上部電極１４ｂに誘起される誘導ノイズ成分とがある程度相殺されて、誘導ノイズレベルを低下させることができる。このように優れた特性を有するキャパシタは、精密なアナログ回路を含むＡ／ＤコンバータやＤ／Ａコンバータのような回路において用いるのに適している。

図８は、本発明の一実施形態に係る半導体装置によって実現される逐次比較型Ａ／Ｄコンバータの構成を示している。このＡ／Ｄコンバータは、入力されるアナログ入力信号Ｖ_ＩＮを６ビットのディジタル出力信号Ｄ_ＯＵＴに変換するものであり、コンデンサＣ０〜Ｃ６で構成されるコンデンサアレイと、コンデンサアレイに接続されたスイッチＳＷ０〜ＳＷ６及びＳＷＡと、反転増幅器１０１と、制御回路１０２と、制御信号ＣＮＴによって制御されるスイッチＳＷＢ０〜ＳＷＢｎと、スイッチＳＷＢ０〜ＳＷＢｎに接続されたコンデンサＣＢ０〜ＣＢｎとを含んでいる。

ここで、コンデンサアレイを構成するコンデンサＣ０〜Ｃ６は、Ａ／Ｄ変換における変換精度を決定する重要な役割を果たしており、コンデンサＣ０〜Ｃ６の各々は、図４に示すような２種類のコンデンサＡ及びＢを並列接続することによって構成される。コンデンサＣ０〜Ｃ６の容量は２進重み付けされており、Ｃ０＝Ｃとすると、Ｃ１＝Ｃ、Ｃ２＝２Ｃ、Ｃ３＝４Ｃ、Ｃ４＝８Ｃ、Ｃ５＝１６Ｃ、Ｃ６＝３２Ｃとなっている。さらに、コンデンサＣＢ０〜ＣＢｎの各々も、図４に示すような２種類のコンデンサＡ及びＢを並列接続することによって構成することが望ましい。

図９は、スイッチＳＷ０〜ＳＷ６及びＳＷＡの具体的な回路例を示す図である。スイッチＳＷ０〜ＳＷ６の各々は、ＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ３と、ＮチャネルＭＯＳトランジスタＱＮ１〜ＱＮ３と、制御信号Ｖ１〜Ｖ３をそれぞれ反転する反転回路Ｘ１〜Ｘ３とを含んでいる。制御信号Ｖ１がハイレベルのときに端子Ｘと端子Ｗとが短絡され、制御信号Ｖ１がローレベルのときに端子Ｘと端子Ｗとがオープンにされる。同様に、制御信号Ｖ２がハイレベルのときに端子Ｙと端子Ｗとが短絡され、制御信号Ｖ２がローレベルのときに端子Ｙと端子Ｗとがオープンにされる。また、制御信号Ｖ３がハイレベルのときに端子Ｚと端子Ｗとが短絡され、制御信号Ｖ３がローレベルのときに端子Ｚと端子Ｗとがオープンにされる。一方、スイッチＳＷＡは、このようなアナログスイッチを１回路分のみ用いて構成されたされたものである。

再び図８を参照すると、スイッチＳＷ０〜ＳＷ６及びＳＷＡは、制御回路１０２によって制御される。反転増幅器１０１、制御回路１０２、及び、各スイッチのバックゲートには、電源電位Ｖ_ＤＤ及びＶ_ＳＳが供給される。なお、電源電位Ｖ_ＳＳは、接地電位と等しくしても良い。また、ＶＴとＶＢは基準電位であり、それらの値はＶＴ＞ＶＢの関係を有している。

次に、図８に示す逐次比較型ＤＡＣの動作について詳しく説明する。
まず、スイッチＳＷ０〜ＳＷ６をアナログ入力信号Ｖ_ＩＮ側にオンすると共にスイッチＳＷＡをオンすることによって、アナログ入力信号Ｖ_ＩＮでコンデンサＣ０〜Ｃ６を充電する。その際、反転増幅器１０１の入出力電位は、スレショルド電位Ｖ_ＴＨと等しくなる。

ここで、制御信号ＣＮＴを用いてスイッチＳＷＢ０をオンすることにより、反転増幅器１０１の入力ノードＡと基準電位ＶＢ（接地電位等の他の基準電位でも良い）との間にコンデンサＣＢ０が接続される。さらに、制御信号ＣＮＴを用いてスイッチＳＷＢ１〜ＳＷＢｎの内の少なくとも１つをオンすれば、コンデンサＣＢ１〜ＣＢｎの内の対応するものが、コンデンサＣＢ０と並列に接続される。以下においては、スイッチＳＷＢ０〜ＳＷＢｎの内で、スイッチＳＷＢ０のみがオンしている場合について説明する。

アナログ入力信号Ｖ_ＩＮの印加により、コンデンサＣ０〜Ｃ６及びＣＢ０には、６４Ｃ（Ｖ_ＩＮ−Ｖ_ＴＨ）＋ＣＢ０（ＶＢ−Ｖ_ＴＨ）の電荷が保持される。充電完了の後、スイッチＳＷ０〜ＳＷ６及びＳＷＡをオフする。

次に、ＳＷ６をＶＴ側にオンすると共にＳＷ０〜ＳＷ５をＶＢ側にオンすることにより、コンデンサアレイに保持された電荷を再分配して、ＭＳＢについての変換を行う。このとき、反転増幅器１０１の入力ノードＡの電位ＶＡは、次のようになる。
ＶＡ＝Ｖ_ＴＨ＋（（ＶＴ＋ＶＢ）／２−Ｖ_ＩＮ）×６４Ｃ／（６４Ｃ＋ＣＢ０）
これは、アナログ入力信号Ｖ_ＩＮを（ＶＴ＋ＶＢ）／２と比較してＭＳＢを求めることを意味している。Ｖ_ＩＮ＜（ＶＴ＋ＶＢ）／２のときには、反転増幅器から“０”（ローレベル）が出力され、一方、Ｖ_ＩＮ＞（ＶＴ＋ＶＢ）／２のときには、反転増幅器から“１”（ハイレベル）が出力される。

ここでは、従来の逐次比較型Ａ／Ｄコンバータにおける（ＶＴ＋ＶＢ）／２−Ｖ_ＩＮの項を６４Ｃ／（６４Ｃ＋ＣＢ０）倍にスケールダウンすることにより、ＭＳＢ変換時において、入力ノードＡの電位ＶＡが電源電位Ｖ_ＤＤよりも大きくなったり電源電位Ｖ_ＳＳよりも小さくなったりしないようにしている。

コンデンサＣＢ０の容量は、アナログ入力信号Ｖ_ＩＮの最大レベルと、反転増幅器１０１のスレショルド電位Ｖ_ＴＨの製造バラツキとによって決定される。さらに、コンデンサＣＢ１〜ＣＢｎにそれぞれ接続されたスイッチＳＷＢ１〜ＳＷＢｎを動作させて反転増幅器１０１の入力ノードＡに付加するコンデンサの容量を可変とすることにより、アナログ入力信号Ｖ_ＩＮの最大レベルや反転増幅器１０１のスレショルド電位Ｖ_ＴＨの製造バラツキに対応して、最適なスケールダウン倍率を選択できるようにしている。これにより、１つのＡ／Ｄコンバータを用いて様々なアナログ入力信号に対応できるようになる。

さらに、Ｖ_ＩＮ＜（ＶＴ＋ＶＢ）／２のときにはスイッチＳＷ６をＶＢ側にオンし、Ｖ_ＩＮ＞（ＶＴ＋ＶＢ）／２のときにはスイッチＳＷ６をＶＴ側のままにして、スイッチＳＷ５をＶＴ側にオンすることにより、次のビットを変換する。以降、ＬＳＢまで逐次変換し、全ビットの変換が終了するとディジタル出力信号Ｄ_ＯＵＴを出力する。

以上の動作において、コンデンサＣ０〜Ｃ６、さらには、コンデンサＣＢ０〜ＣＢｎの各々を、図４に示すような構成とすることにより、正確なＡ／Ｄ変換特性が得られるようになる。

本発明の一実施形態に係る半導体装置の一部の構造を示す平面図。 図１に示す半導体装置のII−IIにおける断面図。 図１に示す半導体装置のIII−IIIにおける断面図。 キャパシタＡ及びＢを接続して構成される１つのキャパシタを示す図。 キャパシタＡの電圧依存性を示す図。 キャパシタＢの電圧依存性を示す図。 キャパシタＡ及びＢを接続して構成されるキャパシタの電圧依存性を示す図。 本発明の一実施形態における逐次比較型Ａ／Ｄコンバータの構成を示す図。 図８に示すスイッチＳＷ０〜ＳＷ６及びＳＷＡの具体的な回路例を示す図。

符号の説明

１０ 半導体基板、 １１ 絶縁膜、 １２ａ及び１２ｂ 下部電極、 １３ａ及び１３ｂ 絶縁膜（誘電体膜）、 １４ａ及び１４ｂ 上部電極、 １５、１７ 層間絶縁膜、 １６ａ及び１６ｂ 第１層配線、１８ 第２層配線、 １０１ 反転増幅器、 １０２ 制御回路、 Ｃ０〜Ｃ６、ＣＢ０〜ＣＢｎ コンデンサ、 ＳＷ０〜ＳＷ６、ＳＷＡ、ＳＷＢ０〜ＳＷＢｎ スイッチ、 ＱＰ１〜ＱＰ３ ＰチャネルＭＯＳトランジスタ、 ＱＮ１〜ＱＮ３ ＮチャネルＭＯＳトランジスタ、 Ｘ１〜Ｘ３ 反転回路

Claims (4)

1. 半導体基板と、
   前記半導体基板上に第１の絶縁膜を介してポリシリコンによって形成され、不純物がドープされた下部電極と、前記下部電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上にポリシリコンによって形成され、不純物がドープされた上部電極とを含む第１のキャパシタと、
   前記半導体基板上に前記第１の絶縁膜を介してポリシリコンによって形成され、不純物がドープされた下部電極と、前記下部電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上にポリシリコンによって形成され、不純物がドープされた上部電極とを含む第２のキャパシタと、
   前記第１のキャパシタの下部電極と前記第２のキャパシタの上部電極とを電気的に接続する第１の配線と、
   前記第１のキャパシタの上部電極と前記第２のキャパシタの下部電極とを電気的に接続する第２の配線と、
   を具備する半導体装置。
2. 前記第１のキャパシタの下部電極の大きさが前記第２のキャパシタの下部電極の大きさと等しく、前記第１のキャパシタの上部電極の大きさが前記第２のキャパシタの上部電極の大きさと等しい、請求項１記載の半導体装置。
3. 前記第１のキャパシタの第２の絶縁膜と前記第２のキャパシタの第２の絶縁膜との各々が、積層されたシリコン酸化膜とシリコン窒化膜とシリコン酸化膜とを含む、請求項１又は２記載の半導体装置。
4. 前記第１及び第２のキャパシタによって構成される１つのキャパシタが、コンデンサアレイを用いてアナログ信号をディジタル信号に変換する逐次比較型アナログ／ディジタル変換回路において前記コンデンサアレイに含まれている各コンデンサとして使用される、請求項１〜３のいずれか１項記載の半導体装置。

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