JPH06237174A - 強誘電体素子 - Google Patents
強誘電体素子Info
- Publication number
- JPH06237174A JPH06237174A JP1640293A JP1640293A JPH06237174A JP H06237174 A JPH06237174 A JP H06237174A JP 1640293 A JP1640293 A JP 1640293A JP 1640293 A JP1640293 A JP 1640293A JP H06237174 A JPH06237174 A JP H06237174A
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- Japan
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- gate electrode
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- gate
- ferroelectric
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Abstract
(57)【要約】
【目的】 より少ない素子数でＤＡ変換機能を実現す
る。 【構成】 不純物拡散領域１１、１２に挟まれた基板表
面にはゲート絶縁膜としての強誘電体膜１５が設けられ
ている。強誘電体膜１５上には４つのゲート電極１６
ａ、１６ｂ、１６ｃ、１６ｄが設けられており、それぞ
れのゲート電極長は同一で、ゲート電極幅は隣接するゲ
ート電極間で２倍となっている。
る。 【構成】 不純物拡散領域１１、１２に挟まれた基板表
面にはゲート絶縁膜としての強誘電体膜１５が設けられ
ている。強誘電体膜１５上には４つのゲート電極１６
ａ、１６ｂ、１６ｃ、１６ｄが設けられており、それぞ
れのゲート電極長は同一で、ゲート電極幅は隣接するゲ
ート電極間で２倍となっている。
Description
【０００１】
【産業上の利用分野】本発明は、ゲート絶縁膜として強
誘電体薄膜を用いた、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌ
ａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造おける、
強誘電体素子に関し、特にデジタル−アナログ変換素子
として機能する強誘電体素子に関するものである。
誘電体薄膜を用いた、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌ
ａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造おける、
強誘電体素子に関し、特にデジタル−アナログ変換素子
として機能する強誘電体素子に関するものである。
【０００２】
【従来の技術】デジタル−アナログ変換素子（以下、Ｄ
Ａ変換素子と略記する）は種々の構成で実現されている
が、たとえば、図３に示すようなはしご型ＮビットＤＡ
変換素子はｎ−１個の抵抗Ｒ、ｎ＋２個の抵抗２Ｒ及び
ｎ個のアナログスイッチＳ0 〜Ｓn-1 で構成されてい
る。基準電圧ＶS は入力端子Ｉn-1 ・Ｉn-2 …Ｉ0 に入
力される自然２進コードに基づくデジタル信号ｂn-1 ・
ｂn-2 …ｂ0 によって制御されるアナログスイッチ群Ｓ
n-1 ・Ｓn-2 …Ｓ0 を通して抵抗２Ｒからなる抵抗回路
網に加えられる。これにより入力信号に応じてアナログ
スイッチが閉じ、Ｏｕｔ端子からの出力電圧が決定され
る。ここでのアナログスイッチは電界効果トランジスタ
等により構成されている。
Ａ変換素子と略記する）は種々の構成で実現されている
が、たとえば、図３に示すようなはしご型ＮビットＤＡ
変換素子はｎ−１個の抵抗Ｒ、ｎ＋２個の抵抗２Ｒ及び
ｎ個のアナログスイッチＳ0 〜Ｓn-1 で構成されてい
る。基準電圧ＶS は入力端子Ｉn-1 ・Ｉn-2 …Ｉ0 に入
力される自然２進コードに基づくデジタル信号ｂn-1 ・
ｂn-2 …ｂ0 によって制御されるアナログスイッチ群Ｓ
n-1 ・Ｓn-2 …Ｓ0 を通して抵抗２Ｒからなる抵抗回路
網に加えられる。これにより入力信号に応じてアナログ
スイッチが閉じ、Ｏｕｔ端子からの出力電圧が決定され
る。ここでのアナログスイッチは電界効果トランジスタ
等により構成されている。
【０００３】一方、強誘電体材料に関して、強誘電体が
ヒステリシス効果を示すのは周知の通りであり、この強
誘電体材料を用いた不揮発性メモリーが、近年、提案さ
れている。
ヒステリシス効果を示すのは周知の通りであり、この強
誘電体材料を用いた不揮発性メモリーが、近年、提案さ
れている。
【０００４】たとえば、図４に示すように、Ｐ型の半導
体基板４０上に、相対向して配置されたＮ型を有する一
対の高濃度不純物領域４１、４２を設け、この二つの不
純物領域に挟まれた半導体基板上に、ゲート絶縁膜とし
て強誘電体薄膜４７を形成し、それぞれ、二つの不純物
領域上及び、ゲート絶縁膜上に電極４４、４５、４６を
配しひとつのメモリセルとして、形成する。ゲート絶縁
膜上の電極４９により強誘電体の分極状態を制御し、そ
の分極により基板と反対の電荷を半導体基板上に誘起し
二つの不純物領域に電流経路となるチャネルを形成す
る。ゲート電極上の電圧を取り除いても分極の状態は保
持され、半永久的に情報が記録される。
体基板４０上に、相対向して配置されたＮ型を有する一
対の高濃度不純物領域４１、４２を設け、この二つの不
純物領域に挟まれた半導体基板上に、ゲート絶縁膜とし
て強誘電体薄膜４７を形成し、それぞれ、二つの不純物
領域上及び、ゲート絶縁膜上に電極４４、４５、４６を
配しひとつのメモリセルとして、形成する。ゲート絶縁
膜上の電極４９により強誘電体の分極状態を制御し、そ
の分極により基板と反対の電荷を半導体基板上に誘起し
二つの不純物領域に電流経路となるチャネルを形成す
る。ゲート電極上の電圧を取り除いても分極の状態は保
持され、半永久的に情報が記録される。
【０００５】しかしながら、強誘電体材料を用いた不揮
発性メモリ以外の応用については、何等の提案もなされ
ていないのが現状で有り、その特徴を生かした新たな応
用が望まれていた。
発性メモリ以外の応用については、何等の提案もなされ
ていないのが現状で有り、その特徴を生かした新たな応
用が望まれていた。
【０００６】
【発明が解決しようとする課題】上記のようなはしご型
ＤＡ変換素子はＮビットのＤＡ変換素子に対してＮ個の
アナログスイッチ及び高精度の抵抗がＮ〜Ｎ＋２個必要
になり１個のＤＡ変換素子を作るのに多くの素子が必要
になる。
ＤＡ変換素子はＮビットのＤＡ変換素子に対してＮ個の
アナログスイッチ及び高精度の抵抗がＮ〜Ｎ＋２個必要
になり１個のＤＡ変換素子を作るのに多くの素子が必要
になる。
【０００７】そこで、本発明は上記課題を解決し、より
少ない素子数でＤＡ変換機能を実現するとともに、強誘
電体材料の新たな応用を提供することを目的とする。
少ない素子数でＤＡ変換機能を実現するとともに、強誘
電体材料の新たな応用を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的は、本発明にお
いては、第１の導電型を有する半導体基板の面上に相対
向して配置された第２導電型を有するの不純物ドープ領
域と、これらの領域に挟まれた半導体基板表面に堆積さ
れたゲート絶縁膜と、ゲート絶縁膜上に設けたゲート電
極と、該不純物領域上に設けた電極を有する半導体装置
であって、ゲート絶縁膜の少なくとも一部は強誘電体か
らなり、ゲート電極は相対向して配置された不純物領域
と直角又はそれに近い角度で複数領域に分割され、分割
された各領域に入力線が接続されている、強誘電体素子
によって達成される。
いては、第１の導電型を有する半導体基板の面上に相対
向して配置された第２導電型を有するの不純物ドープ領
域と、これらの領域に挟まれた半導体基板表面に堆積さ
れたゲート絶縁膜と、ゲート絶縁膜上に設けたゲート電
極と、該不純物領域上に設けた電極を有する半導体装置
であって、ゲート絶縁膜の少なくとも一部は強誘電体か
らなり、ゲート電極は相対向して配置された不純物領域
と直角又はそれに近い角度で複数領域に分割され、分割
された各領域に入力線が接続されている、強誘電体素子
によって達成される。
【０００９】ここでは、上記ゲート絶縁膜膜上に設けら
れたゲート電極に於て、複数の領域のそれぞれの面積が
一定でなく、所定の大小関係を有していることが特に望
ましい。
れたゲート電極に於て、複数の領域のそれぞれの面積が
一定でなく、所定の大小関係を有していることが特に望
ましい。
【００１０】
【作用】ゲート絶縁膜上の電極より強誘電体の分極状態
を制御し、その分極により基板と反対の電荷を半導体基
板上に誘起し二つの不純物領域に電流経路となるチャネ
ルを形成する。この２つの不純物領域間に流れる電流
（ドレイン電流）はゲート電極幅又はゲート電極面積に
比例して増加する。従ってゲート電極の複数の領域上に
印加されたＮビットの自然２進コード信号の値に応じた
ドレイン電流が流れる。又、電極上の電圧を取り除いて
も分極の状態は保持され、半永久的に情報が記録され、
ビット信号に応じた出力が取り出せる。
を制御し、その分極により基板と反対の電荷を半導体基
板上に誘起し二つの不純物領域に電流経路となるチャネ
ルを形成する。この２つの不純物領域間に流れる電流
（ドレイン電流）はゲート電極幅又はゲート電極面積に
比例して増加する。従ってゲート電極の複数の領域上に
印加されたＮビットの自然２進コード信号の値に応じた
ドレイン電流が流れる。又、電極上の電圧を取り除いて
も分極の状態は保持され、半永久的に情報が記録され、
ビット信号に応じた出力が取り出せる。
【００１１】これによりＮビットのＤＡ変換素子は１個
の強誘電体電界トランジスタとＮ個の面積の異なるゲー
ト電極領域によりを実現する事ができ、素子が単純な構
成で実現できる。
の強誘電体電界トランジスタとＮ個の面積の異なるゲー
ト電極領域によりを実現する事ができ、素子が単純な構
成で実現できる。
【００１２】
【実施例】以下図面を参照して本発明の強誘電体素子の
実施例を説明する。
実施例を説明する。
【００１３】図１は本発明の強誘電体素子の一実施例で
ある強誘電体ＤＡ変換素子の構造を模型的に示したもの
である。図１においてｎ型のシリコン基板１０に不純物
拡散により、ｐ＋領域ソース１１、ドレイン１２が相対
向した位置に配置される。このときシリコン基板はｎ
型、ｐ型どちらを使用してもよい。但し、シリコン基板
にｎ型を用いた場合、不純物拡散領域はｐ層に、シリコ
ン基板にｐ型を用いた場合、不純物拡散領域はｎ層にす
るものとする。
ある強誘電体ＤＡ変換素子の構造を模型的に示したもの
である。図１においてｎ型のシリコン基板１０に不純物
拡散により、ｐ＋領域ソース１１、ドレイン１２が相対
向した位置に配置される。このときシリコン基板はｎ
型、ｐ型どちらを使用してもよい。但し、シリコン基板
にｎ型を用いた場合、不純物拡散領域はｐ層に、シリコ
ン基板にｐ型を用いた場合、不純物拡散領域はｎ層にす
るものとする。
【００１４】不純物拡散領域１１、１２は８０ＫｅＶ、
１×１０16／ｃｍ2 でＡｓを注入し、１０００度でアニ
ール処理することにより形成した（拡散深さ８００ｎ
ｍ）。不純物拡散領域１１、１２に挟まれた基板表面に
はゲート絶縁膜としての強誘電体膜１５が設けられてい
る。強誘電体膜１５は例えばＰＺＴを用いて、ＭＯＣＶ
Ｄ法により作製した。膜厚は３００ｎｍ、残留分極４μ
Ｃ／ｃｍ2 以上、組成はＰｂ（Ｚｒ1-X ＴｉX ）Ｏ3 に
おいてＸ＝０．３〜０．６である。不純物拡散領域のサ
イズ及び製法は同様の効果が得られる範囲であればこの
條件に限定されるものではなく、強誘電体膜材料も同様
の効果が得られる範囲であればＰＺＴに限定されるもの
ではなく他の物質を用いてもよい。
１×１０16／ｃｍ2 でＡｓを注入し、１０００度でアニ
ール処理することにより形成した（拡散深さ８００ｎ
ｍ）。不純物拡散領域１１、１２に挟まれた基板表面に
はゲート絶縁膜としての強誘電体膜１５が設けられてい
る。強誘電体膜１５は例えばＰＺＴを用いて、ＭＯＣＶ
Ｄ法により作製した。膜厚は３００ｎｍ、残留分極４μ
Ｃ／ｃｍ2 以上、組成はＰｂ（Ｚｒ1-X ＴｉX ）Ｏ3 に
おいてＸ＝０．３〜０．６である。不純物拡散領域のサ
イズ及び製法は同様の効果が得られる範囲であればこの
條件に限定されるものではなく、強誘電体膜材料も同様
の効果が得られる範囲であればＰＺＴに限定されるもの
ではなく他の物質を用いてもよい。
【００１５】不純物拡散領域１１、１２上には、ソース
電極１３、ドレイン電極１４がそれぞれ設けられてお
り、これらはアルミニウム（Ａｌ）を用いて作製され
た。強誘電体膜１５上には４つのゲート電極１６ａ、１
６ｂ、１６ｃ、１６ｄが設けられており、これらはアル
ミニウム（Ａｌ）を用いて作製された。それぞれのゲー
ト電極長は同一で、ゲート電極幅は隣接するゲート電極
間で２倍となっている。ここでは、ゲート電極長は５μ
ｍ、ゲート電極１６ａの幅は４μｍ、ゲート電極１６ｂ
の幅は８μｍ、ゲート電極１６ｃの幅は１６μｍ、ゲー
ト電極１６ｄの幅は３２μｍである。尚、図中１７は絶
縁膜を示す。
電極１３、ドレイン電極１４がそれぞれ設けられてお
り、これらはアルミニウム（Ａｌ）を用いて作製され
た。強誘電体膜１５上には４つのゲート電極１６ａ、１
６ｂ、１６ｃ、１６ｄが設けられており、これらはアル
ミニウム（Ａｌ）を用いて作製された。それぞれのゲー
ト電極長は同一で、ゲート電極幅は隣接するゲート電極
間で２倍となっている。ここでは、ゲート電極長は５μ
ｍ、ゲート電極１６ａの幅は４μｍ、ゲート電極１６ｂ
の幅は８μｍ、ゲート電極１６ｃの幅は１６μｍ、ゲー
ト電極１６ｄの幅は３２μｍである。尚、図中１７は絶
縁膜を示す。
【００１６】ソース電極１３には信号線１８、 ドレイ
ン電極１４には信号線１９が夫々設けられている。ま
た、ゲート電極１６ａには入力線２０ａ、ゲート電極１
６ｂには入力線２０ｂ、ゲート電極１６ｃには入力線２
０ｃ、ゲート電極１６ｄには入力線２０ｄが夫々設けら
れている。
ン電極１４には信号線１９が夫々設けられている。ま
た、ゲート電極１６ａには入力線２０ａ、ゲート電極１
６ｂには入力線２０ｂ、ゲート電極１６ｃには入力線２
０ｃ、ゲート電極１６ｄには入力線２０ｄが夫々設けら
れている。
【００１７】次に本発明の動作を図２により説明する。
【００１８】最初に、シリコン基板に対してゲート電極
の電位を低くすることで、強誘電体膜１５の分極方向に
上向き一様にそろえておく。この状態ではドレイン電極
１９に電圧を印加しても、ドレイン電流は流れない（状
態１）。次に、ゲート電極１６ａ、１６ｂ、１６ｃ、１
６ｄに正の電圧を印加し、シリコン基板を接地すること
で、強誘電体膜１５の分極方向を下に向ける。この時印
加した電圧は強誘電体膜１５の抗電界を越える電圧とす
る。これにより、強誘電体膜１５の下部にチャネルが形
成され、ドレイン電極１９に電圧を印加することで、ド
レイン電流が流れる。この時、流れる電流はＺ：伝導チ
ャンネルの幅、μｎ：電子の移動度、Ｑｎ：電荷密度、
Ｖｄ：ドレイン電圧、Ｌ：不純物拡散領域間距離とする
と以下の式で決定される。
の電位を低くすることで、強誘電体膜１５の分極方向に
上向き一様にそろえておく。この状態ではドレイン電極
１９に電圧を印加しても、ドレイン電流は流れない（状
態１）。次に、ゲート電極１６ａ、１６ｂ、１６ｃ、１
６ｄに正の電圧を印加し、シリコン基板を接地すること
で、強誘電体膜１５の分極方向を下に向ける。この時印
加した電圧は強誘電体膜１５の抗電界を越える電圧とす
る。これにより、強誘電体膜１５の下部にチャネルが形
成され、ドレイン電極１９に電圧を印加することで、ド
レイン電流が流れる。この時、流れる電流はＺ：伝導チ
ャンネルの幅、μｎ：電子の移動度、Ｑｎ：電荷密度、
Ｖｄ：ドレイン電圧、Ｌ：不純物拡散領域間距離とする
と以下の式で決定される。
【００１９】Ｉｄ＝（Ｚ×μｎ×Ｑｎ）×Ｖｄ／Ｌ つまりドレイン電流は不純物拡散領域間距離が一定であ
れば伝導チャンネルの幅、電荷密度に比例して増加す
る。
れば伝導チャンネルの幅、電荷密度に比例して増加す
る。
【００２０】即ち、ゲート電極１６ａ、１６ｂ、１６
ｃ、１６ｄにおける電極幅比を１：２：４：８とするこ
とで、伝導チャンネルの幅Ｚの比を１：２：４：８とす
ることが可能となる。このような構造の基で分割された
ゲート電極のそれぞれを電極幅の小さい順に下位ビット
から割り当てる。この実施例においてはゲート電極１６
ａをビットｂ0、ゲート電極１６ｂをビットｂ1、ゲート
電極１６ｃをビットｂ2、ゲート電極１６ｄをビットｂ3
とする。
ｃ、１６ｄにおける電極幅比を１：２：４：８とするこ
とで、伝導チャンネルの幅Ｚの比を１：２：４：８とす
ることが可能となる。このような構造の基で分割された
ゲート電極のそれぞれを電極幅の小さい順に下位ビット
から割り当てる。この実施例においてはゲート電極１６
ａをビットｂ0、ゲート電極１６ｂをビットｂ1、ゲート
電極１６ｃをビットｂ2、ゲート電極１６ｄをビットｂ3
とする。
【００２１】例えばビットｂ0をＯＮ状態にし、残りの
ビットをＯＦＦ状態とした時の、ドレイン電流はＩd0＝
（Ｚ×μｎ×Ｑｎ）×Ｖｄ／Ｌとなり（状態２）、ビッ
トｂ１をＯＮ状態にし、残りのビットをＯＦＦ状態とし
た時の、ドレイン電流はＩd2＝２×（Ｚ×μｎ×Ｑｎ）
×Ｖｄ／Ｌとなり（状態３）、Ｉd0の２倍の電流が流れ
る。このように各ビットに自然２進コードを割当て、各
ビットにデジタル信号を印加すると、それに対応したド
レイン電流が流れアナログ信号に変換されたことにな
る。
ビットをＯＦＦ状態とした時の、ドレイン電流はＩd0＝
（Ｚ×μｎ×Ｑｎ）×Ｖｄ／Ｌとなり（状態２）、ビッ
トｂ１をＯＮ状態にし、残りのビットをＯＦＦ状態とし
た時の、ドレイン電流はＩd2＝２×（Ｚ×μｎ×Ｑｎ）
×Ｖｄ／Ｌとなり（状態３）、Ｉd0の２倍の電流が流れ
る。このように各ビットに自然２進コードを割当て、各
ビットにデジタル信号を印加すると、それに対応したド
レイン電流が流れアナログ信号に変換されたことにな
る。
【００２２】本実施例は４ビットのデジタル−アナログ
変換素子を示しているが、ビット数はこれに限らず、分
割数を任意に選択することでｎビットまで対応できる。
変換素子を示しているが、ビット数はこれに限らず、分
割数を任意に選択することでｎビットまで対応できる。
【００２３】入力されたビット信号は強誘電体膜の分極
状態により永久に保持さえるため、ビット信号の書換え
があるまでは入力の必要がない。
状態により永久に保持さえるため、ビット信号の書換え
があるまでは入力の必要がない。
【００２４】また、本実施例は強誘電体素子のデジタル
−アナログ変換素子への適用に係わるものであるが、本
実施例の素子を１チップ上に多数配置すれば、多値メモ
リとしても動作可能であることはいうまでもない。
−アナログ変換素子への適用に係わるものであるが、本
実施例の素子を１チップ上に多数配置すれば、多値メモ
リとしても動作可能であることはいうまでもない。
【００２５】
【発明の効果】以上説明したように、本発明によると、
複数に分割されたゲート電極領域の各ビットに自然２進
コードを割当て、各ビットにデジタル信号を印加するこ
とにより、それに対応したドレイン電流が流れアナログ
信号に変換される。この構造によれば素子構造が単純化
され、１つのデバイスでデジタル−アナログ変換素子が
達成できる。また入力したデジタル信号は本発明のメモ
リ機能により永久に保持され、データの書き換えがある
まで入力の必要がないため、消費電力が低く抑えられ
る。
複数に分割されたゲート電極領域の各ビットに自然２進
コードを割当て、各ビットにデジタル信号を印加するこ
とにより、それに対応したドレイン電流が流れアナログ
信号に変換される。この構造によれば素子構造が単純化
され、１つのデバイスでデジタル−アナログ変換素子が
達成できる。また入力したデジタル信号は本発明のメモ
リ機能により永久に保持され、データの書き換えがある
まで入力の必要がないため、消費電力が低く抑えられ
る。
【００２６】また、本発明の素子を１チップ上に多数配
置すれば、デジタル−アナログ変換素子のみならず、多
値メモリとして動作可能である。
置すれば、デジタル−アナログ変換素子のみならず、多
値メモリとして動作可能である。
【図１】本発明の一実施例を示す強誘電体素子の断面を
示す模式図である。
示す模式図である。
【図２】本発明の動作を説明するためのドレイン電圧−
ドレイン電流の関係を示すグラフである。
ドレイン電流の関係を示すグラフである。
【図３】従来のデジタル−アナログ変換回路の回路図で
ある。
ある。
【図４】従来の不揮発性メモリの断面図を示す模式図で
ある。
ある。
１０ シリコン基板 １１、１２ 不純物拡散領域 １３、１４ 電極 １５ 強誘電体膜 １６ａ、１６ｂ、１６ｃ、１６ｄ 分割されたゲート電
極
極
Claims (2)
- 【請求項１】 第１の導電型を有する半導体基板の面上
に相対向して配置された第２導電型を有する不純物ドー
プ領域と、これらの領域に挟まれた半導体基板表面に堆
積されたゲート絶縁膜と、ゲート絶縁膜上に設けたゲー
ト電極と、該不純物領域上に設けた電極を有する半導体
装置であって、ゲート絶縁膜の少なくとも一部が強誘電
体からなり、ゲート電極が相対向して配置された不純物
領域と直角又はそれに近い角度で複数領域に分割されて
おり、分割された各領域に入力線が接続されていること
を特徴とする強誘電体素子。 - 【請求項２】 上記ゲート絶縁膜膜上に設けられたゲー
ト電極に於て、分割された複数の領域のそれぞれの面積
が一定でなく、所定の大小関係を有する請求項１に記載
の強誘電体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1640293A JPH06237174A (ja) | 1993-02-03 | 1993-02-03 | 強誘電体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1640293A JPH06237174A (ja) | 1993-02-03 | 1993-02-03 | 強誘電体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06237174A true JPH06237174A (ja) | 1994-08-23 |
Family
ID=11915256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1640293A Pending JPH06237174A (ja) | 1993-02-03 | 1993-02-03 | 強誘電体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06237174A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100893798B1 (ko) * | 2001-10-31 | 2009-04-20 | 소니 가부시끼 가이샤 | 강유전체형 비휘발성 반도체 메모리를 구비한디지털-아날로그 변환기 및 디지털 데이터를 아날로그데이터로 변환하는 방법 |
| JP2011250679A (ja) * | 2010-05-21 | 2011-12-08 | Aeg Power Solutions Bv | 点火パルスを分配するための手段、かかる点火パルスを分配するための手段を有する電力制御装置の制御のための回路配置、およびかかる回路配置で実施するための、電力制御装置による制御のための方法 |
-
1993
- 1993-02-03 JP JP1640293A patent/JPH06237174A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100893798B1 (ko) * | 2001-10-31 | 2009-04-20 | 소니 가부시끼 가이샤 | 강유전체형 비휘발성 반도체 메모리를 구비한디지털-아날로그 변환기 및 디지털 데이터를 아날로그데이터로 변환하는 방법 |
| JP2011250679A (ja) * | 2010-05-21 | 2011-12-08 | Aeg Power Solutions Bv | 点火パルスを分配するための手段、かかる点火パルスを分配するための手段を有する電力制御装置の制御のための回路配置、およびかかる回路配置で実施するための、電力制御装置による制御のための方法 |
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