KR0178817B1 - 상보형 금속 산화 반도체 인버터 저장 셀을 가진 반도체 메모리 장치 - Google Patents

상보형 금속 산화 반도체 인버터 저장 셀을 가진 반도체 메모리 장치 Download PDF

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KR0178817B1
KR0178817B1 KR1019940036681A KR19940036681A KR0178817B1 KR 0178817 B1 KR0178817 B1 KR 0178817B1 KR 1019940036681 A KR1019940036681 A KR 1019940036681A KR 19940036681 A KR19940036681 A KR 19940036681A KR 0178817 B1 KR0178817 B1 KR 0178817B1
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쥰지 기요노
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가네꼬 히사시
니뽄 덴끼 가부시끼 가이샤
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  • Non-Volatile Memory (AREA)
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Abstract

전력이 소모되었을지라도 각 저장 셀이 그 셀에 기억된 내용 또는 테이터 값을 유지할 수 있고, 그와 같이 유지된 내용 및 데이터 값은 전원이 온될 때 재생될 수 있는 반도체 메모리 장치. 각 메모리 셀은 플립 플롭 회로를 구성하는 제1 및 제2의 CMOS 인버터를 갖는다. 상기 제1의 인버터는 제1의 MOS 구동 트랜지스터 및 제1의 박막 부하 트랜지스터로 구성되어 있다. 상기 제2의 인버터는 제2의 MOS 구동 트랜지스터 및 제2의 박막 부하 트랜지스터로 구성되어 있다. 상기 제1 및 제2의 부하 트랜지스터는 각각 제어 게이트 전극 및 강유전체 PZT 막을 갖는다. 상기 PZT 막은 제어 게이트 전극에 인가된 전압에 의해서 유전체적으로 분극되며, 그로써 제1 및 제2의 박막 트랜지스터 간에 임계 전압차가 발생된다. 상기 임계 전압차에 기인하여, 상기 셀의 이전의 내용 또는 상태가 유지된 다음, 전원이 또다시 공급될 때 이전의 내용 또는 상태가 재생될 수 있다.

Description

상보형 금속 산화 반도체(CMOS) 인버터 저장 셀을 가진 반도체 메모리 장치
제1a도는 종래의 반도체 메모리 장치의 저장 셀을 도시하는 부분 평면도.
제1b도는 제1a도의 라인 IB-IB를 따라 자른 부분 단면도.
제2a도는 제1a도에 도시된 저장 셀의 벌크 MOS 구동기 및 액세스 트랜지스터의 배치를 도시하는 부분 평면도.
제2b도는 제1a도에 도시된 저장 셀의 박막 부하 트랜지스터의 배치를 도시하는 부분평면도.
제3도는 종래의 반도체 메모리 장치의 저장 셀에 대한 회로선도.
제4a도는 본 발명의 제1실시예에 따른 반도체 메모리 장치의 저장 셀을 도시하는 부분평면도.
제4b도는 제4a도의 라인 IVB-IVB를 따라 자른 부분 단면도.
제5a도는 제1실시예에 따른 저장 셀의 벌크 MOS 구동기 및 액세스 트랜지스터의 배치를 도시하는 부분 평면도.
제5b도는 제1실시예에 따른 저장 셀의 박막 부하 트랜지스터의 배치를 도시하는 부분 평면도.
제6도는 제1실시예에 따른 반도체 메모리 장치의 저장 셀에 대한 회로선도.
제7a도는 본 발명의 제2실시예에 따른 반도체 메모리 장치의 저장 셀을 도시하는 부분 평면도.
제7b도는 제7a도의 라인 IVB-IVB을 따라 자른 부분 단면도.
제8도는 제2실시예에 따른 반도체 메모리 장치의 저장 셀에 대한 회로선도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 4 : 절연막
5b : 폴리실리콘 게이트 전극 6f, 6b : n+형 확산 영역
16, 17 : 제3 및 제4의 n-채널 벌크 MOS 전계 효과 트랜지스터
18, 19 : 제1 및 제2의 n-채널 벌크 MOS 전계 효과 트랜지스터
20, 21 : 제1 및 제2의 n-채널 박막 트랜지스터
[발명의 분야]
본 발명은 반도체 메모리 장치, 특히, 플립플롭 회로 기능을 제공하는 한쌍의 상보형 금속 산화물 반도체(CMOS)의 인버터를 각 저장 셀이 갖는 스태틱 랜덤 액세스 메모리(SRAM)와 같은 반도체 메모리 장치에 관한 것이다.
[종래 기술의 설명]
종래의 SRAM의 제1a도 및 제1b도, 제2a도 및 제2b도, 제3도에 도시된 바와 같은 저장 셀을 가진다. 상기 셀은 1991 IEDM 테크니컬 다이제스트(Techinical Digest)481 내지 484 페이지에 기술되어 있다.
상기 종래의 SRAM의 각 저장 셀의 회로선도가 제3도에 도시되어 있다. 여기에는 구동 트랜지스터로서 제1 및 제2의 n-채널 벌크 MOS 전계 효과 트랜지스터(MOSFETs)(58,59)와, 부하 트랜지스터로서 제1 및 제2의 P-채널 박막 트랜지스터(TFTs)(60,61)와, 액세스 트랜지스터로서 제3 및 제4의 n-채널 벌크 MOS 전계 효과 트랜지스터(56, 57)가 있다.
제1의 구동 MOS 트랜지스터(58) 및 제1의 부하 박막 트랜지스터(60)의 게이트들은 함께 결합되어 있으며, 제1의 구동 트랜지스터(58) 및 제1의 부하 트랜지스터(60)의 드레인들도 함께 결합되어 있다. 상기 제1의 구동 트랜지스터(58)의 소스는 접지와 접속되어 있고, 제1의 부하 트랜지스터(60)의 소스는 전원(공급 전압:Vcc)과 결합되어 있다. 따라서, 상기 트랜지스터(58, 60)은 제1의 CMOS 인버터로 이루어진다. 상기 트랜지스터(58, 60)의 결합된 게이트는 상기 제1의 인버터의 입력단을 형성하고, 그들의 결합된 드레인은 상기 제1의 인버터의 출력단을 형성한다.
유사하게, 제2의 구동 MOS 트랜지스터(59)와 제2의 부하 박막 트랜지스터(61)의 게이트들도 함께 결합되고, 상기 제2의 구동 트랜지스터(59) 및 제2의 부하 트랜지스터(61)의 드레인들도 함께 결합되어 있다. 제2의 구동 트랜지스터(59)의 소스는 접지에 접속되어 있고, 제2의 부하 트랜지스터(61)의 소스는 전원과 결합되어 있다. 따라서, 상기 트랜지스터(59, 61)는 제2의 CMOS 인버터로 이루어진다. 상기 트랜지스터(59, 61)의 결합된 게이트들은 제2의 인버터의 입력단을 형성하고, 그들의 결합된 드레인들은 상기 인버터의 출력단을 형성한다.
상기 제2의 인버터의 입력단은 제1의 인버터의 출력 단 및 제2의 액세스 트랜지스터(56)의 소스와 접속되어 있다. 상기 트랜지스터(56)의 드레인은 상기 셀에 대응하는 제1의 비트 라인(48-1)에 접속되어 있고, 상기 트랜지스터의 게이트는 상기 셀에 대응하는 워드 라인(W')에 접속된다.
상기 제2의 인버터의 출력단은 제1의 인버터의 입력단 및 제2의 액세스 트랜지스터(57)의 소스와 접속되어 있다. 트랜지스터(57)의 드레인은 상기 셀에 대응하는 제2의 비트 라인(48-2)에 접속되어 있고, 상기 트랜지스터의 게이트는 워드 라인(W')과 접속되어 있다.
그와 같이 구성된 제1 및 제2의 인버터는 그 자체내에 데이터 값을 기억하기 위해 플립플롭 회로 기능을 제공한다.
상기 저장 셀은 다음과 같이 반도체 기판상에 실현된다. 즉,
제1a도 및 제1b도는 각각, 저장 셀의 평면 및 단면도를 도시한다.
제1b도에 도시된 바와 같이, 필드 절연막(42)은 P형 실리콘 기판(41)에 선택적으로 형성되어 상기 기판(41)상에 분리 영역을 형성하여, 기판(41)상의 분리 영역에 의해 분리된 활성 영역을 제공한다. 게이트 절연막(44)은 MOS 트랜지스터(56, 57, 58 및 59)의 게이트 전극에 대응하는 위치에서 각각의 활성 영역상에 형성된다.
제2a도는 벌크(bulk) MOS 트랜지스터(56, 57, 58 및 59)의 배치를 도시한다.
제2a도에 도시된 바와 같이, 제1의 구동 MOS 트랜지스터(58)의 소스 및 드레인 영역은 각각 기판(41)에서 게이트 전극(45a)에 대해 셀프-얼라인(self-align)으로 형성된 n+형 확산 영역(46e, 46a)을 구성한다. 상기 트랜지스터(58)의 게이트 전극(45a)은 확산 영역(46e) 및 (46a) 사이의 게이트 절연 막(44)상에 형성된다.
상기 제2의 구동 MOS 트랜지스터(59)의 소스 및 드레인 영역은 각각 기판(41)에서 게이트 전극(45b)에 대해 셀프-얼라인으로 형성된 n+-형의 확산 영역(46f) 및 (46b)을 구성한다. 상기 트랜지스터(59)의 게이트 전극(45b)은 확산 영역(46f) 및 (46b) 사이의 게이트 절연막(44)상에 형성된다.
상기 제1의 액세스 MOS 트랜지스터(56)의 소스 및 드레인 영역은 각각 기판(41)에서 게이트 전극(45C)에 대해 셀프-얼라인으로 형성된 n+형의 확산 영역(46a) 및 n+형의 확산 영역 (46c)을 형성한다. 상기 확산 영역 (46a)은 트랜지스터(56, 58) 양쪽에 사용되며, 즉, 트랜지스터(56)의 소스 영역은 트랜지스터(58)의 드레인 영역과 연결되어 있다. 트랜지스터 (56)의 드레인 영역과 같은 상기 확산 영역(46c)은 접촉 홀 (47a)을 통해 제1의 비트 라인(48-1)과 접속된다. 상기 홀(47a)은 제1b도에 도시된 바와 같이, 제1의 층간절연막 (57)과, 박막 트랜지스터(60, 61)용 게이트 절연막(50)과, 제2의 층간절연막(68)을 관통하도록 형성된다. 상기 제1의 비트 라인(48-1)은 제2의 층간절연막(68)상에 형성된다.
상기 트랜지스터(56)의 게이트 전극(45c)은 상기 확산 영역(46a, 46c) 사이의 게이트 절연막(44)상에 형성된다. 상기 게이트(45c)은 상기 저장 셀에 대응하는 워드라인(W')과 일체되게 형성된다.
상기 제2의 액세스 MOS 트랜지스터(57)의 소스 및 드레인 영역은 각각 기판(41)에서 게이트 전극(45d)에 대해 셀프-얼라인으로 형성된 n+형의 확산 영역(46b) 및 n+형의 확산 영역 (46d)을 구성한다. 상기 확산 영역(46b)은 트랜지스터(57, 59) 양쪽에 사용되며, 즉, 트랜지스터(57)의 소스 영역은 트랜지스터(59)의 드레인 영역과 접속된다. 상기 트랜지스터(57)의 드레인 영역으로서 확산 영역(46d)은 접촉 홀(47b)을 통해 제2의 비트 라인(48-2)과 접속되어 있다. 상기 홀(47b)도 역시 제1의 층간절연막(67)과, 박막 트랜지스터(60, 61)용 게이트 절연막(50)과 제2의 층간절연막(68)을 관통하도록 형성된다.
상기 트랜지스터(57)의 게이트 전극(45d)은 확산 영역 (46b, 46d) 사이의 게이트 절연막(44)상에 형성된다. 상기 게이트 전극(45d)은 워드라인 W'와 일체로 되게 형성된다.
제1b도에 도시된 바와 같이, 상기 제1의 층간 절연막(67)은 벌크 MOS 트랜지스터(56, 57, 58 및 59)의 n+형의 확산 영역(46a, 46b, 46c, 46d, 46e, 및 46f)과, 상기 트랜지스터의 게이트 전극(45a, 45b, 45c 및 45d)과, 필드 절연막(42)을 덮도록 기판(41)상에 형성된다.
제1a도, 제1b도 및 제2a도에 도시된 바와 같이 2개의 접촉홀(43a,43b)은 게이트 절연막(44)에 형성되고, 2개의 n+형의 확산 영역(69)은 각각 접촉홀(43a,43b) 오른쪽 밑의 위치에서 기판(41)에 형성된다. 상기 확산 영역(69)은 각각 인접한 n+형의 확산 영역(46a, 46b)과 접속되며, 그로써 트랜지스터(59)의 게이트 전극(45b)은 접촉홀(43a)을 통해 확산 영역(46a)과 접속되고, 상기 트랜지스터(58)의 게이트 전극(45a)은 접촉 홀(43b)을 통해 확산 영역(46b)과 접속된다.
다음에, 제1 및 제2의 박막 트랜지스터(60, 61)의 구조에 대해 제1b도 및 제2b도를 참고로 하여 기술한다.
제1a도 및 제1b도에 도시한 바와 같이, 상기 제1 및 제2의 박막 트랜지스터(60, 61)는 제1의 층간절연막(67)상에 형성된다. 트랜지스터(60, 61)용의 게이트 전극(49a, 49b)은 제1의 층간절연막(67)상에 형성된다. 상기 트랜지스터(61)의 게이트 전극(49b)은 상기 제1의 층간절연막(67)의 접촉 홀(54a)을 통해 대응하는 확산 영역(69)과 접속되어 있다. 따라서 게이트 전극(49b)은 확산 영역(46a)과 전기적으로 접속된다. 상기 트랜지스터(60)의 게이트 전극 (49a)은 제1의 층간절연막(67)의 접촉홀(54b)을 통해 대응하는 확산 영역(69)과 접속된다. 따라서, 게이트 전극(49a)은 확산 영역(46b)과 전기적으로 접속된다.
상기 트랜지스터(60, 61)용의 게이트 절연막(50)은 게이트 전극(49a, 49b)을 덮도록 제1의 층간절연막(67)상에 형성된다.
상기 트랜지스터(60)의 소스 및 드레인 영역(51a, 52a)과 채널 영역(53a)은 폴리실리콘 막으로 형성된다. 상기 폴리 실리콘막은 게이트 절연막(50)상에 비결정질의 실리콘막을 용착 시키는 단계와, 상기 비결정질의 실리콘 막을 패터닝하는 단계와, 그와 같이 패턴된 비결정질의 막을 단련하는 단계에 의해 생성되며, 결국 이러한 막은 큰 크기의 그레인(grain)을 갖는 다결정 실리콘막으로 결정화된다. 상기 소스 및 드레인 영역(51a, 52a)은 P+-형으로 되는 불순물이 도프된다. 상기 채널 영역(53a)은 불순물이 도프되지 않는다.
상기 트랜지스터(60)의 드레인 영역(52a)은 게이트 절연막(50)의 접촉홀(64a)을 통해 트랜지스터(61)의 게이트 전극(49b)와 접속된다. 상기 트랜지스터의 소스 영역(51a)은 전원 공급 라인(55)과 접속되어 있다.
유사하게, 트랜지스터(61)의 소스 및 드레인 영역(51b, 52b)과 채널 영역(53b)은 폴리실리콘 막으로 형성된다. 상기 폴리실리콘 막은 트랜지스터(60)의 경우와 같은 방법으로 생성된다. 상기 소스 및 드레인 영역(51b, 52b)는 P+형인 불순물로 도프된다. 채널 영역(53b)는 비불순물로 도프된다.
상기 트랜지스터(61)의 드레인 영역(52b)는 게이트 절연막(50)의 접촉 홀(64b)을 통해 트랜지스터(60)의 게이트 전극 (49a)과 접속되어 있다. 상기 트랜지스터의 소스 영역(51b)도 전원 공급 라인(55)과 접속되어 있다.
상기 박막 트랜지스터(60, 61)는 제2의 층간절연막(68)으로 덮혀진다. 상기 제1 및 제2의 비트 라인(48-1) 및 (48-2)는 상기 막(68)상에 형성된다.
상술한 바와 같이, 제3도의 회로를 갖는 종래의 SRAM의 저장 셀은 반도체 기판(41)상에 실현된다.
종래의 SRAM의 저장 셀에 대하여, 데이터 값은 노드 A', 즉, 확산 영역(46a)과 노드 B' 즉, 확산 영역(46b)에서 전위차를 사용하므로서 기억된다. 그 결과, 공급 전압이 급격히 감소하거나 전원이 나가는 경우, 셀의 내용이나 그 셀내에 기억된 데이터 값이 쓸모없게 되는 문제점이 존재한다. 이것은 규정된 전력보다 더 높은 전력이 저장된 데이터 값을 유지하는데 필수적으로 요구된다는 것을 의미한다.
[발명의 개요]
따라서, 본 발명의 목적은 전원이 나가는 경우일지라도 각 저장 셀이 셀내에 기억된 내용이나 데이터값을 유지할 수 있고, 그와 같이 유지된 내용이나 데이터값은 전원이 다시 공급될 때 재생될 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명에 따른 반도체 메모리 장치는 다수의 저장 셀을 포함하며, 상기 저장 셀의 각각은 제1의 입력단 및 제2의 출력단을 갖는 제1의 CMOS 인버터와, 제2의 출력단 및 제2의 입력단을 갖는 제2의 CMOS 인버터를 포함한다. 상기 제1의 입력단은 제2의 출력단에 접속되고 제2의 입력단은 제1의 출력단과 접속된다. 상기 제1 및 제2의 인버터는 플립플롭 회로로 구성된다.
상기 제1의 CMOS 인버터는 제1의 전도형의 제1의 MOS 구동 트랜지스터와 제1의 전도형의 극성과 반대인 제2의 전도형의 제1의 박막 부하 트랜지스터로 이루어진다.
상기 박막 부하 트랜지스터는 제1의 쌍의 소스/드레인 영역간에 형성된 제1의 채널 영역과, 제1의 게이트 절연막을 통해 상기 제1의 채널 영역과 반대로 형성된 제1의 게이트 전극과, 제1의 강유전체 절연막을 통해 상기 제1채널 영역과 반대로 형성된 제1의 전극을 가진다.
상기 제2의 CMOS 인버터는 제1의 전도형의 제2의 MOS 구동 트랜지스터와, 제2의 전도형의 박막 부하 트랜지스터로 이루어진다.
상기 제2의 박막 부하 트랜지스터는 제2의 쌍의 소스/드레인 영역간에 형성된 제2의 채널 영역과, 제2의 게이트 절연막을 통해 제2의 채널 영역과 반대로 형성된 제2의 게이트 전극과, 제2의 강유전체 절연막을 통해 제2의 채널 영역과 반대로 형성된 제2의 제어 전극을 가진다.
상기 제1 및 제2의 강유전체 절연막은 임계 전압 차가 제1 및 제2의 박막 트랜지스터 사이에서 발생되도록, 전압을 제1 및 제2의 제어 전극에 공급하므로서 유전체적으로 분극된다. 상기 저장 셀의 내용은 임계 전압 차로 인해 유지된다.
강유전체 절연막으로서, PZT 막이 양호하게 사용된다. 그러나, 상기 임계 전압차를 발생하는데 충분한 강유전체성 (예컨대, 유전율이 100이상)을 갖는 경우, 어떤 다른 물질들도 사용될 수 있다.
양호한 실시예에서, 상기 제1의 게이트 전극 및 제1의 제어 전극은 함께 결합되어 있으며 상기 제2의 게이트 전극과 제2의 제어 전극도 함께 결합되어 있다.
다른 양호한 실시예에서, 상기 제1의 게이트 전극과 제1의 제어 전극은 함께 결합되지 않으며, 상기 제1의 제어 전극에는 제어 전압이 인가된다. 상기 제2의 게이트 전극과 제2의 제어 전극도 함께 결합되지 않으며, 제2의 제어 전극에는 제어 전압을 공급받는다.
본 발명에 따른 반도체 메모리 장치에 대하여, 상기 제1 및 제2의 강유전체막은 제1 및 제2의 제어 전극에 공급된 전압에 의해 유전체적으로 분극된다. 그러므로, 임계 전압차가 제1 및 제2의 박막 트랜지스터 사이에서 발생된다.
그 결과, 전원이 온되면, 제1 및 제2의 인버터 중 하나는 고레벨의 출력을 발생하고, 다른 하나는 임계 전압 차에 따른 저-레벨의 출력을 발생하며, 그로써, 전원이 오프될 때 저장 셀의 이전의 내용, 즉, 저장된 데이터 값이 재생된다. 이것은 전원 오프와 전원 재생에도 불구하고 이전의 내용이 유지될 수 있다는 것을 의미한다.
[양호한 실시예의 설명]
본 발명의 양호한 실시예는 첨부된 제4a 및 제4b도, 제5a도 및 제5b도, 제6도, 제7a 및 제7b도 및, 제8도를 참고로 하여 후술하기로 한다.
[제1의 실시예]
제4a도 및 제4b도와, 제5a도 및 제5b도는 본 발명의 제1실시예에 따른 SRAM을 도시하며, 상기 SRAM의 각 저장 셀이 제6도에 도시된 회로선도를 가진다.
[회로구성]
제6도에서, 제1 및 제2의 n-채널 벌크 MOS 전계 효과 트랜지스터(18,19)는 상기 저장 셀의 구동 트랜지스터로서 동작한다. 제1 및 제2의 p-채널 박막 트랜지스터(20, 21)는 각각 트랜지스터(18,19)의 부하 트랜지스터로서 동작한다. 상기 제3 및 제4의 n의 채널 벌크 MOS 전계 효과 트랜지스터(16, 17)는 각각 트랜지스터(18, 20)의 조합과, 트랜지스터(19, 21)의 조합용의 액세스 트랜지스터로서 동작한다.
제3도에 도시된 종래의 저장 셀과는 다르게, 상기 제1의 부하 트랜지스터(20)는 함께 결합되어 있는 게이트 전극(9a)과 제어 전극(23a)을 가진다. 상기 제2의 부하 트랜지스터(21)도 역시 함께 결합되어 있는 게이트 전극(9b)과 제어 전극(23b)을 가진다. 상기 게이트 전극(9a, 9b)은 통상의 부하 동작용으로 사용되며, 제어 전극(23a, 23b)은 데이터 유지 동작을 위해 사용된다.
제1의 구동 MOS 트랜지스터(18)의 게이트는 제1의 부하 트랜지스터(20)의 제1의 게이트 전극 및 제1의 전극과 접속된다. 제1의 구동 트랜지스터(18) 및 제1의 부하 트랜지스터(20)의 드레인은 함께 결합되어 있다. 상기 제1의 구동 트랜지스터(18)의 소스는 접지와 접속되어 있으며 제1의 부하 트랜지스터(20)의 소스는 전원(공급전압; Vcc)과 접속되어 있다. 따라서, 상기 트랜지스터(18, 20)는 제1의 CMOS 인버터로 구성된다. 상기 트랜지스터(18, 20)의 결합된 게이트는 제1의 인버터의 입력단을 형성하며, 결합된 드레인은 제1의 인버터의 출력단을 형성한다.
유사하게, 제2의 구동 MOS 트랜지스터(19)의 게이트는 제2의 부하 트랜지스터(21)의 제2의 게이트 전극 및 제2의 제어 전극과 접속되어 있다. 제2의 구동 트랜지스터(19) 및 제2의 부하 트랜지스터(21)의 드레인은 함께 연결되어 있다.
제2의 구동 트랜지스터(19)의 소스는 접지와 결합되며 제2의 부하 트랜지스터(21)의 소스는 전원과 결합되어 있다. 따라서, 상기 트랜지스터(19, 21)는 제2의 CMOS 인버터로 구성된다. 상기 트랜지스터(19, 21)의 결합된 게이트는 제2의 인버터의 입력단을 형성하며 결합된 드레인은 출력 단을 형성한다.
상기 제2의 인버터의 입력단은 제1의 인버터의 출력단과 제1의 액세스 트랜지스터(16)의 소스와 접속되어 있다. 트랜지스터(16)의 드레인은 상기 저장 셀에 대응하는 제1의 비트 라인(8-1)과 접속되며 게이트는 상기 저장 셀에 대응하는 워드 라인(W)에 접속되어 있다.
상기 제2의 인버터의 출력단은 제1의 인버터의 입력단과 제2의 액세스 트래지스터(17)의 소스와 접속되어 있다. 트랜지스터(17)의 드레인은 상기 저장 셀에 대응하는 제2의 비트 라인(8-2)과 접속되어 있으며, 게이트는 워드 라인(W)에 접속되어 있다.
그와 같이 구성된 상기 제1 및 제2의 인버터들은 데이터 값을 기억하기 위해 플립 플롭 회로 기능을 제공하게 구성된다.
[벌크 MOS 트랜지스터의 구조]
상기 저장 셀은 다음과 같이 반도체 기판상에서 실현된다.
제4b도는 저장 셀의 단면도를 도시한다.
제4b도에 도시된 바와 같이, SiO2로 이루어진 필드 절연막(2)은 P형 실리콘 기판(1)상에 선택적으로 형성되어, 분리 영역을 형성하며, 기판(1)상에 분리 영역에 의해 분리된 활성 영역을 제공한다. SiO2로 된 게이트 절연막(4) MOS 트랜지스터(16, 17, 18 및 19)의 게이트 전극에 대응하는 위치에서 각 활성 영역상에 형성된다.
제5a도는 벌크 MOS 트랜지스터(16, 17, 18 및 19)의 배치를 도시한다.
제5a도에서 도시된 바와 같이, 제1의 구동 MOS 트랜지스터 (18)의 소스 및 드레인 영역은 각각 기판(1)에서 폴리실리콘 게이트 전극(5a)에 대해 셀프-얼라인으로 형성된 n+형의 확산 영역(6e, 6a)으로 구성된다. 상기 트랜지스터(18)의 게이트 전극(5a)은 확산 영역(6e, 6a) 사이의 게이트 절연막(4)상에 형성된다.
상기 제2의 구동 MOS 트랜지스터(19)의 소스 및 드레인 영역은 기판(1)에서 폴리실리콘 게이트 전극(5b)에 대해 셀프-얼라인으로 형성된 n+형의 확산 영역(6f, 6b)으로 구성된다. 상기 트랜지스터(19)의 게이트 전극(5b)은 확산 영역(6f, 6b)사이의 게이트 절연막(4)상에 형성된다.
상기 제1의 액세스 MOS 트랜지스터(16)의 소스 및 드레인 영역은 각각 기판(1)에서 폴리 실리콘에 대해 셀프-얼라인으로 형성된 n+형의 확산영역(6a)과 n+형의 확산 영역(6c)으로 구성된다. 상기 확산 영역(6a)은 트랜지스터(16, 18) 양쪽에 사용된다. 즉, 트랜지스터(16)의 소스 영역은 트랜지스터(18)의 드레인 영역과 접속된다. 트랜지스터(16)의 드레인 영역으로서 확산 영역(6c)은 접촉 홀(7a)을 통해 제1의 비트 라인(8-1)과 접속된다. 상기 비트 라인(8-1)은 알루미늄(A1)으로 구성된다. 상기 홀(7a)은 제4b도에 도시된 바와 같이, BPSG(boron-doped phosphosilicate glass)로 구성된 제1의 층간 절연막(27)과, SiO2로 된 박막 트랜지스터(20, 21)용의 게이트 절연막(10)과, BPSG로 된 제2의 층간절연막(28)을 관통하도록 형성된다.
상기 트랜지스터(16)의 게이트 전극(5c)은 확산 영역(6a, 6c) 사이의 게이트 절연막(4)상에 형성된다. 게이트 전극 (5c)은 상기 저장 셀에 대응하는 워드 라인(W)과 일체로 되게 형성된다.
상기 제2의 액세스 MOS 트랜지스터(17)의 소스 및 드레인 영역은 각각 기판(1)에서 게이트 전극(5d)에 대해 셀프-얼라인으로 형성된 n+형의 확산 영역(6b, 6d)으로 구성된다. 상기 확산 영역(6b)은 트랜지스터(17, 19) 양쪽에 사용되며, 즉, 상기 트랜지스터(17)의 소스 영역은 트랜지스터(19)의 드레인 영역과 접속된다. 상기 트랜지스터(17)의 드레인 영역으로서 확산 영역(6d)은 접촉홀(7b)을 통해 제2의 비트 라인(8-2)과 접속된다. 비트 라인(8-2)은 알루미늄으로 구성된다. 상기 홀(7b)은 제1의 층간절연막(27)과, 박막 트랜지스터(20, 21)용 게이트 절연막(10)과, 제2의 층간절연막(28)을 관통하도록 형성된다.
상기 트랜지스터(17)의 게이트 전극(5d)는 확산 영역(6b, 6d) 사이의 게이트 절연막(4)상에 형성된다. 상기 게이트 전극(5d)은 워드 라인(W)과 일체로 되게 형성된다.
제4b도에 도시된 바와 같이, 제1의 층간절연막(27)은 벌크 MOS 트랜지스터(16, 17, 18 및 19), 상기 트랜지스터의 게이트 전극(5a, 5b, 5c 및 5d), 및 필드 절연막(2)의 n+형 확산 영역(6a, 6b, 6c, 6d, 6e, 6f)을 덮도록 기판(1)상에 형성된다.
제4a, 제4b 및 제5a도에 도시된 바와 같이, 2개의 접촉홀(3a, 3b)은 게이트 절연막(4)에서 형성되며, 2개의 n+형의 확산 영역(29)은 접촉홀(3a, 3b) 오른쪽 밑의 위치하고 있는 기판(1)에서 형성된다. 상기 확산 영역(29)은 각각 인접한 n+형의 확산 영역(6a 및 6b)과 접속되며, 그로써, 트랜지스터(19)의 게이트 전극(5b)이 접촉홀(3a)을 통해 확산 영역(6a)과 접속되고, 트랜지스터(18)의 게이트 전극(5a)은 접촉홀(3b)을 통해 확산 영역(6b)과 접속된다.
[박막 트랜지스터의 구조]
다음에, 제4b도 및 제5b도를 참고하여, 제1 및 제2의 박막 트랜지스터(20, 21)의 구조를 설명한다.
제4b도에 도시된 바와 같이, 제1 및 제2의 박막 트랜지스터(20, 21)은 제1의 층간절연막(27)상에 형성된다. 트랜지스터(20, 21)용의 게이트 전극(9a, 9b)은 제1의 층간절연막(27)상에 형성된다. 트랜지스터(20)의 게이트 전극(9a)은 제1의 층간절연막(27)의 접촉홀(14b)을 통해 대응하는 확산 영역(29)과 접속된다. 따라서, 게이트 전극(9a)은 확산 영역(6b)과 전기적으로 접속된다. 유사하게, 트랜지스터(21)의 게이트 전극(9b)은 제1의 층간절연막(27)의 접촉홀(14a)을 통해 대응하는 확산 영역(29)과 접속된다. 따라서, 게이트 전극(9b)은 확산 영역(6a)과 전기적으로 접속된다.
상기 트랜지스터(20, 21)용의 게이트 절연막(10)은 게이트 전극(9a, 9b)를 덮도록 제1의 층간절연막(27)상에 형성된다. 상기 막(10)은 SiO2막으로 구성된다.
상기 트랜지스터(20)의 소스 및 드레인 영역(11a, 12a)과 채널 영역(13a)은 패턴된 폴리실리콘 막으로 형성된다. 상기 폴리실리콘은 게이트 절연막(10)상에 비결정질의 실리콘막을 용착하는 단계와, 상기 비결정질의 실리콘막을 패터닝 하는단계와, 이막이 큰 크기의 그레인으로 다결정 실리콘 막으로 결정화되도록 패턴된 비결정질의 막을 단련하는 단계에 의해 생성된다. 상기 소스 및 드레인 영역(11a,12b)은 이온 주입법에 의해 P+형의 불순물로 도프된다. 상기 채널 영역 (13a)은 불순물로 도프되지 않는다.
상기 트랜지스터(20)의 드레인 영역(12a)은 게이트 절연막(10)의 접촉홀(24a)을 통해 트랜지스터(21)의 게이트 전극(9b)과 접속된다. 소스 영역(11a)은 전원 공급 라인(15)과 접속된다.
유사하게, 트랜지스터(21)의 소스 및 드레인 영역(11b, 12b)과 채널 영역(13b)은 패턴된 폴리실리콘 막으로 형성된다. 상기 폴리실리콘막은 트랜지스터(20)의 경우에서와 같이 생성된다. 소스 및 드레인 영역(11b, 12b)은 이온 주입법에 의해 P+형의 불순물로 도프된다. 상기 채널 영역 (13b)은 불순물로 도프되지 않는다.
트랜지스터(21)의 드레인 영역(12b)은 게이트 절연막(10)의 접촉 홀(24b)을 통해 트랜지스터(20)의 게이트 전극(9a)과 연결되어 있다. 소스 영역(11b)은 전원 공급 라인 (15)과 접속되어 있다.
또한, PZT(lead zirconate titanate)로 구성된 패턴된 강유전체 절연막(22)은 각각 채널 영역(13a, 13b)상에 형성된다. 이들의 절연막(22)상에는 폴리실리콘으로 구성된 제어 전극 (23a, 23b)이 채널 영역(13a, 13b)과 반대로 또한 형성된다.
상기 강유전체 절연막(22)은 각각 제어 전극(23a, 23b)용의 제2의 게이트 절연막과 유사하게 동작한다. 즉, 제어 전극(23a) 및 강유전체 절연막(22)은 공통 소스 및 드레인 영역(11a, 12a)과 제1의 박막 트랜지스터(20)에 부가하여, 전극(23a)에 대응하는 공통 채널 영역(13a)과 함께 박막 트랜지스터 (25)로 이루어진다. 유사하게, 상기 제어 전극(23b) 및 강유전체 막(22)은 공통 소스 및 드레인 영역(11b, 12b)과 제2의 박막 트랜지스터(21)에 부가하여, 전극(23b)에 대응하는 공통 채널 영역(13b)과 함께 제4의 박막 트랜지스터(26)로 구성된다.
제어 전극(23a) 및 그에 대응하는 강유전체의 절연막(22)은 서로 동일 평면에 있고, 또한, 제2의 게이트 전극 (23a)에 대해 반대측에 배치된 제1의 게이트 전극(9a)의 것과 동일 평면에 있다. 유사하게, 제어 전극(23b) 및 그에 대응하는 절연막(22)은 서로 동일 평면에 있고, 또한, 전극 (23b)에 대해 반대측에 배치된 게이트 전극(9b)의 것과 동일 평면에 있다.
박막 트랜지스터(20, 21, 25 및 26)는 제2의 층간절연막(28)으로 덮혀있다. 제1 및 제2의 비트라인(8-1, 8-2)은 상기 절연막(28)상에 형성된다.
상술한 바와 같이, 제6도의 회로를 갖고 있는 제1의 실시예의 SRAM 저장 셀은 반도체 기판(1)상에 실현된다.
[제조 방법]
다음에, 제1의 실시예의 저장 셀에 대한 제조 방법이 이하에 기술되어 있다.
먼저, LOCOS(local-oxidation of siliwn) 방법에 의해서, 기판(1)상에 SiO2막이 선택적으로 형성되어, 기판(1)상에 분리 영역으로 분리된 활성 영역을 제공하는 분리 영역으로서, 필드 절연막(2)을 형성한다. SiO2막은 그 다음, 접촉 홀(3a 및 3b)과 함께 게이트 절연막(4)을 생성하며, 벌크 MOS 트랜지스터(16, 17, 18 및 19)의 게이트 전극(5a, 5b, 5c 및 5d)에 대해 대응 위치에서 각각의 활성 영역상에 선택적으로 형성된다.
그 다음, 인(P) 이온이 기판(1)에 선택적으로 주입되어 n+-형의 확산 영역(29)을 생성한다. 그 다음, 상기 게이트 절연막(4)상에 폴리실리콘막이 용착되고 패턴되어 벌크 MOS 트랜지스터(16, 17, 18 및 19)의 게이트 전극(5a, 5b, 5c 및 5d)을 형성한다. 상기 기판(1)에 비소(AS) 이온이 선택적으로 주입되어 게이트 전극(5a, 5b, 5c 및 5d)에 각각 셀프-얼라인 (self-align)으로 n+- 형의 확산영역(6a, 6b, 6c, 6d 및 6f)을 생성한다.
기상 반응법(CVD; chemical vapor deposition)에 의해 게이트 전극(5a, 5b, 5c 및 5d)을 덮도록 게이트 절연막(4)상에 BPSG 막이 용착되어 제1의 층간절연막(27)을 생성한다.
상기 공정 단계는 종래의 공정 단계와 동일하다.
그 결과, 접촉홀(14a 및 14b)이 제공되고, 상기 제1의 층간절연막(27)상에 폴리실리콘 막이 용착되고 패턴되어 게이트 전극(9a 및 9b)을 생성한다. 상기 게이트 전극(9a 및 9b)을 덮도록 저 압력의 CVD(LPCVD)법에 의해 상기 제1의 층간 절연막(27)상에 게이트 절연막(10)으로서 SiO2막이 용착된다.
게이트 절연막(10)에서 접촉홀(24a 및 24b)를 형성한 후, 게이트 전극(9a 및 9b)을 덮도록 상기 게이트 절연막(10)상에 CVD 법에 의해서 비결정질의 실리콘막이 용착되고 패턴된다. 그와 같이 패턴된 비결정질의 실리콘 막은 다결정질의 실리콘막을 큰 크기의 그레인으로 결정화시키도록 20시간 동안 600℃로 단련된다. 그와 같이 얻어진 다결정질의 실리콘 막은 붕소(B)의 선택적인 이온-주입 공정을 걸쳐, P+-형의 소스 및 드레인 영역(11a 및 12a, 11b 및 12b)과, 도프되지 않은 채널 영역(13a 및 13b)을 생성한다. 전원 라인(15)은 상기 동일 공정중에 다결정질의 실리콘막에 의해 형성된다.
또한, 제어 전극용으로 스퍼터링에 의해 다결정질의 실리콘막상에 PZT 막이 용착되고 패턴되어 PZT 막에 접촉홀 (29a 및 29b)을 형성한다. 그와 같이 패턴된 PZT 막 상에 폴리실리콘막이 용착된다. 그다음, PZT 및 폴리실리콘막이 동일 공정으로 패턴되어 채널 영역(13a 및 13b)상에 각각 강유전체 막(22) 및 제어 전극(23a 및 23b)의 성층 구조를 선택적으로 생성한다.
박막 트랜지스터(20, 21, 25 및 26)를 덮도록 CVD 법에 의해 게이트 절연막(10)상에 BPSG 막이 용착되어 제2의 층간 절연막(28)을 생성한다. 상기 제2의 층간절연막(28), 게이트 절연막(10), 제1의 층간절연막(27) 및 게이트 절연막(4)이 패턴되어 관통 접촉홀(7a 및 7b)을 형성한다.
상기 제2의 층간절연막(28)상에 알루미늄막이 용착되고 패턴되어 제1 및 제2의 비트라인(8-1 및 8-2)을 생성한다.
따라서, 제1의 실시예의 SRAM 저장 셀이 얻어진다.
[제1방법에 의한 동작]
정격 또는 표준 동작중에, 제1 및 제2의 인버터중 어느 하나는 고레벨의 출력 H을 발생하고 다른 하나는 저장 셀내에 데이터 값을 기억시키기 위해 저 레벨의 출력 L을 발생한다.
전원이 오프된후, 상기 저장 셀의 내용 또는 데이터 값을 유지하기 위하여, 상기 셀은 다음 방법으로 동작되며, 즉, 상기 데이터 값은 제어 전극(23a 및 23b)을 사용하여 제1 및 제2의 박막 트랜지스터(25 및 26)용의 PZT 막에 의해 유지된다.
여기서, 제1의 박막 트랜지스터(20)가 오프되고 제2의 박막 트랜지스터(21)가 온되었다고 가정하자.
MOS 액세스 트랜지스터(16 및 17)의 임계 전압은 Vta, 예컨대 0.7 내지 0.8[V]로서 한정된다. 전압 발생 회로 (도시되어 있지 않음)가 제공되어 있고, 이 회로는 약(Vcc + 3Vta)의 전압을 발생한다.
데이터 유지 동작시에, 상기 전압 발생 회로로부터의 기록 전압(Vcc + 3Vta)이 워드라인(W) 및 제2의 비트라인 (8-2) 양쪽에 공급된다. 상기 전압이 상기 제1 및 제2의 액세스 트랜지스터(16 및 17)의 게이트 전극(5c 및 5d)에 인가되므로, 이들의 트랜지스터(16 및 17)가 온된다. 그러므로, 노드(B)의 전위는 (Vcc + 3Vta)가 트랜지스터(17)의 드레인에 인가된 (Vcc + 2Vta)와 동등하게 되며, 이는 노드(B)가 고레벨 전위점에 있다는 것을 의미한다. 이와 같은 고전위(Vcc + 3Vta)는 박막 트랜지스터(20 및 25)의 게이트 및 제어 전극(9a 및 23a)에 인가된다.
다른 한편, 상기 제1의 비트라인(8-1)은 접지되거나 0[V]의 전위점으로 감소된다. 따라서, 노드(A)의 전위는 트랜지스터(16)의 드레인에 인가된 0[V]와 동등하게 되며, 이는 노드(A)가 저레벨의 전위점에 있다는 것을 의미한다. 이와 같은 0[A]의 저 전위는 박막 트랜지스터(21 및 26)의 게이트 및 제어 전극(9b 및 23b)에 인가된다.
전원(Vcc)이 트랜지스터(20 및 25)의 공통 소스에 인가되므로, 상기 공통 소스쪽으로 흐르는 전기장이 전위차 2Vta에 기인하여 트랜지스터(25)의 PZT 절연막(22)내측에 발생된다. 또한, 게이트 전극(23b) 쪽으로 흐르는 전기장이 전위차 Vcc에 기인하여 트랜지스터(26)의 PZT 막(22) 내측에 발생된다.
그 결과, 트랜지스터(25 및 26)용의 PZT 막(22)은 상기 전위차에 기인하여 각각 반대 방향으로 유전체적으로 분극된다. 상기 PZT 막(22)의 분극 세기는 대응하는 전기장의 세기에 따라 결정된다.
이와 같은 유전체 분극에 의해 트랜지스터(20 및 21)의 임계 전압이 반대 극성으로 시프트된다. 바꿔 말해서, 그에 대한 임계 전압의 불평형으로 되어, 트랜지스터(20)는 감소된 임계 전압을 얻고, 트랜지스터(21)는 증가된 임계 전압을 얻는다.
따라서, 제1의 박막 트랜지스터(20)는 오프되고 제2의 박막 트랜지스터(21)는 온되며, 이는 트랜지스터(20 및 21)의 초기 상태와는 무관하다. 임계 전압의 상기 불평형은 PZT 막(22)의 유전체 분극에 의해 유지된다. 따라서, 그와 같은 데이터 유지 동작후, 전원이 오프될지라도, 앞서 기록된 데이터 값이 유지될 수 있다.
전원이 다시 공급될 때, 제2의 트랜지스터(21)는 상기 임계 전압의 불평형에 기인하여 제1의 트랜지스터(20) 보다도 쉽게 안정되는 경향이 있다. 따라서, 트랜지스터(21)의 드레인은 전위점에서 보다 신속히 증가되며, 그 결과 전원이 오프될 때 셀의 기억된 데이터 값이, 즉 트랜지스터(20 및 21)의 이전의 상태가 재생될 수 있다.
바꿔말해서, 제1의 실시예의 SRAM 저장 셀에 관하여, 규정 레벨을 가진 연속 전원이 기억된 데이터 값을 유지하기 위해서 필수적으로 요구되는 것은 아니다.
[제2의 방법에 의한 동작]
상기에서의 제1의 기록 방법에서, 기록 동작 동안, 고전위 레벨에 대응하는 비트라인(8-1 및 8-2)중 한 라인과 워드라인(W)에 고전위를 인가함으로써 유전체 분극이 야기된다. 그러나, 이와 같은 고전위를 사용하지 않는 또다른 방법(제2의 방법)이 있다. 상기 제2의 방법에 있어서, 데이터 기록 공정은 다음과 같이 공급 전압을 변환함으로써 실현된다.
먼저, 공급 전압 Vcc를 유지하는 동안, 정격 또는 표준 기록 동작에 의해 주어진 데이터 값이 셀에 기록된다. 그 다음에, 상기 공급 전압이 1.5Vcc 또는 Vcc'(Vcc'=1.5Vcc)까지 승압되고 노드(B)의 전위는 Vcc'로 된다. 상기 전위가 Vcc'에서 안정된 후, 그 다음 공급 전압은 0.5Vcc 또는 Vcc(Vcc=0.5Vcc)로 감소된다. 그후, 전원은 오프된다.
상기 동작 동안, 제2의 게이트 전극(25)은 그 제어 전극(25)에 대응하는 PZT 절연막(22)내에 트랜지스터(20 및 25)의 공통 소스쪽으로 흐르는 전기장을 발생하여, 공급 전압이 Vcc(=0.5Vcc)로 감소될 때마다 기생 커패시턴스 또는 기생 커패시턴스들에 기인하여 Vcc'=1.5Vcc로 시시각각 유지한다. 그러므로, 제1의 박막 트랜지스터(20)의 임계 전압은 PZT 막(22)의 유전체 분극에 기인하여 절대값으로 감소한다.
다른 한편, 제2의 게이트 전극(26)이 0[V]의 전위에 있으므로, 전극(26)에 대응하여 PZT 절연막(22)내의 전기장은 제2의 게이트 전극(26)쪽으로 유지한다. 그러므로, 제1의 박막 트랜지스터(20)의 임계 전압은 PZT 막(22)의 유전체 분극에 기인하여 절대값으로 감소한다. 그러므로, 제2의 박막 트랜지스터(21)의 임계 전압은 PZT 막(22)의 유전체 분극에 기인하여 거의 감소되지 않는다.
그 결과, 제1 및 제2의 박막 트랜지스터(20 및 21)는 불평형된 임계 전압을 얻으며, 그로써, 그와 같은 데이터 유지 동작후 전원이 오프될지라도, 앞서 기록된 데이터 값이 유지될 수 있다. 또한, 전원이 다시 공급될 때, 셀의 기억된 데이터 값, 즉, 전원이 오프될 때 트랜지스터(20 및 21)의 이전의 상태는 제1의 방법과 유사한 방법으로 재생될 수 있다.
PZT 유전체 분극의 세기를 바람직하게 증강시키기 위해, 상기 시퀀스는 수회 반복된 다음 전원은 오프된다.
[제3의 방법에 의한 동작]
그러한 고전위를 사용함이 없이 제1방법과는 또다른 방법(제3의 방법)이 있다. 상기 제3의 방법에 있어서, 데이터 기록 공정은 다음과 같이 공급 전압을 Vcc에서 0[V]로 변화할때만 실현된다.
제2의 게이트 전극(23a 및 23b)은 그 자체내에 고 기생 저항을 발생시키도록 100Ωcm 내지 10kΩ cm와 같은 고저항성을 가지며, 전극(23a 및 23b)의 그자체의 기생 저항 및 기생 커패시턴스들로 한정된 증가된 시정수로 되는 물질로 만든다.
공급 전압이 급격한 전압 강하 프로필로 Vcc에서 0[V]로 갑지가 감소된다면, 제3의 트랜지스터(25)의 제1의 제어 전극(23a)의 전위는 상기 시정수에 의존하여 감소한다. 상기 공급 전압이 유전체(23a 및 23b)의 시정수보다 작은 시정수에 의존하여 전극(23a)의 전위보다도 신속하게 스스로 감소하므로, PZT 막(22)의 유전체막에 의해 제1 및 제2의 박막 트랜지스터(20 및 21)간에 임계 전압 차를 발생케 한다.
그 결과, 그와 같은 데이터 유지 동작후, 전원이 오프될 지라도, 앞서 기록된 데이터 값이 유지될 수 있다. 또한, 전원이 또다시 공급될 때, 전원이 오프되어진 경우 셀의 기억된 데이터 값은 제1의 방법과 유사한 방법으로 재생될 수 있다.
상기 제1, 제2 및 제3의 방법중 적어도 2개의 방법은 조합될 수 있다.
부가적으로, p-형 박막 트랜지스터(20 및 21)의 저 구동 용량을 고려하면, 전원이 또다시 공급될 때 공급 전압의 상승 속도가 낮다면, 이전의 데이터 값은 동작 에러 없이 재생될 수 있으며, 이는 데이터 재생시의 개선된 신뢰성을 제공한다.
[제2의 실시예]
제7a 및 제7b 도는 본 발명의 제2실시예에 따른 SRAM을 도시하며, 상기 각각의 저장 셀은 제8도에 도시된 회로 선도를 갖는다.
[회로]
제8도에 도시된 바와 같이, 제2의 실시예는 제3 및 제4의 박막 트랜지스터(25 및 26)의 제어 전극(33a 및 33b)을 제외하고는 제1의 실시예(제6도)와 동일한 회로선도이다. 전극(33a 및 33b)은 각각 게이트 전극(9a 및 9b)에 접속되어 있지 않으며, 즉, 절연되어 있다. 또한, 전극(33a 및 33b)은 동일 전압(VD)을 인가 받는다.
[구조]
상기 회로 형태는 제7a 및 제7b도에 도시된 바와 같이 기판(1)상에 실현되어 있다. 소스 및 드레인 영역(11a 및 12a)과 채널 영역(13a)을 형성하는 다결정질의 실리콘 박막이 게이트 절연막(10)상에 선택적으로 용착되어 제1의 게이트 전극(9a 및 9b) 및 전원 라인(15)을 덮는다. PZT 막(32)은 스퍼터링에 의해 전체 다결정질의 실리콘막상에 용착된다. 폴리실리콘막(33)은 전체 PZT 막(32)상에 용착된다. 상기 폴리실리콘막(33) 및 PZT 막(32)은 패턴되어 제어 전극(33a 및 33b)을 생성한다.
여기서, 상기 전극(33a 및 33b)은 함께 결합되도록 단일막(33)으로 형성된다. 상기 막(33)은 특정 제어 전압 (VD)을 막(33)에 공급하는 배선층(도시되어 있지 않음)과 접속된다. 상기 배선층은 제1 및 제2의 비트라인(8-1 및 8-2)의 레벨과 같은 레벨로 폴리실리콘막과 같은 전도막으로 만들 수 있다. 상기 배선층은 동일 워드라인(W)에 속하는 저장 셀용으로 제공된다.
[동작]
정격 또는 표준 동작 동안, 제어 전압(VD)은 공급 전압(Vcc)과 동등하게 설정되며, 그로써 제3 및 제4의 트랜지스터(25 및 26)는 오프된다. 또한, 제1 및 제2의 인버터중 어느 하나는 고레벨의 출력H을 발생하고 다른 하나는 종래의 것과 같은 방법으로 저장 셀에 데이터 값을 기억시키도록 저 레벨의 출력L을 발생한다.
전원이 오프된 후, 상기 저장 셀의 내용 또는 데이터 값을 유지시키기 위해, 제어 전압은 VD에서 0[V]로 감소된다. 따라서, 트랜지스터(25 및 26)의 제2의 게이트 절연막으로서 작용하는 PZT 막(32)은 트랜지스터(25 및 26)의 전위와 VD간의 관계에 따라 유전체적으로 분극되며, 그로써, 트랜지스터(25)의 임계 전압이 감소하고 트랜지스터(26)의 임계 전압은 절대값으로 증가한다.
구체적으로, 노드(B)의 전위가 0[V]이거나 접지되므로, 제1 및 제3의 박막 트랜지스터(20 및 25)의 공통 채널 영역(13a)은 온-상태로 있고, 공통 드레인(12a)의 전위는 역시 Vcc이거나 또는 고레벨로 있는다. 그러므로, 채널 영역(13a)의 전위는 공급 전압(Vcc)과 동등하다. 제어 전압이 VD에서 0[V] 또는 접지로 감소될 때, 전기장은 트랜지스터(25)의 임계 전압이 절대값으로 감소하도록 PZT의 제2의 게이트 절연막(32)에 인가된다.
다른 한편, 노드(A)의 전위가 Vcc 이므로, 제2 및 제4의 박막 트랜지스터(21 및 26)의 공통 채널 영역(13b)은 오프-상태로 있고, 공통 드레인 영역(12b)의 전위는 약 0[V] 또는 저 레벨로 있는다. 제어 전압이 Vcc와 같을 때, 전기장은 트랜지스터(26)의 임계 전압이 상기 막(32)의 유전체 분극에 기인하여 절대값으로 증가하도록 PZT의 제2의 게이트 절연막(32)에 인가된다. 제어 전압이 VD에서 0[V] 또는 접지로 감소될지라도, 전기장의 방향은 극성이 바뀌지 않도록 변화되지 않는다.
전원이 오프될 때, 트랜지스터(20 및 21)의 임계 전압의 시프트 또는 불평형은 유전체 분극에 기인하여 유지된다. 따라서, 전원이 또다시 공급될 때, 제2의 트랜지스터(21)는 상기 임계 전압의 불평형에 기인하여 제1의 트랜지스터(20) 보다도 어렵게 되는 경향이 있다. 따라서, 트랜지스터(26)의 드레인은 감소하고, 트랜지스터(25)의 드레인은 전위점으로 증가한다. 이것은 전원이 오프되어졌을 때 트랜지스터(20 및 21)의 이전의 상태 또는 기억된 데이터 값이 재생될 수 있다는 것을 의미한다.
부가적으로, p-형 박막 트랜지스터(20 및 21)의 저 구동 용량을 고려하면, 전원이 또다시 공급될 때, 공급 전압의 상승 속도가 낮다면, 이전의 데이터 값은 동작 에러 없이 재생될 수 있으며, 이는 제1의 실시예와 유사하게, 데이터 재생시의 개선된 신뢰성을 제공한다.
상술한 바와 같이, 제1 및 제2의 실시예의 저장 셀은 SRAMs의 비휘발성으로 할 수 있다. 또한, α-입자와 같은 방사선에 따른 잡음이 발생해도 원래의 데이터 값이 재현될 수 있다는 부수적인 이점이 있다. 즉, 노드(A, B)의 용량이 박막 트랜지스터(25 및 26) 때문에 증가되고, 노드 용량이 증가할수록 소프트 에러율이 개선될 수 있다는 것이 잘 공지되어 있다.
본 발명의 양호한 형태가 기술되어지는 동안, 본 기술분야에 숙련된자는 본 발명의 정신으로부터 벗어남이 없이 수정이 자명하다는 것을 이해할 것이다. 그러므로, 본 발명의 범주는 다음의 청구범위에 의해서 전적으로 결정될 것이다.

Claims (16)

  1. 다수의 저장 셀을 포함하는 반도체 메모리 장치에 있어서, 상기 각각의 셀은, 제1의 입력단 및 제1의 출력단을 가진 제1의 CMOS 인버터와, 제2의 입력단 및 제2의 출력단을 가진 제2의 CMOS 인버터를 포함하며, 상기 제1의 입력단이 상기 제2의 출력단과 접속되고, 제2의 입력단이 상기 제1의 출력단에 접속되고, 상기 제1의 인버터 및 상기 제2의 인버터가 플립플롭 회로를 구성하고, 상기 제1의 CMOS 인버터가 제1의 전도형의 제1의 MOS 구동 트랜지스터 및 상기 제1의 전도형에 대해 반대 극성으로 제2의 전도형의 제1의 박막 부하 트랜지스터로 구성되고; 상기 제1의 박막 부하 트랜지스터가 제1의 쌍의 소스/드레인 영역, 상기 제1의 쌍의 소스/드레인 영역간에 형성된 제1의 채널 영역, 제1의 게이트 절연막을 걸쳐 상기 제1의 채널 영역에 대해 반대방향으로 형성되는 제1의 게이트 전극, 및 제1의 가유전체의 절연막을 통하여 상기 제1의 채널 영역에 대해 반대방향으로 형성된 제1의 제어 전극을 갖고; 상기 제2의 CMOS 인버터가 상기 제1의 전도형의 제2의 MOS 구동 트랜지스터 및 상기 제2의 전도형의 제2의 박막 부하 트랜지스터로 구성되고; 상기 제2의 박막 부하 트랜지스터가 제2의 쌍의 소스/드레인 영역, 상기 제2의 쌍의 소스/드레인 영역 간에 형성된 제2의 채널 영역, 제2의 게이트 절연막을 걸쳐 상기 제2의 채널 영역에 대해 반대방향으로 형성된 제2의 게이트 전극, 및 제2의 강유전체 절연막을 걸쳐 상기 제2의 채널 영역에 대해 반대 방향으로 형성된 제2의 제어 전극을 가지며, 상기 제1 및 제2의 강유전체 절연막은 전압을 상기 제1 및 제2의 제어 전극에 인가함으로써 유전체적으로 분극되어, 상기 제1 및 제2의 박막 트랜지스터 간에 임계 전압차가 발생되고, 상기 저장 셀의 내용은 상기 임계 전압차에 기인하여 유지되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1의 게이트 전극 및 상기 제1의 제어 전극은 함께 결합되고 상기 제2의 게이트 전극 및 상기 제2의 제어 전극도 함께 결합되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제1의 게이트 전극 및 상기 제1의 제어 전극은 함께 결합되지 않고, 상기 제1의 제어 전극은 제어 전압을 인가 받으며, 상기 제2의 게이트 전극 및 상기 제2의 제어 전극도 함께 결합되지 않고, 상기 제2의 제어 전극은 제어 전압을 인가받는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제1 및 제2의 제어 전극은 제어 전압을 인가받도록 결합되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 제1 및 제2의 강유전체 막이 유전체 분극은 데이터 값이 상기 저장 셀에 기억된 후 공급 전압을 상기 저장 셀에 변경함으로써 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 제1 및 제2의 강유전체 막의 유전체 분극은 데이터 값이 상기 저장 셀에 기억된 후 상기 제1 및 제2의 제어 전극에 인가된 전압을 변경함으로써 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1항에 있어서, 상기 제1의 박막 트랜지스터의 상기 게이트 전극 및 상기 제어 전극은 상기 제1의 박막 트랜지스터의 상기 채널 영역의 각 측면에 위치되고, 상기 제2의 박막 트랜지스터의 상기 게이트 전극 및 상기 제어 전극은 상기 제2의 박막 트랜지스터의 상기 채널 영역의 각 측면에 위치되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 제1 및 제2의 강유전체 막을 PZT로 만드는 것을 특징으로 하는 반도체 메모리 장치
  9. 다수의 저장 셀을 포함하는 반도체 메모리 장치에 있어서, 상기 각각의 셀은, 제1의 입력단 및 제1의 출력단을 갖는 제1의 CMOS 인버터와, 제2의 입력단 및 제2의 출력단을 갖는 제2의 CMOS 인버터를 포함하며, 상기 제1의 입력단은 상기 제2의 출력단과 접속되고 제2의 입력단은 상기 제1의 출력단과 접속되고, 상기 제1의 인버터 및 상기 제2의 인버터가 플립 플롭 회로를 구성하고, 상기 제1의 CMOS 인버터는 제1의 박막 부하 트랜지스터를 포함하고, 상기 제2의 CMOS 인버터는 제2의 박막 부하 트랜지스터를 포함하며, 상기 제1의 박막 부하 트랜지스터는 제1의 쌍의 소스/드레인 영역간에 형성된 제1의 채널 영역, 상기 제1의 채널 영역의 한 측면에 형성된 제1의 게이트 절연막, 상기 제1의 게이트 절연막상에 형성된 제1의 게이트 전극, 상기 제1의 채널 영역의 다른 측면에 형성된 제1의 강유전체 절연막, 및 상기 제1의 강유전체 절연막상에 형성된 제1의 제어 전극을 가지며, 상기 제2의 박막 부하 트랜지스터는 제2의 쌍의 소스/드레인 영역간에 형성된 제2의 채널 영역, 상기 제2의 채널 영역의 한 측면에 형성된 제2의 게이트 절연막, 상기 제2의 게이트 절연막상에 형성된 제2의 게이트 전극, 상기 제2의 채널 영역의 다른 측면에 형성된 제2의 강유전체 절연막, 및 상기 강유전체 절연막상에 형성된 제2의 제어 전극을 가지며, 상기 제1 및 제2의 강유전체 절연막은 전압을 상기 제1 및 제2의 제어 전극에 인가함으로써 유전체적으로 분극되어, 상기 제1 및 제2의 박막 트랜지스터 간에 임계 전압차가 발생되며, 상기 임계 전압차에 기인하여 상기 저장 셀의 내용을 유지하는 것을 특징으로하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제1의 게이트 전극 및 상기 제1의 제어 전극은 함께 결합되고 상기 제2의 게이트 전극 및 상기 제2의 제어 전극도 함께 결합되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서, 상기 제1의 게이트 전극 및 상기 제1의 제어 전극은 함께 결합되지 않고, 상기 제1의 제어 전극은 제어 전압을 인가받으며, 상기 제2의 게이트 전극 및 상기 제2의 제어 전극도 함께 결합되지 않고, 상기 제2의 제어 전극은 제어 전압을 인가받는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제9항에 있어서, 상기 제1 및 제2의 제어 전극은 제어 전압을 인가받도록 함께 결합되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제9항에 있어서, 상기 제1 및 제2의 강유전체 막의 유전체 분극은 데이터 값이 상기 저장 셀에 기억된 후 공급 전압을 상기 저장 셀에 변경함으로써 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제9항에 있어서, 상기 제1 및 제2의 강유전체 막의 유전체 분극은 데이터 값이 상기 저장 셀에 기억된 후 상기 제1 및 제2의 제어 전극에 인가된 전압을 변경함으로써 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제9항에 있어서, 상기 제1의 박막 트랜지스터의 상기 게이트 전극 및 상기 제어 전극은 상기 제1의 박막 트랜지스터의 상기 채널 영역의 각 측면에 위치되고, 상기 제2의 박막 트랜지스터의 상기 게이트 전극 및 상기 제어 전극은 상기 제2의 박막 트랜지스터의 상기 채널 전극의 각 측면에 위치되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제9항에 있어서, 상기 제1 및 제2의 강유전체 막은 PZT 로 만드는 것을 특징으로 하는 반도체 메모리 장치.
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