JP2016526300A - 可変キャパシタアレイ装置およびその方法 - Google Patents

Abstract

本明細書は、可変キャパシタアレイ装置およびその方法を提供する。特定の構成において、装置は、可変キャパシタアレイと、バイアス電圧発生回路とを備える。可変キャパシタアレイは、逆並列構成または逆直列構成に実装される１対以上のＭＯＳキャパシタ（１２１、１２２、１２３、１２４）を含む複数の金属酸化物半導体（ＭＯＳ）可変キャパシタセルを含む。いくつかの実現例において、ＭＯＳ可変キャパシタセルは、可変キャパシタアレイの無線周波（ＲＦ）入力端ＲＦと出力端との間に互いに並列に電気的に接続されている。バイアス電圧生成回路は、ＭＯＳ可変容量セルのＭＯＳキャパシタをバイアスするためのバイアス電圧（ＶＢ１、ＶＢ２）を生成することによって、静電容量の電圧係数を低く維持し、回路の非線形性を低減する。

Description

背景
分野
本発明の実施形態は、電子システムに関し、特に無線周波（ＲＦ）回路用の可変キャパシタアレイに関する。

関連技術の説明
キャパシタは、誘電体によって分離された１対の導体を含むことができる。１対の導体の間に電圧を印加すると、誘電体にわたって電界を形成することによって、キャパシタに電荷を蓄積することができる。キャパシタの静電容量は、蓄積された電荷と導体間の電圧差との比率に対応する。他のパラメータ、たとえばＱ値（Ｑ）、周波数応答および／または線形性なども、特定の用途に適したキャパシタを選択する際に重要であり得る。

キャパシタは、さまざまな種類のアナログ周波回路および無線周波（ＲＦ）回路に使用されることができる。たとえば、キャパシタは、フィルタ、デュプレクサ、共振器、チューナおよび／または他の回路に含まれることができる。

概要
一局面において、集積回路は、第１の可変キャパシタアレイと、バイアス電圧発生回路とを含む。第１の可変キャパシタアレイは、第１複数の金属酸化物半導体（ＭＯＳ）可変キャパシタセルを含む。第１複数のＭＯＳ可変キャパシタセルは、第１のＭＯＳキャパシタと第２のＭＯＳキャパシタとを包含する第１のＭＯＳ可変キャパシタセルを含む。第１のＭＯＳキャパシタと第２のＭＯＳキャパシタとは、逆直列構成または逆並列構成に配置されている。バイアス電圧発生回路は、第１のＭＯＳ可変キャパシタセルを含む第１複数のＭＯＳ可変キャパシタセルをバイアスすることによって、第１の可変キャパシタアレイの静電容量を制御するように構成されている。

別の局面において、可変キャパシタアレイをバイアスする方法が提供される。方法は、バイアス電圧発生回路を用いて、第１のバイアス電圧を生成するステップと、制御信号に基づいて、２つ以上の不連続バイアス電圧レベルから電圧レベルを選択するステップと、バイアス電圧生成回路を用いて、第１のバイアス電圧を選択された電圧レベルに制御するステップと、バイアス信号を用いて、第１の金属酸化物半導体（ＭＯＳ）可変キャパシタセルをバイアスするステップとを備える。第１のＭＯＳ可変キャパシタセルは、逆直列構成または逆並列構成に配置された第１のＭＯＳキャパシタと第２のＭＯＳキャパシタとを含む。第１のバイアス電圧を用いて第１のＭＯＳ可変キャパシタセルをバイアスするステップは、第１のＭＯＳキャパシタのアノードとカソードとの間に第１のバイアス電圧を印加するステップと、第２のＭＯＳキャパシタのアノードとカソードとの間に第１のバイアス電圧を印加するステップとを含む。

別の局面において、装置が提供される。装置は、複数の可変キャパシタアレイを含む無線周波（ＲＦ）信号処理回路を備える。可変キャパシタアレイは、第１の可変キャパシタアレイを含む。第１の可変キャパシタアレイは、第１複数の金属酸化物半導体（ＭＯＳ）可変キャパシタセルを備え、第１複数のＭＯＳ可変キャパシタセルは、第１のＭＯＳキャパシタと第２のＭＯＳキャパシタとを含む。第１のＭＯＳ可変キャパシタと第２のＭＯＳキャパシタとは、逆直列構成または逆並列構成に配置される。第１の可変キャパシタアレイは、バイアス電圧発生回路をさらに備える。バイアス電圧発生回路は、第１複数のＭＯＳ可変キャパシタセルをバイアスすることによって、第１の可変キャパシタアレイの静電容量を制御するように構成されている。

別の局面において、可変キャパシタ装置が提供される。この装置は、第１の端子と、第２の端子と、複数の制御入力信号を受信するための複数の制御ワード入力端子と、複数のキャパシタンスセルとを備える。各セルは、第１の端子と第２の端子との間に連結され、各ユニットキャパシタンスセルは、１対の受動型二端子キャパシタ構成要素を含む。各キャパシタ構成要素は、アノード端子と、カソード端子と、バイアス電圧入力端子とを含む。１対のキャパシタは、第１のキャパシタのアノードが第２のキャパシタのカソードに接続されかつ第２のキャパシタのアノードが第１のキャパシタのカソードに接続されるように、逆並列に接続される。この装置は、制御入力信号の状態に応じて、キャパシタンスセルに印加されるバイアス電圧を選択的に制御するための制御回路をさらに備える。この制御回路は、複数の制御ワード入力端子と複数のバイアス電圧入力端子とに接続される。

一実施形態に係る無線周波（ＲＦ）システムを示す概略図である。 一実施形態に係るプログラム可能なフィルタを示す概略図である。 一実施形態に係るＲＦ信号処理回路を示す概略図である。 別の実施形態に係るＲＦ信号処理回路を示す概略図である。 一実施形態に係る集積回路（ＩＣ）を示す概略図である。 静電容量対バイアス電圧の一例を示すグラフである。 静電容量対バイアス電圧の一例を示すグラフである。 他の実施形態に係るＩＣを示す概略図である。 一実施形態に係る可変キャパシタセルを示す概略図である。 一実施形態に係る可変キャパシタセルを示す概略図である。 一実施形態に係る可変キャパシタセルを示す概略図である。 一実施形態に係る可変キャパシタセルを示す概略図である。 一実施形態に係る金属酸化物半導体（ＭＯＳ）可変キャパシタセルを示す概略図である。 一実施形態に係る金属酸化物半導体（ＭＯＳ）可変キャパシタセルを示す概略図である。 一実施形態に係る金属酸化物半導体（ＭＯＳ）可変キャパシタセルを示す概略図である。 一実施形態に係る金属酸化物半導体（ＭＯＳ）可変キャパシタセルを示す概略図である。 別の実施形態に係るＭＯＳ可変キャパシタセルを示す概略図である。 別の実施形態に係るＭＯＳ可変キャパシタセルを示す概略図である。 別の実施形態に係るＭＯＳ可変キャパシタセルを示す概略図である。 別の実施形態に係るＩＣを示す概略図である。 別の実施形態に係るＩＣを示す概略図である。 一実施形態に係るＩＣの断面を示す概略図である。 一実施形態に係るＭＯＳキャパシタを示す断面図である。 別の実施形態に係るＭＯＳキャパシタを示す断面図である。

実施形態の詳細な説明
以下、特定の実施形態の詳細な説明は、本発明の具体的な実施形態のさまざまな記述を提示する。しかしながら、本発明は、特許請求の範囲によって定義および包含される多数の異なる方法で具体化することができる。この説明では、図面が参照され、同様の参照番号が同一または機能的に類似の要素を示す。

可変キャパシタアレイ装置およびその方法が本明細書に提供される。特定の構成において、装置は、可変キャパシタアレイと、バイアス電圧発生回路とを含む。可変キャパシタアレイは、複数の金属酸化物半導体（ＭＯＳ）可変キャパシタセルを含むことができる。複数のＭＯＳ可変キャパシタセルは、逆並列構成または逆直列構成に実装される１対以上のＭＯＳキャパシタを含む。いくつかの実現例において、ＭＯＳ可変キャパシタセルは、可変キャパシタアレイの無線周波（ＲＦ）入力端とＲＦ出力端との間に互いに並列に電気的に接続されている。バイアス電圧生成回路は、ＭＯＳ可変キャパシタセルのＭＯＳキャパシタをバイアスするためのバイアス電圧を生成する。

ＭＯＳキャパシタは、アノードとして動作するゲートと、互いに電気的に接続され、カソードとして動作するソースおよびドレインとを含むことができる。また、ＭＯＳキャパシタのアノードとカソードとの間に印加されるＤＣバイアス電圧を用いて、ＭＯＳキャパシタの静電容量を制御することができる。特定の構成において、ＭＯＳ可変キャパシタセルは、逆並列構成および／または逆直列構成に実装される１対以上のＭＯＳキャパシタを含む。本明細書において、１対のＭＯＳキャパシタを逆並列または反並列構成に電気的に接続することができる。この場合、第１のＭＯＳキャパシタのアノードは、第２のＭＯＳキャパシタのカソードと電気的に接続され、第１のＭＯＳキャパシタのカソードは、第２のＭＯＳキャパシタのアノードに電気的に接続される。また、１対のＭＯＳキャパシタを逆直列または反直列構成に電気的に接続することができる。この場合、第１のＭＯＳキャパシタのアノードと第２のＭＯＳキャパシタのアノードとが互いに直列接続され、または第１のＭＯＳキャパシタのカソードと第２のＭＯＳキャパシタのカソードとが互いに電気的に接続されるように、１対のＭＯＳキャパシタは、電気的に直列接続される。これらの構成は、図７Ａ〜７Ｄに関連して以下でより詳細に説明される。

特定の構成において、バイアス電圧発生回路は、特定のＭＯＳ可変キャパシタセルのＭＯＳキャパシタを高線形性を有する２つ以上の不連続バイアス電圧レベルから選択された電圧レベルにバイアスすることができる。したがって、ＭＯＳキャパシタを連続調整電圧範囲から選択されたバイアス電圧レベルにバイアスするよりも、バイアス電圧生成回路は、高線形性を有するバイアス電圧レベルの離散集合から特定セルのバイアス電圧レベルを選択することによって、ＭＯＳキャパシタのバイアス電圧を生成する。一実施形態において、バイアス電圧発生回路は、特定のＭＯＳキャパシタをＭＯＳキャパシタの蓄積モードに関連する第１のバイアス電圧レベルまたはＭＯＳキャパシタの反転モードに関連する第２のバイアス電圧レベルのいずれかにバイアスする。

本明細書に使用されるようにおよび当該技術分野において通常の知識を有する者に理解されるように、ＭＯＳキャパシタまたはＭＯＳ可変キャパシタという用語は、絶縁ゲートから作られた任意種類のキャパシタを指す。これらのＭＯＳキャパシタまたはＭＯＳ可変キャパシタは、アルミニウムなどの金属から作られたゲートと、酸化ケイ素から作られた誘電体領域とを有することができる。しかしながら、代替的には、これらのＭＯＳキャパシタまたはＭＯＳ可変キャパシタは、ポリシリコンのような非金属材料から作られたゲートを有することができ、シリコン酸化物のみではなく、高誘電率（high-k）誘電体などの他の誘電体を用いて実現された誘電体領域を有することができる。

特定の実施形態において、可変キャパシタアレイは、可変キャパシタアレイのＲＦ入力端とＲＦ出力端との間の信号経路内にスイッチを有さない。スイッチは、挿入損失の導入、Ｑ値の劣化および／または線形性の低下を引起すことができる。したがって、スイッチの開閉によりキャパシタバンクからアクティブキャパシタの数を設定することによって、静電容量の調整を提供することよりも、ＭＯＳ可変キャパシタセルのＭＯＳキャパシタを異なるバイアス電圧レベルにバイアスすることにより可変キャパシタアレイの所望の全体静電容量を提供することによって、静電容量の調整を提供することができる。特定の構成において、可変キャパシタアレイのＭＯＳ可変キャパシタセルは、同一の重みまたは異なる重みもしくは同一のサイズまたは異なるサイズを有することができる。可変キャパシタアレイの全体静電容量は、ＭＯＳ可変キャパシタセルの静電容量の線形組合に基づいている。

本明細書に開示された可変キャパシタアレイは、比較的小さいサイズ、比較的高いＱ、比較的高い線形性、および／または比較的低い挿入損失を有することができる。さらに、いくつかの実現例において、可変キャパシタアレイは、さまざまな異なる周波数帯域に亘ってフィルタリングを提供するのに十分な調整範囲を提供することができる。したがって、可変キャパシタアレイを用いて、たとえばプログラム可能なフィルタ、プログラム可能な共振器、プログラム可能なアンテナチューナ、プログラム可能なインピーダンス整合ネットワーク、プログラム可能な位相シフタおよび／またはプログラム可能なデュプレクサを含む幅広い範囲のＲＦ電子機器に周波数の調整を提供することができる。

図１は、一実施形態に係る無線周波（ＲＦ）システム１０を示す概略図である。ＲＦシステム１０は、プログラム可能なデュプレクサ１と、アンテナ２と、受信端子ＲＸと、送信端子ＴＸとを含む。ＲＦシステム１０は、スマートフォンなどの無線デバイスの一部を表すことができる。よって、明瞭化のために図１に示されていないが、ＲＦシステム１０は、追加の構成要素および／または回路を含むことができる。

図１に示すように、プログラム可能なデュプレクサ１は、第１のプログラム可能なフィルタ３と、第２のプログラム可能なフィルタ４とを含む。第１のプログラム可能フィルタ３は、アンテナ２に電気的に接続された入力端と、受信端子ＲＸに電気的に接続された出力端とを含む。第１のプログラム可能フィルタ３は、第１の可変キャパシタ構造５をさらに含む。第１の可変キャパシタ構造５を用いて、第１のプログラム可能なフィルタ３のフィルタリング特性、たとえば通過帯域の周波数位置を制御することができる。第２のプログラム可能フィルタ４は、受信端子ＲＸに電気的に接続された入力端と、アンテナ２に電気的に接続された出力端とを含む。第２のプログラム可能フィルタ４は、第２可変キャパシタ構造６をさらに含む。第２可変キャパシタ構造６を用いて、第２のプログラム可能なフィルタ４のフィルタリング特性を制御することができる。

スマートフォン、タブレット、またはラップトップコンピュータなどの無線デバイスは、１つ以上の共通アンテナまたは共有アンテナを使用して、複数の周波数帯域に亘って通信することができる。より広い帯域幅でおよび／または異なる通信ネットワークに亘って送信する希望によって、無線デバイスが通信できる帯域の数の需要が増加している。たとえば、無線デバイスは、たとえばＧＳＭ（登録商標）／ＥＤＧＥ、ＩＭＴ−２０００（３Ｇ）、４Ｇ、ロングタームエボリューション（ＬＴＥ）、進化ＬＴＥ、ＩＥＥＥ８０２．１１（Ｗｉ−Ｆｉ）、モバイルＷｉＭＡＸ、近距離通信（ＮＦＣ）、全地球測位システム（ＧＰＳ）、ＧＬＯＮＡＳＳ、Ｇａｌｉｌｅｏ、Ｂｌｕｅｔｏｏｔｈ（登録商標）などを含むさまざまな通信規格のうち１つ以上を使用して動作するように、規定されることができる。独自の規格も適用可能である。無線デバイスがキャリアアグリゲーションを使用するように規定されている構成では、マルチ帯域通信は、さらに複雑になり得る。

一部の従来の無線デバイスは、多投スイッチと、周波数帯域の各々に関連するデュプレクサとを含むことができ、この多投スイッチを使用して特定の帯域に関連するデュプレクサにアンテナを選択的に連結することができる。デュプレクサは、たとえば表面弾性波（ＳＡＷ）フィルタおよび／または薄膜バルク音響共振器（ＦＢＡＲ）などの受動フィルタリング構造を使用して、帯域のフィルタリングを提供することができる。多投スイッチを使用して、特定の時点で無線デバイスの送信および／または受信に使用される周波数帯域に関連するデュプレクサにアンテナを電気的に連結することができる。

図示の構成において、プログラム可能なデュプレクサ１は、制御信号ＣＮＴＬを用いて第１のプログラム可能なフィルタ３および第２のプログラム可能なフィルタ４をプログラムすることによって、特定の周波数帯域をフィルタリングするように構成されることができる。たとえば、特定の実施形態において、制御信号ＣＮＴＬを用いて第１のプログラム可能フィルタ３の通過帯域の周波数位置を制御することによって、第１の可変キャパシタ構造５の静電容量値を制御することができ、制御信号ＣＮＴＬを用いて第２のプログラム可能フィルタ４の通過帯域の周波数位置を制御することによって、第２の可変キャパシタ構造６の静電容量値を制御することができる。

したがって、多投スイッチおよび各周波数帯域用のデュプレクサを使用する必要を回避しながら、プログラム可能なデュプレクサ１を用いて、マルチ帯域機能を有するＲＦシステム１０を形成することができる。ＲＦシステム１０にプログラム可能なデュプレクサ１を含むことは、多投スイッチを設ける必要なく、送信径路および／または受信径路の挿入損失を低減することができる。また、プログラム可能なデュプレクサ１は、多投スイッチおよび複数のデュプレクサを含む構成に比べて、より小さな面積を有することができる。したがって、プログラム可能なデュプレクサ１を含む無線デバイスは、より小さな外形および／またはより低いコストを有することができる。

図示の構成において、第１の可変キャパシタ構造５および第２の可変キャパシタ構造６の静電容量値は、制御信号ＣＮＴＬを用いて制御されることができる。一実施形態において、制御信号ＣＮＴＬは、直列周辺装置インタフェース（ＳＰＩ）または携帯端末業界プロセッサインタフェース・無線周波フロントエンド（ＭＩＰＩ ＲＦＦＥ）インタフェースなどのようなインタフェースを介して、プログラム可能な共用器１により受信される。２つの例示インターフェースが提供されているが、他のインタフェースを使用することができる。図１の例示において、第１の可変キャパシタ構造５および第２の可変キャパシタ構造６は、共通の制御信号ＣＮＴＬを受信するが、たとえば別々の制御信号を用いて第１の可変キャパシタ構造５および第２の可変キャパシタ構造６を制御する実装などの他の構成も、可能である。

特定の構成において、第１の可変キャパシタ構造５および／または第２の可変キャパシタ構造６は、本明細書に記載された１つ以上の可変キャパシタアレイを用いて実装される。

一実施形態において、第１の可変キャパシタ構造５および第２の可変キャパシタ構造６は、金属酸化物半導体（ＭＯＳ）キャパシタを含む可変キャパシタアレイを用いて実装され、他の特定の調整可能な静電容量構造よりも強化された性能を提供することができる。たとえば、特定の微小電気機械システム（ＭＥＭＳ）キャパシタは、低いＱ値、低い信頼性および／または制限された調整範囲を示す。さらに、共振器を連結する他の手法は、大きなサイズおよび／または高いコストという問題に直面し、スマートフォンなどの特定の設備に不適当である。

ＲＦシステム１０は、１つ以上の可変キャパシタアレイを含むことができるシステムの一例を示しているが、本明細書に記載の可変キャパシタアレイは、他のシステムに使用することができる。

図２は、一実施形態に係るプログラム可能なフィルタ２０を示す概略図である。プログラム可能なフィルタ２０は、入力インピーダンス変換器１１と、分割変換器１２と、ＲＦ信号処理回路１３と、合成変換器１４と、出力インピーダンス変換器１５とを含む。プログラム可能なフィルタ２０は、ＲＦ入力端ＩＮと、ＲＦ出力端ＯＵＴとをさらに含む。

プログラム可能なフィルタ２０は、図１に示された第１のプログラム可能フィルタ３および／または第２のプログラム可能フィルタ４を実現するのに適したプログラム可能なフィルタの一実施形態を示している。しかしながら、プログラム可能なフィルタ２０は他のシステムに使用されることができ、および／または、第１のプログラム可能フィルタ３および／または第２のプログラム可能フィルタ４は他の方法で実現されることができる。

入力インピーダンス変換器１１は、ＲＦ入力端ＩＮからＲＦ入力信号を受信し、インピーダンス変換信号２１を生成することができる。入力インピーダンス変換器１１は、入力インピーダンスを出力インピーダンスに変換することができる。たとえば、一実施形態において、入力インピーダンス変換器１１は、約５０Ωの入力インピーダンスを約Ｒ_Ｌの出力インピーダンスに変換する。Ｒ_Ｌは、５０Ω未満、たとえば８Ωである。

このようにプログラム可能なフィルタ２０の入力インピーダンスを変換することにより、ＲＦ入力端ＩＮで受信されたＲＦ入力信号の電圧レベルに比べて、より小さい電圧レベルを有するインピーダンス変換信号２１を生成することができる。たとえば、プログラム可能なフィルタ２０が約５０Ωの入力インピーダンスを有する場合、インピーダンス変換信号２１の電圧レベルは、ＲＦ入力信号の電圧レベルよりも

小さくすることができる。
分割変換器１２は、入力インピーダンス変換器１１からインピーダンス変換信号２１を受信し、Ｎ個（Ｎは、２以上の整数である）の分割信号を生成することができる。図示の構成において、分割変換器１２は、第１の分割信号２２ａと、第２の分割信号２２ｂと、第３分割信号２２ｃとを生成する。Ｎ＝３の例が示されているが、本明細書により開示された原理および利点は、２、３、４、５または６以上を含む広い範囲の整数Ｎ値に適用可能である。

インピーダンス変換信号２１をＮ個の分割信号に分割することは、ＲＦ入力信号の電圧レベルをさらにＮ倍に低減することができる。また、分割変換器１２を含むことは、インピーダンスをＮ倍に低減することができる。たとえば、入力インピーダンス変換器１１の出力インピーダンスが値Ｒ_Ｌを有する場合、分割変換器１２の各出力端の出力インピーダンスは、値Ｒ_Ｌ／Ｎを有することができる。

図２に示すように、ＲＦ信号処理回路１３は、第１の分割信号２２ａ、第２の分割信号２２ｂおよび第３の分割信号２２ｃをそれぞれ受信し、第１の処理されたＲＦ信号２３ａ、第２の処理されたＲＦ信号２３ｂおよび第３の処理されたＲＦ信号２３ｃをそれぞれ生成することができる。図２に示すように、ＲＦ信号処理回路１３は、ＲＦ信号処理回路１３のフィルタリング特性を制御するために使用可能な可変キャパシタアレイ１６を含む。ＲＦ信号処理回路１３は、さらに、可変キャパシタアレイ１６の静電容量を制御するために使用可能な制御信号ＣＮＴＬを受信する。

図示のＲＦ信号処理回路１３は、分割変換器１２によって生成された分割信号２２ａ〜２２ｃをそれぞれ処理することによって、処理された信号２３ａ〜２３ｃを生成するために使用されることができる。特定の構成において、ＲＦ信号処理回路１３は、ＲＦ信号処理回路の入力端と出力端との間の信号経路に実質的に同様の回路を含むことができる。

合成変換器１４は、処理された信号２３ａ〜２３ｃを受信する。合成変換器１４は、これらの信号を合成することによって合成信号２４を生成することができる。また、合成変換器１４は、インピーダンス変換を提供することができる。たとえば、ＲＦ信号処理回路１３の各出力が約Ｒ_Ｌ／Ｎの出力インピーダンスを有する構成において、合成変換器１４は、約Ｒ_Ｌの出力インピーダンスを有することができる。

出力インピーダンス変換器１５は、合成変換器１４から合成信号２４を受信し、ＲＦ出力端ＯＵＴにＲＦ出力信号を生成する。特定の構成において、合成変換器１４は、５０Ω未満の出力インピーダンスＲ_Ｌを有することができ、出力インピーダンス変換器１５を使用して、約５０Ωの出力インピーダンスを有するＲＦ出力信号を提供することができる。

図示のプログラム可能なフィルタ２０は、ＲＦ信号処理回路１３を用いて分割信号２２ａ〜２２ｃをプログラム可能なフィルタの入力インピーダンスに対してより低いインピーダンスに処理することによって、フィルタリングを提供する。その後、処理された信号２３ａ〜２３ｃは、合成され、インピーダンスを増加するように変換される。たとえば、一実施形態において、プログラム可能なフィルタの出力インピーダンスは、プログラム可能なフィルタの入力インピーダンスにほぼ等しい。

このようにＲＦ入力信号を処理するようにプログラム可能なフィルタ２０を構成することは、プログラム可能なフィルタの電圧処理能力を増加することができる。たとえば、プログラム可能なフィルタ２０が約５０Ωの入力インピーダンスを有する場合、ＲＦ入力信号の電圧レベルは、高電圧条件に敏感である回路を含み得るＲＦ信号処理回路１３に供給される前に

減少されることができる。したがって、図示のプログラム可能なフィルタ２０は、高電圧ＲＦ入力信号を処理するために使用することができ、および／または電圧定在波比（ＶＷＳＲ）の変動に対するロバスト性を向上させることができる。

さらに、ＲＦ信号をより低いインピーダンスに処理するようにプログラム可能なフィルタ２０を構成することは、プログラム可能なフィルタの線形性を高めることができる。一実施形態において、図示の構成は、ＲＦ入力信号がインピーダンス変換または分割されず、ＲＦ信号処理回路に直接供給される構成に比べて、３次相互変調歪み（ＩＭＤ３）を

減少することができる。例示的な一実施例において、Ｎを８に等しくなるように選択することができ、ＲＬを約８Ωにほぼ等しくなるように選択することができ、プログラム可能なフィルタは、約５２ｄＢの線形改善を提供することができる。しかしながら、他の構成も可能である。

図３Ａは、一実施形態に係るＲＦ信号処理回路３０を示す概略図である。ＲＦ信号処理回路３０は、第１のインダクタ−キャパシタ（ＬＣ）回路３１ａと、第２のＬＣ回路３１ｂと、第３のＬＣ回路３１ｃと、第４のＬＣ回路３１ｄと、第５のＬＣ回路３１ｅと、第６のＬＣ回路３１ｆと、第７のＬＣ回路３１ｇと、第８のＬＣ回路３１ｈと、第９のＬＣ回路３１ｉとを備える。ＲＦ信号処理回路３０は、図２のＲＦ信号処理回路１３の一実施形態を示す。

図３Ａに示すように、第１、第２および第３のＬＣ回路３１ａ〜３１ｃは、第１のＲＦ入力端Ｉ_１と第１のＲＦ出力端Ｏ_１との間に直列に配置されている。また、第４、第５および第６のＬＣ回路３１ｄ〜３１ｆは、第２のＲＦ入力端Ｉ_２と第２のＲＦ出力端Ｏ_２との間に直列に配置されている。さらに、第７、第８および第９のＬＣ回路３１ｇ〜３１ｉは、第３のＲＦ入力端Ｉ_３と第３のＲＦ出力端Ｏ_３との間の直列に配置されている。

図３Ａは、３つのＲＦ入力端および３つのＲＦ出力端を備えた構成を示しているが、ＲＦ信号処理回路３０は、より多い入力端および出力端またはより少ない入力端および出力端を備えるように構成されることができる。

ＲＦ信号処理回路３０を使用して、第１〜第３のＲＦ入力端Ｉ_１〜Ｉ_３から受信したＲＦ入力信号を処理し、第１〜第３のＲＦ出力端Ｏ_１〜Ｏ_３にＲＦ出力信号を生成することができる。図３Ａに示すように、ＲＦ信号処理回路３０は、第１〜第９のＬＣ回路３１ａ〜３１ｉに関連する可変静電容量を制御するために使用可能な制御信号ＣＮＴＬを受信する。制御信号ＣＮＴＬを用いて、ＬＣ回路の静電容量を制御することによって、ＲＦ信号処理回路３０の周波数応答を調整することができる。

一実施形態において、ＲＦ信号処理回路３０は、バンドパスフィルタとして動作するように構成され、制御信号ＣＮＴＬは、バンドパスフィルタの通過帯域の周波数位置を制御するために使用することができる。しかしながら、他の構成も可能である。

図３Ａに示された構成は、各々の入力端と出力端との間に直列に配置された３つのＬＣ回路を含むが、より多いまたはより少ないＬＣ回路および／または他の処理回路を含むことができる。

これらの直列ＬＣ回路は、ＬＣ回路の個々の回路構成要素の電圧降下を制限することにより、ＲＦ信号処理回路の電圧処理能力を向上させることができる。たとえば、特定の実現例において、ＬＣ回路３１ａ〜３１ｉは、大きなゲート−ドレイン電圧および／またはゲート−ソース電圧によって損傷され得るＭＯＳキャパシタを用いて実現される。２つ以上のＬＣ回路を直列に配置することにより、各々の入力端と出力端との間に単一のＬＣ回路を含む構成に比べて、動作中にＭＯＳキャパシタの両端の電圧降下を大きくすることができる。

ＲＦ信号処理回路３０は、図２のＲＦ信号処理回路１３の一実施形態を示す。たとえば、特定の構成において、第１〜第３の入力ＲＦ入力端Ｉ_１〜Ｉ_３は、第１〜第３のＲＦ分割信号２２ａ〜２２ｃをそれぞれ受信することができ、第１〜第３のＲＦ出力端Ｏ_１〜Ｏ_３は、第１〜第３の処理信号２３ａ〜２３ｃをそれぞれ生成することができる。

ＲＦ信号処理回路３０は、第１のＲＦ入力端Ｉ_１と第１のＲＦ出力端Ｏ_１との間の第１の信号経路と、第２のＲＦ入力端Ｉ_２と第２のＲＦ出力端Ｏ_２との間の第２の信号経路と、第３のＲＦ入力端Ｉ_３と第３のＲＦ出力端Ｏ_３との間の第３の信号経路とを含む。特定の構成において、第１〜第３の信号経路の対応位置の間に、１つ以上の電気接続を設けることができる。たとえば、いくつかの実現例において、ＲＦ信号処理回路３０を用いて、第１〜第３の入力ＲＦ入力端Ｉ_１〜Ｉ_３から受信された実質的に同一のＲＦ入力信号をそれぞれ処理することによって、第１〜第３のＲＦ出力端Ｏ_１〜Ｏ_３に実質的に同一のＲＦ出力信号を生成する。このような構成において、これらの対応位置が実質的に同一の電圧レベルを有するため、信号経路の対応位置に沿って電気接続を設けることができる。そのような電気接続の例は、図３Ａに破線で示されている。

図３Ｂは、別の実施形態に係るＲＦ信号処理回路４０を示す概略図である。ＲＦ信号処理回路４０は、第１のＬＣ回路４１ａと、第２のＬＣ回路４１ｂと、第３のＬＣ回路４１ｃと、第４のＬＣ回路４１ｄと、第５のＬＣ回路４１ｅと、第６のＬＣ回路４１ｆと、第７のＬＣ回路４１ｇと、第８のＬＣ回路４１ｈと、第９のＬＣ回路４１ｉとを含む。

第１〜第９のＬＣ回路４１ａ〜４１ｉの各々は、入力端と出力端とを備える。第１、第２および第３のＬＣ回路４１ａ〜４１ｃは、第１のＲＦ入力端Ｉ_１と第１のＲＦ出力端Ｏ_１との間に直列に配置されている。また、第４、第５および第６のＬＣ回路４１ｄ〜４１ｆは、第２のＲＦ入力端Ｉ_２と第２のＲＦ出力端Ｏ_２との間に直列に配置されている。さらに、第７、第８および第９のＬＣ回路は、第３のＲＦ入力端Ｉ_３と第３のＲＦ出力端Ｏ_３との間の直列に配置されている。

第１のＬＣ回路４１ａは、第１の可変キャパシタ４３ａと、第２の可変キャパシタ４４ａと、第１のインダクタ４５ａと、第２のインダクタ４６ａと、第３のインダクタ４７ａとを含む。第１の可変キャパシタ４３ａは、第１のＬＣ回路４１ａの入力端に電気的に接続された第１の端部と、第１のインダクタ４５ａの第１の端部に電気的に接続された第２の端部とを含む。第１のインダクタ４５ａは、さらに、第２のインダクタ４６ａの第１の端部および第３のインダクタ４７ａの第１の端部に電気的に接続された第２の端部を含む。第２の可変キャパシタ４４ａは、第２のインダクタ４６ａの第２の端部に電気的に接続された第１の端部と、たとえば接地または低パワー電源のような第１の電圧Ｖ_１に電気的に接続された第２の端部とを含む。第３のインダクタ４７ａは、さらに、第１のＬＣ回路４１ａの出力端に電気的に接続された第２の端部を含む。

第２〜第９のＬＣ回路４１ｂ〜４１ｉは、第１の可変キャパシタ４３ｂ〜４３ｉと、第２の可変キャパシタ４４ｂ〜４４ｉと、第１インダクタ４５ｂ〜４５ｉと、第２のインダクタ４６ｂ〜４６ｉと、第３のインダクタ４７ｂ〜４７ｉとをそれぞれ備える。第２〜第９のＬＣ回路４１ｂ〜４１ｉのさらなる詳細は、第１のＬＣ回路４１ａに関して上述したものと同様であってもよい。

制御信号ＣＮＴＬを用いて、第１〜第９のＬＣ回路４１ａ〜４１ｉの可変キャパシタの可変静電容量を制御することによって、ＲＦ信号処理回路４０の通過帯域を制御することができる。特定の実現例において、第１〜第９のＬＣ回路４１ａ〜４１ｉのインダクタンスは、実質的に一定または不変である。

特定の構成において、ＲＦ信号処理回路の可変キャパシタの全部または一部は、１つ以上の集積回路上に製作された可変キャパシタアレイを用いて実現される。たとえば、図３Ｂに示すように、一実施形態において、第１の可変キャパシタ４３ａと、第４の可変キャパシタ４３ｄと、第７の可変キャパシタ４４ｇとは、３つの可変キャパシタアレイとして、第１のＩＣ５０上に製作される。また、図３Ｂに示された他の可変キャパシタは、可変キャパシタアレイとして、第１のＩＣ５０または１つ以上の追加ＩＣ上に製作されることができる。可変キャパシタを可変キャパシタアレイとして実装する一例を説明したが、他の構成も可能である。

図４は、一実施形態に係る集積回路（ＩＣ）６０を示す概略図である。ＩＣ６０は、第１の可変キャパシタアレイ６１と、第２の可変キャパシタアレイ６２と、第３の可変キャパシタアレイ６３と、バイアス電圧生成回路６４とを含む。ＩＣ６０は、第１のＲＦ入力端ＲＦ_ＩＮ１と、第２のＲＦ入力端ＲＦ_ＩＮ２と、第３のＲＦ入力端ＲＦ_ＩＮ３と、第１のＲＦ出力端ＲＦ_ＯＵＴ１と、第２のＲＦ出力端ＲＦ_ＯＵＴ２と、第３のＲＦ出力端ＲＦ_ＯＵＴ３とを備える。

第１の可変キャパシタアレイ６１は、第１の可変キャパシタセル７１ａと、第２の可変キャパシタセル７１ｂと、第３の可変キャパシタセル７１ｃとを含む。第１〜第３のキャパシタセル７１ａ〜７１ｃは、第１のＲＦ入力端ＲＦ_ＩＮ１と第１のＲＦ出力端ＲＦ_ＯＵＴ１との間に並列に電気接続されている。第２の可変キャパシタアレイ６２は、第１の可変キャパシタセル７２ａと、第２の可変キャパシタセル７２ｂと、第３の可変キャパシタセル７２ｃとを含む。第１〜第３のキャパシタセル７２ａ〜７２ｃは、第２のＲＦ入力端ＲＦ_ＩＮ２と第２のＲＦ出力端ＲＦ_ＯＵＴ２との間に並列に電気接続されている。第３の可変キャパシタアレイ６３は、第１の可変キャパシタセル７３ａと、第２の可変キャパシタセル７３ｂと、第３の可変キャパシタセル７３ｃとを含む。第１〜第３のキャパシタセル７３ａ〜７３ｃは、第３のＲＦ入力端ＲＦ_ＩＮ３と第３のＲＦ出力端ＲＦ_ＯＵＴ３との間に並列に電気接続されている。

図４は、３つの可変キャパシタアレイを含むようにＩＣ６０を示しているが、より多いまたはより少ない可変キャパシタアレイを含むようにＩＣ６０を構成することができる。他の実施形態において、ＩＣ６０は、約４〜約１６個の可変キャパシタアレイを含むことができる。しかしながら、他の構成も可能である。

また、図４は、３つの可変キャパシタセルを含むように各可変キャパシタアレイを示しているが、より多いまたはより少ない可変キャパシタセルを含むように可変キャパシタアレイを構成することができる。一実施形態において、ＩＣ６０は、約６〜約１２個の可変キャパシタセルを含む。しかしながら、他の数の可変キャパシタセルを含むように可変キャパシタアレイを構成することができる。

バイアス電圧発生回路６４は、制御信号ＣＮＴＬを受信し、第１バイアス電圧Ｖ_{ＢＩＡＳ１}と第２バイアス電圧Ｖ_{ＢＩＡＳ２}と第３のバイアス電圧Ｖ_{ＢＩＡＳ３}とを生成する。図４に示すように、第１のバイアス電圧Ｖ_{ＢＩＡＳ１}は、第１の可変キャパシタアレイ６１の第１の可変キャパシタセル７１ａと、第２の可変キャパシタアレイ６２の第１の可変キャパシタセル７２ａと、第３の可変キャパシタアレイ６３の第１の可変キャパシタセル７３ａとに提供される。また、第２のバイアス電圧Ｖ_{ＢＩＡＳ２}は、第１の可変キャパシタアレイ６１の第２の可変キャパシタセル７１ｂと、第２の可変キャパシタアレイ６２の第２の可変キャパシタセル７２ｂと、第３の可変キャパシタアレイ６３の第３の可変キャパシタセル７３ｂとに提供される。さらに、第３のバイアス電圧Ｖ_{ＢＩＡＳ３}は、第１の可変キャパシタアレイ６１の第３の可変キャパシタセル７１ｃと、第２の可変キャパシタアレイ６２の第３の可変キャパシタセル７２ｃと、第３の可変キャパシタアレイ６３の第３の可変キャパシタセル７３ｃとに提供される。

バイアス電圧発生回路６４を用いて、第１、第２および第３のバイアス電圧Ｖ_{ＢＩＡＳ１}〜Ｖ_{ＢＩＡＳ３}の電圧レベルを制御することによって、第１〜第３の可変キャパシタアレイ６１〜６３の静電容量を制御することができる。

一実施形態において、図示の可変キャパシタセルは、ＭＯＳトランジスタを用いて実装される。また、第１〜第３のバイアス電圧Ｖ_{ＢＩＡＳ１}〜Ｖ_{ＢＩＡＳ３}を用いて、ＭＯＳトランジスタを小静電容量変動量に関連し、従って高線形性に関連する２つ以上のバイアス電圧にバイアスすることができる。たとえば、一実施形態において、第１〜第３のバイアス電圧Ｖ_{ＢＩＡＳ１}〜Ｖ_{ＢＩＡＳ３}を制御して、ＭＯＳキャパシタを蓄積モードまたは反転モードにバイアスすることによって、アレイの全体的な静電容量を制御することができる。

特定の構成において、ＭＯＳキャパシタは、ディープサブミクロン（ＤＳＭ）ＣＭＯＳプロセスなどの相補型金属酸化膜半導体（ＣＭＯＳ）プロセスを用いて製造されることができる。しかしながら、たとえば、シリコンオンインシュレータ（ＳＯＩ）プロセスを用いてＭＯＳキャパシタを製造する実装を含む他の構成も可能である。

本明細書の特定の構成において、可変キャパシタセルは、逆並列構成または逆直列構成に実装された１対以上のＭＯＳキャパシタを含むことができる。このように可変キャパシタセルを構成すると、ＲＦ信号が存在する場合に可変キャパシタセルの静電容量の変動を軽減することができる。

図４に示すように、バイアス電圧生成回路６４は、制御信号ＣＮＴＬを受信する。この制御信号ＣＮＴＬを用いて、第１、第２および第３のバイアス電圧Ｖ_{ＢＩＡＳ１}〜Ｖ_{ＢＩＡＳ３}の電圧レベルを選択することができる。特定の構成において、可変キャパシタアレイ６１〜６３の各々は、キャパシタセルの重みバンクを含む。たとえば、一実施形態において、第１の可変キャパシタセル７１ａ、第２の可変キャパシタセル７１ｂおよび第３の可変キャパシタセル７１ｃは、異なる静電容量の重みまたはサイズを有する。たとえば、特定の可変キャパシタアレイの可変キャパシタセルのサイズを２倍に大きくすることができる。

ＩＣ６０は、第１の可変キャパシタアレイ６１の第１のＲＦ入力端ＲＦ_ＩＮ１と第１のＲＦ出力端ＲＦ_ＯＵＴ１との間の第１の信号経路を含む。また、ＩＣ６０は、第２の可変キャパシタアレイ６２の第２のＲＦ入力端ＲＦ_ＩＮ２と第２のＲＦ出力端ＲＦ_ＯＵＴ２との間の第２の信号経路、および第３の可変キャパシタアレイ６３の第３のＲＦ入力端ＲＦ_ＩＮ３と第３のＲＦ出力端ＲＦ_ＯＵＴ３との間の第３の信号経路を含む。

特定の実施形態において、ＩＣ６０は、可変キャパシタアレイのＲＦ入力端とＲＦ出力端との間の信号経路内にスイッチを含まない。このように可変キャパシタアレイを構成することにより、可変キャパシタアレイは、スイッチを介して個別のキャパシタを選択することによって静電容量を提供する構成に比べて、より低い挿入損失および／またはより高い線形性を有することができる。

図４に示すように、複数の可変キャパシタのアレイは、共通のＩＣ上に製作されることができ、制御信号を共有する一方、異なるＲＦ信号を受信することができる。しかしながら、別々の制御信号を受信するように実装された可変キャパシタアレイなどの他の構成も可能である。

図５Ａおよび５Ｂは、静電容量対バイアス電圧の２つの例を示すグラフである。図５Ａは、静電容量対電圧の第１のグラフ９１を示しており、図５Ｂは、静電容量対電圧の第２のグラフ９２を示している。

第１のグラフ９１は、一例としてのｎ型ＭＯＳキャパシタの高周波静電容量−電圧（ＣＶ）曲線９３を含む。ＣＶ曲線９３に示されたように、ＭＯＳキャパシタの静電容量は、バイアス電圧レベルとともに増加することができる。静電容量の増加は、動作領域または動作モードの間のＭＯＳキャパシタの移行に関連する。たとえば、低バイアス電圧レベルでは、ＭＯＳキャパシタは、蓄積モードで動作することができる。蓄積モードにおいて、ゲート誘電体／半導体界面の近くの多数キャリアの濃度は、半導体のバックグラウンド多数キャリアの濃度よりも大きくなる。また、バイアス電圧の電圧レベルが上昇すると、ＭＯＳキャパシタは、蓄積モードから空乏モードに移行することができる。空乏モードにおいて、ゲート誘電体／半導体界面の近くの少数キャリアおよび多数キャリアの濃度は、バックグラウンド多数キャリアの濃度よりも小さくなる。さらに、バイアス電圧の電圧レベルがさらに上昇すると、ＭＯＳキャパシタは、空乏モードから反転モードに移行することができる。反転モードにおいて、ゲート誘電体／半導体界面の近くの少数キャリアの濃度は、バックグラウンド多数キャリアの濃度よりも大きくなる。

第１のグラフ９１は、ＭＯＳキャパシタをバイアス電圧レベルＶ_ＢにバイアスするときのＡＣ信号成分９４を含むように描かれている。ＡＣ信号成分９４が存在しない場合、ＭＯＳキャパシタは、静電容量Ｃを有する。しかしながら、図５Ａに示すように、ＡＣ信号成分９４は、静電容量変動９５を生成することができる。この静電容量変動９５は、ＡＣ信号成分９４によって生成された静電容量変動に関連する。

図５Ｂを参照して、第２のグラフ９２は、上述したものと同様なＣＶ曲線９３を含む。第２のグラフ９２は、ＭＯＳキャパシタを第１のバイアス電圧レベルＶ_Ｂ１にバイアスすることに関連する第１のＡＣ信号成分９６と、ＭＯＳキャパシタを第２のバイアス電圧レベルＶ_Ｂ２にバイアスすることに関連する第２のＡＣ信号成分９７を含むように描かれている。

図５Ｂに示すように、第１のＡＣ信号成分９６は、第１の静電容量変動９８を生成することができ、第２のＡＣ信号成分９７は、第２の静電容量変動９９を生成することができる。

第１のバイアス電圧レベルＶ_Ｂ１または第２のバイアス電圧レベルＶ_Ｂ２にバイアスされる場合、ＭＯＳキャパシタは、ＡＣ信号の範囲に変動する静電容量を有することができる。しかしながら、第１のバイアス電圧レベルＶ_Ｂ１および第２のバイアス電圧レベルＶ_Ｂ２は、ＭＯＳキャパシタが比較的小さな静電容量変動または変化を有するＤＣバイアスポイントに関連付けられることができる。

したがって、図５Ａの比較的大きな振幅で変動する静電容量変動９５とは対照的に、図５Ｂの第１の静電容量変動９８および第２の静電容量変動９９は、比較的小さな振幅で変動する。

本明細書の特定の実施形態において、可変キャパシタアレイは、小さな静電容量変動に関連するバイアス電圧にバイアスされたＭＯＳキャパシタを含む。このようにＭＯＳキャパシタをバイアスすることにより、可変キャパシタアレイは、高線形性を示すことができる。

このような可変キャパシタアレイは、複数の周波数帯域を使用するシステムに動作される場合、より少さい静電容量変動を有することができる。たとえば、図１のプログラム可能なデュプレクサ１のようなプログラム可能なデュプレクサに含まれる場合、可変キャパシタアレイは、広幅周波数によって分離された周波数帯域に調整されても、比較的一定の静電容量を提供することができる。

特定の実施形態において、第１のバイアス電圧レベルＶ_Ｂ１は、蓄積モードでＭＯＳキャパシタを動作させるように選択され、第２のバイアス電圧レベルＶ_Ｂ２は、反転モードでＭＯＳキャパシタを動作させるように選択される。特定の構成において、このようにＭＯＳキャパシタをバイアスすることにより、３：１以上のキャパシタンス調整範囲を達成することができる。しかしながら、たとえば、ＭＯＳキャパシタを製造するために使用される特定の製造プロセスに関連する調整範囲を含む他の調整範囲を実現することもできる。

図６は、別の実施形態に係るＩＣ１００を示す概略図である。ＩＣ１００は、可変キャパシタアレイ１０１と、バイアス電圧発生回路１０４とを含む。図６に示された構成において、ＩＣ１００は、１つの可変キャパシタアレイを含むが、追加の可変キャパシタアレイおよび／または他の回路を含むようにＩＣ１００を構成することができる。

可変キャパシタアレイ１０１は、ＲＦ入力端ＲＦ_ＩＮとＲＦ出力端ＲＦ_ＯＵＴとの間に並列に電気接続された第１のＭＯＳ可変キャパシタセル１１１ａと、第２のＭＯＳ可変キャパシタセル１１１ｂと、第３のＭＯＳ可変キャパシタセル１１１ｃとを含む。図示の可変キャパシタアレイ１０１は、３つのＭＯＳ可変キャパシタセルを含むが、より多いまたはより少ないＭＯＳ可変キャパシタセルを含むように可変キャパシタアレイ１０１を構成することができる。

バイアス電圧生成回路１０４は、制御信号ＣＮＴＬを受信し、第１のＭＯＳ可変キャパシタセル１１１ａ用の第１のバイアス電圧１０５ａと、第２のＭＯＳ可変キャパシタセル１１１ｂ用の第２バイアス電圧１０５ｂと、第３のＭＯＳ可変キャパシタセル１１１ｃ用の第３バイアス電圧１０５ｃとを生成する。

図示の構成において、制御信号ＣＮＴＬを用いて、第１のバイアス電圧１０５ａの電圧レベルを第１のバイアス電圧レベルＶ_Ｂ１または第２のバイアス電圧レベルＶ_Ｂ２に設定することができる。同様に、制御信号ＣＮＴＬを用いて、第２のバイアス電圧１０５ｂの電圧レベルを第１のバイアス電圧レベルＶ_Ｂ１または第２のバイアス電圧レベルＶ_Ｂ２に設定し、第３のバイアス電圧１０５ｃの電圧レベルを第１のバイアス電圧レベルＶ_Ｂ１または第２のバイアス電圧レベルＶ_Ｂ２に設定することができる。

バイアス電圧の電圧レベルを第１のバイアス電圧レベルＶ_Ｂ１または第２のバイアス電圧レベルＶ_Ｂ２に制御することにより、可変キャパシタアレイ１０１は、ＲＦ信号がＲＦ入力端ＲＦ_ＩＮに存在する場合に小さな静電容量変動を示すことができる。したがって、可変キャパシタアレイ１０１は、ＲＦ信号が存在する場合に高線形性を示すことができる。

制御信号ＣＮＴＬは、可変キャパシタアレイ１０１の全体的な静電容量を制御することができる。たとえば、第１、第２および第３のＭＯＳキャパシタセル１１１ａ〜１１１ｃのサイズは、互いに対して重み付けられることができ、可変キャパシタアレイ１０１の全体的な静電容量は、可変キャパシタアレイのＭＯＳ可変キャパシタセルの静電容量の和に依存することができる。

一実施形態において、たとえば、可変キャパシタアレイのＭＯＳ可変キャパシタセルを２倍に拡大する。たとえば、可変キャパシタアレイの第２のＭＯＳ可変キャパシタセルは、可変キャパシタアレイの第１のＭＯＳ可変キャパシタセルに対して、２倍のサイズを有することができる。さらに、アレイの第ｎのＭＯＳ可変キャパシタセルは、第１のＭＯＳ可変キャパシタセルに対して、約２^ｎ−１倍のサイズを有することができる（ｎは、２以上の整数である）。可変キャパシタアレイの１つの可能なサイズ変更案を説明したが、他の構成も可能である。

可変キャパシタアレイが互いに２倍に拡大されたｎ個のＭＯＳ可変キャパシタセルを含む場合、バイアス電圧発生回路１０４は、第１のバイアス電圧レベルＶ_Ｂ１または第２のバイアス電圧レベルＶ_Ｂ２を用いてアレイの第１のＭＯＳ可変キャパシタセルをバイアスすることによって、第１のＭＯＳ可変キャパシタセルの静電容量をＣ_１またはＣ_２に制御することができる。また、バイアス電圧発生回路１０４は、第１のバイアス電圧レベルＶ_Ｂ１または第２のバイアス電圧レベルＶ_Ｂ２を用いてアレイの第２のＭＯＳ可変キャパシタセルをバイアスすることによって、第２のＭＯＳ可変キャパシタセルの静電容量を２^１＊Ｃ_１または２^１＊Ｃ_２に制御することができる。さらに、バイアス電圧発生回路１０４は、第１のバイアス電圧レベルＶ_Ｂ１または第２のバイアス電圧レベルＶ_Ｂ２を用いてアレイの第ｎのＭＯＳ可変キャパシタセルをバイアスすることによって、第ｎのＭＯＳ可変キャパシタセルの静電容量を２^ｎ−１＊Ｃ_１または２^ｎ−１＊Ｃ_２に制御することができる。

バイアス電圧を２つの電圧レベルのいずれかに制御するようにバイアス電圧発生回路１０４を構成することは、制御信号ＣＮＴＬに関連する符号化案を簡略化することができる。たとえば、このような構成において、制御信号ＣＮＴＬは、デジタル制御信号を含むことができ、デジタル制御信号の各ビットを用いてアレイのバイアス電圧を特定のバイアス電圧レベルに制御することができる。制御信号ＣＮＴＬの１つの可能な符号化案を説明したが、他の構成も可能である。

図７Ａ〜７Ｄは、さまざまな実施形態に係る可変キャパシタセルを示す概略図である。図７Ａ〜７Ｄの可変キャパシタセルは、本明細書に記載の可変キャパシタアレイのいずれかに使用されることができる。

図７Ａは、一実施形態に係る可変キャパシタセル１２０を示す概略図である。可変キャパシタセル１２０は、第１の可変キャパシタ１２１と、第２の可変キャパシタ１２２とを含む。可変キャパシタセル１２０は、さらに、ＲＦ入力端ＲＦ_ＩＮと、ＲＦ出力端ＲＦ_ＯＵＴとを含む。

第１の可変キャパシタ１２１は、ＲＦ入力端ＲＦ_ＩＮに電気的に接続されたアノードと、ＲＦ出力端ＲＦ_ＯＵＴに電気的に接続されたカソードとを含む。第２の可変キャパシタ１２２は、ＲＦ出力端ＲＦ_ＯＵＴに電気的に接続されたアノードと、ＲＦ入力端ＲＦ_ＩＮに電気的に接続されたカソードとを含む。

図示の構成において、第１の可変キャパシタ１２１および第２の可変キャパシタ１２２のアノード構造は、第１の可変キャパシタ１２１および第２の可変キャパシタ１２２のカソード構造とは異なる。たとえば、第１の可変キャパシタ１２１および第２の可変キャパシタ１２２は、第１のＭＯＳキャパシタおよび第２のＭＯＳキャパシタによりそれぞれ実装されることができる。追加的には、第１のＭＯＳキャパシタおよび第２のＭＯＳキャパシタは、トランジスタのゲートに連結されたアノードと、トランジスタのソースおよび／またはドレイン領域に連結されたカソードとを有することができる。

第１の可変キャパシタ１２１および第２の可変キャパシタ１２２は、逆並列または反並列構成に実装される。このように第１の可変キャパシタ１２１および第２の可変キャパシタ１２２を電気的に接続することは、ＲＦ信号が存在する場合にキャパシタの静電容量変動に対するロバスト性を高めることができる。たとえば、第１の可変キャパシタおよび第２の可変キャパシタの各々が特定のバイアス電圧にバイアスされた場合、ＲＦ入力信号がＲＦ入力端ＲＦ_ＩＮに受信されたときに可変キャパシタの静電容量が変化する可能性がある。しかしながら、第１の可変キャパシタ１２１および第２の可変キャパシタ１２２の静電容量変動値ΔＣは、同等の大きさを有するが、極性が逆である。たとえば、大きさΔＣを有する静電容量変動を生成するＲＦ入力信号の存在下で、第１の可変キャパシタ１２１は、静電容量Ｃ_Ｖ＋ΔＣを有するが、第２の可変キャパシタ１２２は、静電容量Ｃ_Ｖ−ΔＣを有することができる。第１の可変キャパシタ１２１および第２の可変キャパシタ１２２が互いに並列に電気接続されているため、第１の可変キャパシタ１２１および第２の可変キャパシタ１２２の全体的な静電容量は、２＊Ｃ_Ｖに概ね等しい。

したがって、図示の構成は、ＲＦ信号の存在下で静電容量変動を低減することができる。また、図示の可変キャパシタセル１２０は、高線形性を示すことができる。

図７Ｂは、一実施形態に係る可変キャパシタセル１３０を示す概略図である。可変キャパシタセル１３０は、第１の可変キャパシタ１２１と、第２の可変キャパシタ１２２とを含む。

図７Ｂの可変キャパシタセル１３０は、異なる配置の第１の可変キャパシタ１２１および第２の可変キャパシタ１２２を含むことを除いて、図７Ａの可変キャパシタセル１２０と同様である。具体的には、図７Ａの可変キャパシタセル１２０が逆並列構成の第１の可変キャパシタ１２１および第２の可変キャパシタ１２２により実装されることに対し、図７Ｂの可変キャパシタセル１３０は、逆直列または反直列構成の第１の可変キャパシタ１２１および第２の可変キャパシタ１２２により実装される。

たとえば、第１の可変キャパシタ１２１は、ＲＦ入力端ＲＦ_ＩＮに電気的に接続されたアノードと、第２の可変キャパシタ１２２のカソードに電気的に接続されたカソードとを含む。また、第２の可変キャパシタ１２２は、ＲＦ出力端ＲＦ_ＯＵＴに電気的に接続されたアノードをさらに含む。

このように可変キャパシタセル１３０を構成することは、ＲＦ入力端ＲＦ_ＩＮにＲＦ入力信号が存在する場合に可変キャパシタセルの静電容量変動を低減することができる。

図７Ｂの可変キャパシタセル１３０は、所定のバイアス電圧レベルにおいて、図７Ａの可変キャパシタセル１２０に比べてより小さな静電容量を有するが、図７Ｂの可変キャパシタセル１３０は、図７Ａの可変キャパシタセル１２０に比べてより高い電圧処理能力を有することができる。

図７Ｃは、別の実施形態に係る可変キャパシタセル１４０を示す概略図である。可変キャパシタセル１４０は、第１の可変キャパシタ１２１と、第２の可変キャパシタ１２２とを含む。

図７Ｃの可変キャパシタセル１４０は、異なる逆直列構成の第１の可変キャパシタ１２１および第２の可変キャパシタ１２２を含むことを除いて、図７Ｂの可変キャパシタセル１３０と同様である。具体的には、第１の可変キャパシタ１２１および第２の可変キャパシタ１２２のカソードが互いに電気的に接続された図７Ｂの可変キャパシタセル１３０に対し、図７Ｃの可変キャパシタセル１４０は、第１の可変キャパシタ１２１および第２の可変キャパシタ１２２のアノードが互いに電気的に接続される構成を有する。

特定の構成において、図７Ｃの可変キャパシタセル１４０は、図７Ｂの可変キャパシタセル１３０に比べて、静電放電（ＥＳＤ）イベントからの損傷に対しよりロバストになる。

たとえば、可変キャパシタセル１４０のＲＦ入力端ＲＦ_ＩＮとＲＦ出力端ＲＦ_ＯＵＴとは、可変キャパシタセル１４０が作製されたＩＣの入力ピンと出力ピンとに電気的に接続されることができる。さらに、第１の可変キャパシタ１２１および第２の可変キャパシタ１２２は、ＭＯＳキャパシタを用いて実装されることができる。これらのＭＯＳキャパシタは、アノードとして動作するゲートと、互いに電気的に接続され、カソードとして動作するソースおよびドレインとを含むことができる。ＭＯＳキャパシタのソースおよびドレイン領域が一般的にＭＯＳキャパシタのゲート領域よりもより大きな電圧に耐えることができるため、図７Ｃの可変キャパシタセル１４０は、図７Ｂの可変キャパシタセル１３０に比べて、ＥＳＤイベントまたは他の過電圧状態に対するより大きなロバスト性を示すことができる。

図７Ｄは、別の実施形態に係る可変キャパシタセル１５０を示す概略図である。可変キャパシタセル１５０は、図７Ｂに示された逆直列構成に配置された第１の可変キャパシタ１２１と第２の可変キャパシタ１２２とを含む。可変キャパシタセル１５０は、さらに、図７Ｃに示された逆直列構成に配置された第３の可変キャパシタ１２３と第４の可変キャパシタ１２４とを含む。

図７Ｄに示すように、特定の可変キャパシタセルは、逆直列構成および／または逆並列構成に配置された可変キャパシタの組合わせを含むことができる。可変キャパシタセル１５０は、そのような組合わせの一例を示しているが、他の構成も可能である。

図８Ａ〜８Ｄは、さまざまな実施形態に係るＭＯＳ可変キャパシタセルを示す概略図である。図８Ａ〜図８ＤのＭＯＳ可変キャパシタセルは、本明細書に記載の可変キャパシタアレイのいずれかに使用されることができる。

図８Ａは、一実施形態に係るＭＯＳ可変キャパシタセル１６０を示す概略図である。ＭＯＳ可変キャパシタセル１６０は、第１のＤＣブロックキャパシタ１６１と、第２のＤＣブロックキャパシタ１６２と、第３のＤＣブロッキングキャパシタ１６３と、第４のＤＣブロッキングキャパシタ１６４と、第１のＭＯＳキャパシタ１７１と、第２のＭＯＳキャパシタ１７２とを含む。ＭＯＳ可変キャパシタセル１６０は、さらに、ＲＦ入力端ＲＦ_ＩＮとＲＦ出力端ＲＦ_ＯＵＴとを含む。

ＭＯＳ可変キャパシタセル１６０とバイアス電圧生成回路１７５との間の電気接続は、図８Ａに示されている。図８Ａに示されていないが、バイアス電圧生成回路１７５を用いて、追加のＭＯＳ可変キャパシタセルをバイアスすることができる。

第１のＤＣブロックキャパシタ１６１（Ｃ_{ＤＣＢＬＯＣＫ１}）は、ＲＦ入力端ＲＦ_ＩＮと第１のＭＯＳキャパシタ１７１のゲートとの間に電気的に接続されている。また、第２のＤＣブロックキャパシタ１６２（Ｃ_{ＤＣＢＬＯＣＫ２}）は、ＲＦ出力端ＲＦ_ＯＵＴと第１のＭＯＳキャパシタ１７１のソースおよびドレインとの間に電気的に接続されている。また、第３のＤＣブロッキングキャパシタ１６３（Ｃ_{ＤＣＢＬＯＣＫ３}）は、ＲＦ入力端ＲＦ_ＩＮと第２のＭＯＳキャパシタ１７２のソースおよびドレインとの間に電気的に接続されている。さらに、第４のＤＣブロックキャパシタ１６４（Ｃ_{ＤＣＢＬＯＣＫ４}）は、ＲＦ出力端ＲＦ_ＯＵＴと第２のＭＯＳキャパシタ１７２のゲートとの間に電気的に接続されている。

図８Ａに示すように、バイアス電圧発生回路１７５を用いて、第１のＭＯＳキャパシタ１７１および第２のＭＯＳキャパシタ１７２を第１のバイアス電圧レベルＶ_Ｂ１または第２のバイアス電圧レベルＶ_Ｂ２にバイアスすることができる。一実施形態において、第１のＭＯＳキャパシタ１７１および第２のＭＯＳキャパシタ１７２は、第１のバイアス電圧レベルＶ_Ｂ１にバイアスされる場合に蓄積モードで動作し、第２のバイアス電圧レベルＶ_Ｂ２にバイアスされる場合に反転モードで動作する。

このように第１のＭＯＳキャパシタ１７１および第２のＭＯＳキャパシタ１７２をバイアスする構成は、第１のＭＯＳキャパシタ１７１および第２のＭＯＳキャパシタ１７２を連続調整電圧範囲から選択されたバイアス電圧レベルにバイアスする構成に比べて、線形性を高めることができる。たとえば、ＭＯＳキャパシタは、印加されたＲＦ信号の変化に応じて静電容量を変化することができ、静電容量変化の大きさは、ＭＯＳキャパシタのバイアス電圧レベルに応じて変化することができる。

図８Ｂは、他の実施形態に係るＭＯＳ可変キャパシタセル１７０を示す概略図である。ＭＯＳ可変キャパシタセル１７０は、第１のＤＣブロッキングキャパシタ１６１と、第２のＤＣブロッキングキャパシタ１６２と、第１のＭＯＳキャパシタ１７１と、第２のＭＯＳキャパシタ１７２とを含む。ＭＯＳ可変キャパシタセル１７０とバイアス電圧生成回路１７５との間の電気接続は、図８Ｂに示されている。

図８ＢのＭＯＳ可変キャパシタセル１７０は、逆並列構成ではなく逆直列構成の第１のＭＯＳキャパシタ１７１および第２のＭＯＳキャパシタ１７２により実装されることを除いて、図８ＡのＭＯＳ可変キャパシタセル１６０と同様である。

たとえば、図示の構成において、第１のＤＣブロックキャパシタ１６１（Ｃ_{ＤＣＢＬＯＣＫ１}）は、ＲＦ入力端ＲＦ_ＩＮと第１のＭＯＳキャパシタ１７１のゲートとの間に電気的に接続されている。また、第１のＭＯＳキャパシタ１７１のソースおよびドレインは、第２のＭＯＳキャパシタ１７２のソースおよびドレインに電気的に接続されている。さらに、第２のＤＣブロックキャパシタ１６２（Ｃ_{ＤＣＢＬＯＣＫ２}）は、ＲＦ出力端ＲＦ_ＯＵＴと第２のＭＯＳキャパシタ１７２のゲートとの間に電気的に接続されている。図８Ｂに示すように、バイアス電圧発生回路１７５を用いて、第１のＭＯＳキャパシタ１７１および第２のＭＯＳキャパシタ１７２を第１のバイアス電圧レベルＶ_Ｂ１または第２のバイアス電圧レベルＶ_Ｂ２にバイアスすることができる。

図８Ｃは、他の実施形態に係るＭＯＳ可変キャパシタセル１８０を示す概略図である。ＭＯＳ可変キャパシタセル１８０は、第１のＤＣブロッキングキャパシタ１６１と、第２のＤＣブロッキングキャパシタ１６２と、第１のＭＯＳキャパシタ１７１と、第２のＭＯＳキャパシタ１７２とを含む。ＭＯＳ可変キャパシタセル１８０とバイアス電圧生成回路１７５との間の電気接続は、図８Ｃに示されている。

図８Ｃの可変キャパシタセル１８０は、図８Ｂに示される逆直列構成と異なる逆直列構成の第１の可変キャパシタ素子１７１および第２の可変キャパシタ素子１７２を含むことを除いて、図８Ｂの可変キャパシタセル１７０と同様である。具体的には、第１の可変キャパシタ１８１および第２の可変キャパシタ１８２のソース／ドレインが互いに電気的に接続された図８Ｂの可変キャパシタセル１７０に対し、図８Ｃの可変キャパシタセル１８０は、第１の可変キャパシタ１７１および第２の可変キャパシタ１７２のゲードが互いに電気的に接続される構成を有する。

たとえば、図示の構成において、第１のＤＣブロックキャパシタ１６１（Ｃ_{ＤＣＢＬＯＣＫ１}）は、ＲＦ入力端ＲＦ_ＩＮと第１のＭＯＳキャパシタ１７１のドレインとの間に電気的に接続されている。また、第１のＭＯＳキャパシタ１７１のゲートは、第２のＭＯＳキャパシタ１７２のゲートに電気的に接続されている。さらに、第２のＤＣブロックキャパシタ１６２（Ｃ_{ＤＣＢＬＯＣＫ２}）は、ＲＦ出力端ＲＦ_ＯＵＴと第２のＭＯＳキャパシタ１７２のソースおよびドレインとの間に電気的に接続されている。図８Ｃに示すように、バイアス電圧発生回路１７５を用いて、第１のＭＯＳキャパシタ１７１および第２のＭＯＳキャパシタ１７２を第１のバイアス電圧レベルＶ_Ｂ１または第２のバイアス電圧レベルＶ_Ｂ２にバイアスすることができる。

特定の構成において、図８Ｃの可変キャパシタセル１８０は、図８Ｂの可変キャパシタセル１７０に比べて、ＥＳＤイベントからの損傷に対しよりロバストになる。たとえば、ＲＦ入力端ＲＦ_ＩＮとＲＦ出力端ＲＦ_ＯＵＴとは、ＩＣの入力ピンと出力ピンとに電気的に接続されることができ、ＭＯＳキャパシタのソースおよびドレイン領域は、ＭＯＳキャパシタのゲート領域に比べて、より高い電圧に耐えることができる。

図８Ｄは、他の実施形態に係るＭＯＳ可変キャパシタセル１９０を示す概略図である。ＭＯＳ可変キャパシタセル１９０は、図８Ｂに示された逆直列構成に配置された第１のＭＯＳキャパシタ１７１と、第２のＭＯＳキャパシタ１７２と、第１のＤＣブロックキャパシタ１６１と、第２のＤＣブロックキャパシタ１６２とを含む。ＭＯＳ可変キャパシタセル１９０は、さらに、図８Ｃに示された逆直列構成に配置された第３のＤＣブロッキングキャパシタ１６３（Ｃ_{ＤＣＢＬＯＣＫ３}）と、第４のＤＣブロッキングキャパシタ１６４（Ｃ_{ＤＣＢＬＯＣＫ４}）と、第３のＭＯＳキャパシタ１７３と、第４のＭＯＳキャパシタ１７４とを含む。ＭＯＳ可変キャパシタセル１９０とバイアス電圧生成回路１９５との間の電気接続は、図８Ｄに示されている。

図８Ｄに示すように、特定のＭＯＳ可変キャパシタセルは、逆直列構成および／または逆並列構成に配置されたＭＯＳキャパシタの組合わせを含むことができる。ＭＯＳ可変キャパシタセル１９０は、そのような組合わせの一例を示しているが、他の構成も可能である。

図９Ａは、他の実施形態に係るＭＯＳ可変キャパシタセル２００を示す概略図である。ＭＯＳ可変キャパシタセル２００は、１対のＭＯＳキャパシタ２０１と、バランス抵抗２０２（Ｒ_{ＢＡＬＡＮＣＥ}）とを含む。明瞭化のために図９Ａに示されていないが、１対のＭＯＳキャパシタ２０１は、静電容量を制御するための１つ以上のバイアス電圧を受けることができる。

図９Ａに示すように、１対のＭＯＳキャパシタ２０１は、ＲＦ入力端ＲＦ_ＩＮに電気的に接続された入力端と、ＲＦ出力端ＲＦ_ＯＵＴに電気的に接続された出力端とを含む。また、バランス抵抗２０２は、ＲＦ入力端ＲＦ_ＩＮに電気的に接続された第１の端部と、ＲＦ出力端ＲＦ_ＯＵＴに電気的に接続された第２の端部とを含む。特定の構成において、１対のＭＯＳキャパシタ２０１は、逆並列構成または逆直列構成に実装された第１のＭＯＳキャパシタと第２のＭＯＳキャパシタとを含むことができる。

バランス抵抗２０２を含むことは、ＭＯＳ可変キャパシタセル２００の線形性の改善を援助することができる。たとえば、バランス抵抗２０２は、バランス抵抗２０２を含まない構成に比べて、３次相互変調歪み（ＩＭＤ３）を高めることができる。しかしながら、バランス抵抗２０２は、Ｑ値を劣化させることもできる。したがって、バランス抵抗２０２を含むことまたは含まないことおよび／またはその抵抗値を選択することによって、線形性とＱ値との間に所望のバランスを達成することができる。

ＭＯＳ可変キャパシタセル２００のさらなる詳細は、上述したものと同様であってもよい。

図９Ｂは、他の実施形態に係るＭＯＳ可変キャパシタセル２１０を示す概略図である。ＭＯＳ可変キャパシタセル２１０は、第１のＤＣブロッキングキャパシタ１６１と、第２のＤＣブロッキングキャパシタ１６２と、第１のＭＯＳキャパシタ１７１と、第２のＭＯＳキャパシタ１７２と、バランス抵抗２０２とを含む。ＭＯＳ可変キャパシタセル２１０とバイアス電圧生成回路１７５との間の電気接続は、図９Ｂに示されている。

図９ＢのＭＯＳ可変キャパシタセル２１０は、バランス抵抗２０２をさらに含むことを除いて、図８ＢのＭＯＳ可変キャパシタセル１７０と同様である。図９Ｂに示すように、バランス抵抗２０２は、第１のＭＯＳキャパシタ１７１のゲートに電気的に接続された第１の端部と、第２のＭＯＳキャパシタ１７２のゲートに電気的に接続された第２の端部とを含む。

バランス抵抗２０２は、図８ＢのＭＯＳ可変キャパシタセル１７０に比べて、ＭＯＳ可変キャパシタセル２１０の線形性の改善を援助することができる。しかしながら、バランス抵抗２０２を含むことは、セルのＱ値を劣化させることもできる。

図９Ｂは、逆直列構成に配置されたＭＯＳキャパシタに関連するバランス抵抗２０２を示しているが、１つ以上のバランス抵抗は、他の方法で配置されたＭＯＳキャパシタを含むＭＯＳ可変キャパシタセルに使用されることができる。たとえば、１つ以上のバランス抵抗は、図８Ａ〜８Ｄに示されたＭＯＳ可変キャパシタセルのいずれかに含まれることができる。

ＭＯＳ可変キャパシタセル２１０のさらなる詳細は、上述したものと同様であってもよい。

図１０は、他の実施形態に係るＭＯＳ可変キャパシタセル２２０を示す概略図である。ＭＯＳ可変キャパシタセル２２０は、第１対のＭＯＳキャパシタ２０１ａと、第２対のＭＯＳキャパシタ２０１ｂと、第３対のＭＯＳキャパシタ２０１ｃとを含む。

ＭＯＳ可変キャパシタセル２２０は、３対のＭＯＳキャパシタを含むものとして図示されているが、本明細書の教示は、より多いまたはより少ないＭＯＳキャパシタを含む構成に適用可能である。明瞭化のために図１０に示されていないが、３対のＭＯＳキャパシタ２０１ａ〜２０１ｃは、静電容量を制御するための１つ以上のバイアス電圧を受けることができる。

図示の構成において、第１対のＭＯＳキャパシタ２０１ａ、第２対のＭＯＳキャパシタ２０１ｂおよび第３対のＭＯＳキャパシタ２０１ｃは、ＲＦ入力端ＲＦ_ＩＮとＲＦ出力端ＲＦ_ＯＵＴとの間に配置されている。１対以上のＭＯＳキャパシタを直列に配置することは、ＭＯＳ可変キャパシタセルの電圧処理能力を高めることができる。

特定の実現例において、第１対のＭＯＳキャパシタ２０１ａ、第２対のＭＯＳキャパシタ２０１ｂおよび第３対のＭＯＳキャパシタ２０１ｃは、逆並列構成に配置されたＭＯＳキャパシタの対、逆直列構成に配置されたＭＯＳキャパシタの対、またはそれらの組合わせを含む。

ＭＯＳ可変キャパシタセル２２０のさらなる詳細は、上述したものと同様であってもよい。

図１１Ａは、別の実施形態に係るＩＣ２５０を示す概略図である。ＩＣ２５０は、図６を参照して記載されものと同様な可変キャパシタアレイ１０１およびバイアス電圧発生回路１０４を含む。ＩＣ２５０は、静電容量補正回路２５１をさらに含む。図示されたＩＣ２５０は、１つの可変キャパシタアレイを含むが、追加の可変キャパシタアレイおよび／または他の回路を含むようにＩＣ２５０を構成することができる。

静電容量補正回路２５１は、制御信号ＣＴＮＬおよび帯域信号ＢＡＮＤを受信し、調整された制御信号２５３を生成する。バイアス電圧発生回路１０４は、調整された制御信号２５３を用いて、可変キャパシタアレイ１０１の静電容量を制御することができる。

静電容量補正回路２５１は、帯域信号ＢＡＮＤにより示される周波数帯域に基づいて制御信号ＣＮＴＬを補正することによって、調整された制御信号２５３を生成することができる。静電容量補正回路２５１は、帯域信号ＢＡＮＤを用いて静電容量補正回路２５１の補正または調整を決定することができる帯域調整回路２５２を含む。一実施形態において、静電容量補正回路２５１は、帯域調整データを含むようにプログラムされることができるプログラム可能なメモリを含む。たとえば、帯域調整データは、周波数帯域および関連する調整の表を表すことができる。

特定の構成において、可変キャパシタアレイ１０１は、複数の周波数帯域に亘って動作するプログラム可能なデュプレクサ、プログラム可能なＲＦフィルタおよび／または他のＲＦ回路に含まれることができる。たとえば、可変キャパシタアレイ１０１は、ユニバーサル・モバイル・テレコミュニケーション・システム（ＵＭＴＳ）バンドＩＩ、バンドＩＶ、バンドＶ、バンドＸＩＩまたはバンドＸＩＩＩを含むがこれらに限らない複数の周波数帯域のうち１つの帯域に関連するＲＦ信号を受信することができるＲＦ入力端ＲＦＩＮを有する設備に含まれることができる。上記に周波数帯域の具体例を説明したが、本明細書の教示は、幅広い範囲の周波数帯域に適用可能である。

静電容量補正回路２５１を含むことは、マルチ帯域構造内の可変キャパシタアレイ１０１の性能の改善を援助することができる。たとえば、異なる周波数のＲＦ入力信号が存在する場合、高周波効果は、可変キャパシタアレイの静電容量に変動をもたらすことができる。また、静電容量補正回路の帯域調整回路２５２を使用して、帯域ごとに変更することができる制御信号ＣＮＴＬを調整することにより、高周波効果を補償することができる。

ＩＣ２５０のさらなる詳細は、上述したものと同様であってもよい。
図１１Ｂは、別の実施形態に係るＩＣ２６０を示す概略図である。ＩＣ２６０は、図６を参照して記載されものと同様な可変キャパシタアレイ１０１およびバイアス電圧発生回路１０４を含む。ＩＣ２６０は、静電容量補正回路２６１と、静電容量検出回路２６２とをさらに含む。図示されたＩＣ２６０は、１つの可変キャパシタアレイを含むが、追加の可変キャパシタアレイおよび／または他の回路を含むようにＩＣ２６０を構成することができる。

図示の静電容量補正回路２６１は、制御信号ＣＮＴＬ、校正信号ＣＡＬおよび誤差信号ＥＲＲＯＲを受信し、調整された制御信号２６３を生成する。バイアス電圧発生回路１０４は、調整された制御信号２６３を用いて、可変キャパシタアレイ１０１の静電容量を制御することができる。

校正信号ＣＡＬを用いてアレイ校正を初期化することができる。アレイ校正において、静電容量補正回路２６１は、調整された制御信号２６３を特定値に設定し、静電容量検出回路２６２は、可変キャパシタアレイ１０１の静電容量を検出する。また、静電容量検出回路２６２は、予測されたアレイの静電容量と検出または観測されたアレイの静電容量との間の差に基づいて誤差信号ＥＲＲＯＲを生成することができる。

静電容量検出回路２６２は、さまざまな方法で可変キャパシタアレイ１０１の静電容量を検出することができる。たとえば、一実施形態において、静電容量検出回路２６２は、制御された変化率で印加された電圧に応じて、アレイからの電流を観測することができる。観測された電流を基準電流と比較することによって、誤差信号ＥＲＲＯＲを生成することができる。別の実施形態において、静電容量検出回路２６２は、印加された電流に応じて、アレイの両端の電圧を観測することができる。静電容量検出回路の２つの例を説明したが、他の構成も可能である。

誤差信号ＥＲＲＯＲは、静電容量補正回路２６１に提供され、ＩＣ２６０の正常動作中に使用され、制御信号ＣＮＴＬを調整することができる。このようにＩＣ２６０を構成することは、たとえば可変キャパシタアレイ１０１の製造変動に関連する静電容量の変動に対する補正を援助することができる。

図１１Ｂは、可変キャパシタアレイ１０１の静電容量を直接的に検出するように構成された静電容量補正回路２６１を示しているが、可変キャパシタアレイ１０１の静電容量を間接的に検出するように静電容量補正回路２６１を構成することもできる。たとえば、静電容量補正回路２６１は、可変キャパシタアレイ１０１のレプリカまたはその一部の静電容量を検出するように構成されることができる。このレプリカの静電容量は、加工処理に関連する可変キャパシタアレイ１０１の静電容量の変動を追跡することができる。このような構成において、このレプリカは、たとえば、校正のために選択されたバイアス電圧レベルを有する１つ以上のバイアス電圧を使用することを含むさまざまな方法でバイアスされることができる。レプリカの静電容量を検出することは、ＲＦ入力端ＲＦ_ＩＮおよび／またはＲＦ出力端ＲＦ_ＯＵＴに静電容量補正回路２６１を設けることを回避できるが、レプリカを設けることは、装置の面積および／または電力消費量を増加してしまう。

図１１Ａおよび図１１Ｂは、静電容量補正案の２つの例を示しているが、本明細書の教示は、他の構成の静電容量補正に使用されることができる。また、一実施形態において、静電容量補正回路は、帯域の調整に基づく静電容量の補正と、静電容量検出回路により検出された静電容量に基づく静電容量の補正との両方を提供するように構成される。

ＩＣ２６０のさらなる詳細は、上述したものと同様であってもよい。
図１２は、一実施形態に係るＩＣ３００の断面を示す概略図である。ＩＣ３００は、支持基板３０１と、支持基板３０１上の埋込酸化物（ＢＯＸ）層３０２と、ＢＯＸ層３０２上の素子層３０３とを含む。ＩＣ３００は、基板コンタクト３０４をさらに含む。基板コンタクト３０４は、ＢＯＸ層３０２と素子層３０３とを貫通するように形成され、支持基板３０１に電気接点を提供する。

図示のＩＣ３００は、第１のＭＯＳキャパシタ３１１ａと第２のＭＯＳキャパシタ３１１ｂとをさらに含む。第１のＭＯＳキャパシタ３１１ａは、ソース領域３２１ａおよびドレイン領域３２１ｂをそれぞれ含む。ソース領域３２１ａおよびドレイン領域３２１ｂはともに、第１のＭＯＳキャパシタのカソードとして動作する。第１のＭＯＳキャパシタ３１１ａは、第１のゲート領域３２３ａをさらに含む。第１のゲート領域３２３ａは、第１のゲート酸化物領域３２２ａ上に配置され、第１のＭＯＳキャパシタのアノードとして動作する。第２のＭＯＳキャパシタ３１１ｂは、ソース領域３２１ｃおよびドレイン領域３２１ｄをそれぞれ含む。ソース領域３２１ｃおよびドレイン領域３２１ｄはともに、第２のＭＯＳキャパシタのカソードとして動作する。第２のＭＯＳキャパシタ３１１ｂは、第２のゲート領域３２３ｂをさらに含む。第２のゲート領域３２３ｂは、第２のゲート酸化物領域３２２ｂ上に配置され、第２のＭＯＳキャパシタのアノードとして動作する。

図示の構成において、分離領域は、第１のＭＯＳキャパシタ３１１ａおよび第２のＭＯＳキャパシタ３１１ｂを互いに分離しかつＩＣ３００の他の構造から分離するために使用される。たとえば、第１のＭＯＳキャパシタ３１１ａは、第１の分離領域３２５ａと第２の分離領域３２５ｂとの間に配置され、第２のＭＯＳキャパシタ３１１ｂは、第２の分離領域３２５ｂと第３の分離領域３２５ｃとの間に配置される。特定の構成において、分離領域は、上方から見たときに第１のＭＯＳキャパシタ３１１ａおよび第２のＭＯＳキャパシタ３１１ｂの周囲を囲むように使用されることができる。一実施形態において、第１のＭＯＳキャパシタ３１１ａおよび第２のＭＯＳキャパシタ３１１ｂは、２つの異なる可変キャパシタアレイに関連付けられる。

分離領域３２５ａ〜３２５ｃを含むことにもかかわらず、寄生回路要素を用いて、第１のＭＯＳキャパシタ３１１ａと第２のＭＯＳキャパシタ３１１ｂとの間に寄生結合を形成することができる。たとえば、第１の寄生静電容量Ｃ_ＰＡＲ１は、第１のＭＯＳキャパシタ３１１ａのカソードとＢＯＸ層３０２および／または支持基板３０１との間に存在することができ、第２の寄生静電容量Ｃ_ＰＡＲ２は、第２のＭＯＳキャパシタ３１１ｂのカソードとＢＯＸ層３０２および／または支持基板３０１との間に存在することができる。また、第１の寄生キャパシタＣ_ＰＡＲ１および第２の寄生キャパシタＣ_ＰＡＲ２は、ＢＯＸ層３０２および／または支持基板３０１の抵抗に関連する寄生抵抗Ｒ_ＰＡＲを介して、互いに電気的に接続することができる。

第１の寄生静電容量Ｃ_ＰＡＲ１および第２の寄生静電容量Ｃ_ＰＡＲ２の静電容量を比較的小さくすることができ、寄生抵抗Ｒ_ＰＡＲの抵抗を比較的大きくすることができることにもかかわらず、寄生結合は、第１のＭＯＳキャパシタ３１１ａと第２のＭＯＳキャパシタ３１１ｂとの間に存在することができる。寄生結合は、第１のＭＯＳキャパシタ３１１ａと第２のＭＯＳキャパシタ３１１ｂとを含む可変キャパシタアレイのＱ値の低下をもたらすことができる。

ＩＣ３００は、支持基板３０１の電圧レベルを制御するために使用することができる基板バイアス回路３１２を含むように描かれている。図面の明瞭化のために、基板バイアス回路３１２は、ボックスとして概略的に示されている。しかしながら、基板バイアス回路３１２は、ＩＣ３００上に作製されることができる。

特定の構成において、基板バイアス回路３１２を用いて支持基板３０１の電圧レベルを制御することによって、支持基板３０１がバイアスされていないまたは電気的フローティングしている構成に比べて、寄生抵抗Ｒ_ＰＡＲの相対的な抵抗率を大きくすることができる。たとえば、ＢＯＸ層３０２に存在する正の固定電荷は、電子をＢＯＸ層３０２と支持基板３０１との界面に引き寄せることができるため、界面に反転層または蓄積層をもたらすことができる。反転層は、ＢＯＸ層３０２の抵抗値よりもはるかに小さい抵抗値を有することができ、したがって、Ｑ値を劣化することができる第１のＭＯＳキャパシタ３１１ａと第２のＭＯＳキャパシタ３１１ｂとの間の寄生結合を増加することができる。

基板バイアス回路３１２を用いて支持基板３０１をバイアスすることにより、支持基板３０１とＢＯＸ層３０２との界面に存在する反転層を枯渇することができる。したがって、第１のＭＯＳキャパシタ３１１ａと第２のＭＯＳキャパシタ３１１ｂとの間の寄生相互作用を増加することができ、第１のＭＯＳキャパシタ３１１ａおよび第２のＭＯＳキャパシタ３１１ｂを含む可変キャパシタアレイのＱ値を増加することができる。

一実施形態において、基板バイアス回路３１２を用いて、支持基板３０１の電圧レベルを約１０Ｖ〜約４０Ｖ範囲の電圧レベルに制御する。しかしながら、たとえば特定の製造プロセスに関連する電圧レベルを含む他の電圧レベルも可能である。

図１２は、ＳＯＩプロセスを用いて製造された集積回路（ＩＣ）を示しているが、本明細書の教示は、たとえばＣＭＯＳプロセスを含む幅広い範囲の加工技術のいずれかを用いて製作された集積回路に適用することができる。

図１３Ａは、一実施形態に係るＭＯＳキャパシタ３５０を示す断面図である。ＭＯＳキャパシタ３５０は、ソース領域３５１ａおよびドレイン領域３５１ｂをそれぞれ含む。ソース領域３５１ａおよびドレイン領域３５１ｂはともに、ＭＯＳキャパシタのカソードとして動作する。ＭＯＳキャパシタ３５０は、ゲート領域３５３をさらに含む。ゲート領域３５３は、ＭＯＳキャパシタのアノードとして動作する。

図１３Ａに示すように、ソース領域３５１ａおよびドレイン領域３５１ｂは、素子層３０３に配置されている。また、素子層３０３は、ＢＯＸ層３０２の上に配置されており、ＢＯＸ層３０２は、支持基板３０１上に配置されている。さらに、ゲート酸化物領域３５２は、素子層３０３上に配置されており、ゲート領域３５３は、ゲート酸化物領域３５２上に配置されている。

図示のＭＯＳキャパシタ３５０は、第１のハロ（ｈａｌｏ）またはポケットインプラント３５５ａと第２のハロまたはポケットインプラント３５５ｂとを含む。特定の製造プロセスは、比較的小さなゲート長、たとえば５０ｎｍ以下のゲート長のトランジスタの性能を制御するために、ハロインプラントを含む。たとえば、ハロインプラントを用いて、半導体製造に関連した高温プロセス中に、ソース領域および／またはドレイン領域の拡散量をゲートの下方縁部に制限することができる。ハロインプラントを含まない場合、ソース領域およびドレイン領域は、互いに過度に近づくように拡散することができる。たとえば、ソース領域およびドレイン領域は、低いソース−ドレイン電圧（ＶＤＳ）レベルでパンチスルーされ易い比較的短いチャネル長を提供するように、拡散することができる。

ハロインプラントは、ソース領域およびドレイン領域に関連した活性領域の極性と反対するドーピング極性を含むことができる。たとえば、ソース領域およびドレイン領域に関連した活性領域がｎ型である場合、ハロインプラントは、ｐ型であってもよい。また、ソース領域およびドレイン領域に関連した活性領域がｐ型である場合、ハロインプラントは、ｎ型であってもよい。

図１３ｂは、別の実施形態に係るＭＯＳキャパシタ３６０を示す断面図である。図１３ｂのＭＯＳキャパシタ３６０は、図１３Ａの第１のハロ領域３５５ａおよび第２のハロ領域３５５ｂを含まないことを除いて、図１３ＡのＭＯＳキャパシタ３５０と同様である。

このようにＭＯＳキャパシタ３６０を構成することは、ソース領域３５１ａおよびドレイン領域３５１ｂの比較的大きな拡散量をもたらすことができる。しかしながら、図示の構成において、ソース領域３５１ａおよびドレイン領域３５１ｂは、互いに電気的に接続され、カソードとして動作する。したがって、ソース領域３５１ａおよびドレイン領域３５１ｂが互いに比較的近づくように拡散しおよび／または互いの内部に拡散した場合でも、ＭＯＳキャパシタ３６０は、操作可能に維持することができる。

特定の実施形態において、ハロインプラントまたはポケットインプラントなしで製造されたＭＯＳキャパシタは、ポケットインプラントを含む構成に比べて、ＲＦ信号の存在下でより高いＱ値および／またはより小さい静電容量変動を有することができる。

図１３Ａおよび１３ｂは、ＳＯＩプロセスにより製造されたＭＯＳキャパシタを示しているが、本明細書の教示は、たとえばＣＭＯＳプロセスを含む幅広い範囲の処理技術を用いて製造されたＭＯＳキャパシタに適用することができる。

本明細書に使用された「上方」、「下方」および「上」などの用語は、図示のように配向された装置を指しており、これらの装置は、図示の配向に応じて構築されるべきである。また、理解すべきことは、半導体装置内の領域が異なる不純物または不純物の異なる濃度を有する半導体材料の異なる部分をドーピングすることによって定義されているため、完成品装置内には異なる領域間の個別の物理的な境界が実際に存在しておらず、その代わりに、これらの領域が互いに遷移することができることである。添付図面に示されるように、いくつかの境界は、この種のものであり、読者の利便のために単に急峻構造として示されている。上述した実施形態において、ｐ型領域は、ボロンなどのｐ型半導体材料をドーパントとして含むことができる。さらに、ｎ型領域は、リンなどのｎ型半導体材料をドーパントとして含むことができる。当業者なら、前述した領域内のドーパントがさまざまな濃度を有することを理解するであろう。

応用
上述した実施形態のうちいくつかの実施形態は、プログラム可能なデュプレクサに関連する例を提供したが、これらの実施形態の原理および利点は、他の適切なシステムまたは装置に使用されることができる。

結論
文脈上明確に要求しない限り、明細書および特許請求の範囲に亘って、「含む」または「備える」などの表現は、排他的または網羅的な意味ではなく、包括的な意味で、すなわち、「〜に限定されないがこれらを含む」意味で解釈されるべきである。一般に本明細書に使用された「連結」という表現は、２つ以上の要素が直接に接続することができるまたは１つ以上の中間要素を介して接続することができることを意味する。同様に、一般的に本明細書中で使用された「接続」という表現は、２つ以上の要素が直接に接続することができるまたは１つ以上の中間要素を介して接続することができることを意味する。さらに、「内」、「上」、「下」および同様な意味を有する表現は、本出願に使用された場合、本出願の任意の特定部分を意味するではなく、本出願の全体を意味する。文脈上で可能な限り、上記の詳細な説明に単数または複数として使用された用語は、複数または単数を含むことができる。２つ以上の項目のリストを参照する用語「または」は、リスト内のいずれかの項目、リスト内のすべての項目、およびリスト内の項目の任意の組合わせを含むすべての解釈を包含する。

また、本明細書に使用された条件付き言語、特に「できる」、「可能である」、「たとえば」「〜のような」などの言語は、内容上明らかに他の意味を示す場合または使用された文脈から理解される場合を除き、一般には、特定の実施形態が特定の特徴、要素および／または状態を含むが、他の実施形態がこれらの特定の特徴、要素および／または状態を含まないことを伝えるように意図している。したがって、このような条件付き言語は、一般的には、これらの特徴、要素および／または状態が１つ以上の実施形態に必要されること、または１つ以上の実施形態が使用者の入力または暗示なしに、これらの特徴、要素、および／または状態が特定の実施形態に含まれているかまたは実行されるかを決定するためのロジックを必ず含むことを意図していない。

本発明の実施形態の上記の詳細な説明は、本発明を網羅的に包括することまたは本発明を上記形態そのものに限定することを意図していない。例示の目的のために、本発明の具体的な実施形態および実施例を上記に説明したが、当業者なら理解できるように、本発明の範囲内にさまざまな均等の変形が可能である。たとえば、プロセスまたはブロックを所定の順番で説明したが、代替的な実施形態では、異なる順番のステップを有するルーチンを実行することができまたは異なる順番のブロックを有するシステムを使用することができる。いくつかのプロセスまたはブロックを削除、移動、追加、分割、合併および／または修正することができる。これらのプロセスまたはブロックの各々をまざまな異なる方法で実施することができる。また、これらのプロセスまたはブロックは、時間的に連続して実行されるものとして示されているが、代わりに、これらのプロセスまたはブロックを並行して実行してもよく、異なる時間で実行してもよい。

本明細書に記載された本発明の教示は、上述のシステムのみならず、他のシステムに適用することができる。上述したさまざまな実施形態の要素および作用を組合わせることによって、さらなる実施形態を提供することができる。

本発明の特定の実施形態を説明してきたが、これらの実施形態は、例示のみとして提示されており、本開示の範囲を限定する意図をしていない。実際には、本明細書に記載の新規な方法およびシステムは、他のさまざまな形態で具体化されることができる。また、本明細書に記載される方法およびシステムのさまざまな省略、置換および変更は、本開示の精神から逸脱することなくなされ得る。添付の特許請求の範囲およびそれらの均等物は、本開示の範囲および主旨に含まれるあろうような形態または変更を包含することを意図している。

Claims (35)

1. 集積回路であって、
   第１の可変キャパシタアレイを備え、前記第１の可変キャパシタアレイは、第１複数の金属酸化物半導体（ＭＯＳ）可変キャパシタセルを含み、前記第１複数のＭＯＳ可変キャパシタセルは、第１のＭＯＳキャパシタと第２のＭＯＳキャパシタとを包含する第１のＭＯＳ可変キャパシタセルを含み、前記第１のＭＯＳ可変キャパシタセルと前記第２のＭＯＳキャパシタとは、逆直列構成または逆並列構成に配置され、
   バイアス電圧発生回路を備え、前記バイアス電圧発生回路は、前記第１のＭＯＳ可変キャパシタセルを含む前記第１複数のＭＯＳ可変キャパシタセルをバイアスすることによって、前記第１の可変キャパシタアレイの静電容量を制御するように構成されている、集積回路。
2. 前記第１のＭＯＳキャパシタは、互いに電気的に接続され、カソードとして動作するように構成されたソースおよびドレインを含み、
   前記第１のＭＯＳキャパシタは、アノードとして動作するように構成されたゲートをさらに含み、
   前記バイアス電圧生成回路は、前記第１のＭＯＳキャパシタの前記アノードと前記カソードとの間に印加された第１のバイアス電圧を用いて、前記第１のＭＯＳキャパシタをバイアスするように構成され、
   前記バイアス電圧発生回路は、前記第１のバイアス電圧を２つ以上の不連続バイアス電圧レベルから選択された電圧レベルに制御するように構成されている、請求項１に記載の集積回路。
3. 前記バイアス電圧発生回路は、前記第１のバイアス電圧を第１のバイアス電圧レベルまたは第２のバイアス電圧レベルのいずれかに制御するように構成されている、請求項２に記載の集積回路。
4. 前記第１のバイアス電圧レベルは、前記第１のＭＯＳキャパシタを蓄積モードで動作させるように構成され、
   前記第２のバイアス電圧レベルは、前記第１のＭＯＳキャパシタを反転モードで動作させるように構成されている、請求項３に記載の集積回路。
5. 前記バイアス電圧発生回路は、前記２つ以上のバイアス電圧レベルからの電圧レベルの選択を制御するように構成されたデジタル制御信号を受信するように構成されている、請求項２に記載の集積回路。
6. 前記第１のＭＯＳキャパシタは、互いに電気的に接続され、カソードとして動作するように構成されたソースおよびドレインを含み、
   前記第１のＭＯＳキャパシタは、アノードとして動作するように構成されたゲートをさらに含み、
   前記第２のＭＯＳキャパシタは、互いに電気的に接続され、カソードとして動作するように構成されたソースおよびドレインを含み、
   前記第２のＭＯＳキャパシタは、アノードとして動作するように構成されたゲートをさらに含む、請求項１に記載の集積回路。
7. 前記第１のＭＯＳキャパシタと前記第２のＭＯＳキャパシタとは、前記逆並列構成に電気的に接続され、
   前記第１のＭＯＳキャパシタの前記アノードは、前記第２のＭＯＳキャパシタの前記カソードに電気的に接続され、
   前記第１のＭＯＳキャパシタの前記カソードは、前記第２のＭＯＳキャパシタの前記アノードに電気的に接続される、請求項６に記載の集積回路。
8. 前記第１のＭＯＳキャパシタと前記第２のＭＯＳキャパシタとは、前記逆直列構成に電気的に接続され、
   前記第１のＭＯＳキャパシタの前記アノードは、前記第２のＭＯＳキャパシタの前記アノードに電気的に接続される、請求項６に記載の集積回路。
9. 前記第１のＭＯＳキャパシタと前記第２のＭＯＳキャパシタとは、逆直列構成に電気的に接続され、
   前記第１のＭＯＳキャパシタの前記カソードは、前記第２のＭＯＳキャパシタの前記カソードに電気的に接続される、請求項６に記載の集積回路。
10. 前記第１のＭＯＳ可変キャパシタセルは、第３のＭＯＳキャパシタと第４のＭＯＳキャパシタとをさらに含み、
    前記第３のＭＯＳキャパシタのアノードは、前記第４のＭＯＳキャパシタのアノードに電気的に接続され、
    前記第３のＭＯＳキャパシタのカソードは、前記第１のＭＯＳキャパシタの前記アノードに電気的に接続され、
    前記第４のＭＯＳキャパシタのカソードは、前記第２のＭＯＳキャパシタの前記アノードに電気的に接続される、請求項６に記載の集積回路。
11. 前記第１のＭＯＳキャパシタは、前記第１のＭＯＳキャパシタの前記ソースまたは前記ドレインに隣接する任意のポケットインプラントを含まない、請求項６に記載の集積回路。
12. 前記第１の可変キャパシタアレイは、前記集積回路の第１の無線周波（ＲＦ）入力端と第１のＲＦ出力端との間に電気的に接続され、
    前記複数のＭＯＳキャパシタセルは、前記第１のＲＦ入力端と前記第１のＲＦ出力端との間に並列に接続されている、請求項１に記載の集積回路。
13. 前記集積回路は、前記第１の可変キャパシタアレイの前記第１のＲＦ入力端と前記第１のＲＦ出力端との間の信号経路に沿って任意のスイッチを含まない、請求項１２に記載の集積回路。
14. 前記集積回路は、第２複数の金属酸化物半導体（ＭＯＳ）可変キャパシタセルを含む第２の可変キャパシタアレイをさらに備え、
    前記バイアス電圧生成回路は、第１のバイアス電圧を用いて、前記第１の可変キャパシタアレイの第１のＭＯＳ可変キャパシタセルと、前記第２の可変キャパシタアレイの第１のＭＯＳ可変キャパシタセルとをバイアスするようにに構成され、
    前記バイアス電圧生成回路は、第２のバイアス電圧を用いて、前記第１の可変キャパシタアレイの第２のＭＯＳ可変キャパシタセルと、前記第２の可変キャパシタアレイの第２のＭＯＳ可変キャパシタセルとをバイアスするようにに構成され、
    前記バイアス電圧発生回路は、第３のバイアス電圧を用いて、前記第１の可変キャパシタアレイの第３のＭＯＳ可変キャパシタセルと、前記第２の可変キャパシタアレイの第３のＭＯＳ可変キャパシタセルとをバイアスするようにに構成されている、請求項１に記載の集積回路。
15. 前記複数の可変キャパシタセルは、約６〜約１２個のセルを含む、請求項１に記載の集積回路。
16. 前記複数の可変キャパシタセルは、互いのサイズに合わせて調整される、請求項１５の集積回路。
17. 前記調整の倍率は、約２である、請求項１６に記載の集積回路。
18. 前記集積回路は、前記第１のＭＯＳキャパシタセルに並列に接続されたバランス抵抗をさらに含む、請求項１に記載の集積回路。
19. 前記集積回路は、制御信号を受信し、調整された制御信号を生成するように構成された静電容量補正回路をさらに備え、
    前記バイアス電圧発生回路は、前記調整された制御信号に基づいて、複数のバイアス電圧を生成するように構成され、
    前記バイアス電圧発生回路は、前記複数のバイアス電圧を用いて、前記複数のＭＯＳ可変キャパシタセルをバイアスするようにさらに構成され、
    前記集積回路は、校正信号を受信し、校正信号が活性化されたときに前記第１の可変キャパシタアレイの静電容量を検出するように構成された静電容量検出回路をさらに備え、
    前記静電容量検出回路は、前記検出された静電容量と予想静電容量との差を表す誤差信号を生成するようにさらに構成され、
    前記静電容量補正回路は、前記誤差信号に基づいて前記調整された制御信号を生成するように構成されている、請求項１に記載の集積回路。
20. 前記第１のＭＯＳ可変キャパシタセルは、第３のＭＯＳキャパシタと、第４のＭＯＳキャパシタとを含み、
    前記第１のＭＯＳキャパシタと前記第２のＭＯＳキャパシタとは、第１対のＭＯＳキャパシタとして動作し、
    前記第３のＭＯＳキャパシタと前記第４のＭＯＳキャパシタとは、第２対のＭＯＳキャパシタとして動作し、
    前記第１対のＭＯＳキャパシタと前記第２対のＭＯＳキャパシタとは、前記第１のＭＯＳ可変キャパシタセルの入力端と出力端との間の信号経路に直列に接続されている、請求項１に記載の集積回路。
21. 前記集積回路は、
    支持基板と、
    前記支持基板に隣接する埋込酸化物（ＢＯＸ）層と、
    ２つ以上のＭＯＳキャパシタに関連する複数のソース領域と複数のドレイン領域とを含む素子層と、
    前記ＢＯＸ層と前記素子層とを貫通する基板コンタクトと、
    前記基板コンタクトを介して前記支持基板に電気的に接続された基板バイアス回路とを備え、
    前記基板バイアス回路は、前記支持基板の電圧レベルを制御することによって、前記支持基板と前記ＢＯＸ層との界面に位置する反転層を枯渇するように構成されている、請求項１に記載の集積回路。
22. 可変キャパシタアレイをバイアスする方法であって、
    バイアス電圧発生回路を用いて第１のバイアス電圧を生成するステップと、
    制御信号に基づいて、２つ以上の不連続バイアス電圧レベルから電圧レベルを選択するステップと、
    前記バイアス電圧生成回路を用いて前記第１のバイアス電圧を前記選択された電圧レベルに制御するステップと、
    前記バイアス信号を用いて第１の金属酸化物半導体（ＭＯＳ）可変キャパシタセルをバイアスするステップとを備え、
    前記第１のＭＯＳ可変キャパシタセルは、逆直列構成または逆並列構成に配置された第１のＭＯＳキャパシタと第２のＭＯＳキャパシタとを含み、
    前記第１のバイアス電圧を用いて前記第１のＭＯＳ可変キャパシタセルをバイアスするステップは、前記第１のＭＯＳキャパシタのアノードとカソードとの間に前記第１のバイアス電圧を印加するステップと、前記第２のＭＯＳキャパシタのアノードとカソードとの間に前記第１のバイアス電圧を印加するステップとを含む、方法。
23. 装置であって、
    複数の可変キャパシタアレイを含む無線周波（ＲＦ）信号処理回路を備え、
    前記可変キャパシタアレイは、第１の可変キャパシタアレイを含み、
    前記第１の可変キャパシタアレイは、
    第１複数の金属酸化物半導体（ＭＯＳ）可変キャパシタセルを含み、前記第１複数のＭＯＳ可変キャパシタセルは、第１のＭＯＳキャパシタと第２のＭＯＳキャパシタとを含み、前記第１のＭＯＳ可変キャパシタと前記第２のＭＯＳキャパシタとは、逆直列構成または逆並列構成に配置され、
    バイアス電圧発生回路を含み、前記バイアス電圧発生回路は、前記第１複数のＭＯＳ可変キャパシタセルをバイアスすることによって、前記第１の可変キャパシタアレイの静電容量を制御するように構成されている、装置。
24. 前記ＲＦ信号処理回路は、前記複数の可変キャパシタアレイとともに動作し、前記ＲＦ信号処理回路のフィルタリング特性を制御するように構成された複数のインダクタをさらに含む、請求項２３に記載の装置。
25. 前記ＲＦ信号処理回路は、第１複数のＲＦ信号を受信し、第２複数のＲＦ信号を生成するように構成され、
    前記複数のインダクタと前記複数の可変キャパシタアレイとは、前記第１複数のＲＦ信号をフィルタリングすることによって、前記第２複数のＲＦ信号を生成するように構成されている、請求項２４に記載の装置。
26. ＲＦ入力信号を受信し、インピーダンス変換信号を生成するように構成された入力インピーダンス変換器と、
    前記インピーダンス変換信号を受信し、前記第１複数のＲＦ信号を生成するように構成された分割変換器と、
    前記第２複数のＲＦ信号を受信し、合成信号を生成するように構成された合成変換器と、
    前記合成信号を受信し、ＲＦ出力信号を生成するように構成された出力インピーダンス変換器とをさらに備える、請求項２５に記載の装置。
27. 前記装置は、前記入力インピーダンス変換器と、前記分割変換器と、前記ＲＦ信号処理回路と、前記合成変換器と、前記出力インピーダンス変換器とを含むプログラム可能なデュプレクサをさらに備え、
    前記ＲＦ信号処理回路は、前記複数の可変キャパシタアレイの静電容量を制御することにより、前記プログラム可能なデュプレクサの動作周波数帯域の選択を制御する制御信号を受信するように構成されている、請求項２６に記載の装置。
28. 前記ＲＦ信号処理回路は、制御信号を受信し、調整された制御信号を生成するように構成された静電容量補正回路をさらに備え、
    前記バイアス電圧発生回路は、前記調整された制御信号に基づいて、複数のバイアス電圧を生成するように構成され、
    前記バイアス電圧発生回路は、前記複数のバイアス電圧を用いて、前記複数のＭＯＳ可変キャパシタセルをバイアスするようにさらに構成され、
    前記静電容量補正回路は、前記プログラム可能なデュプレクサの前記周波数帯域を示す帯域信号を受信するようにさらに構成され、
    前記静電容量補正回路は、前記帯域信号に基づいて、前記静電容量補正回路の調整量を制御するように構成された帯域選択回路をさらに含む、請求項２７に記載の装置。
29. 可変キャパシタ装置であって
    第１の端子と、
    第２の端子と、
    複数の制御入力信号を受信するための複数の制御ワード入力端子と、
    複数のキャパシタンスセルとを備え、
    各セルは、前記第１の端子と前記第２の端子との間に連結され、各ユニットキャパシタンスセルは、１対の受動型二端子キャパシタ構成要素を含み、各キャパシタ構成要素は、アノード端子と、カソード端子と、バイアス電圧入力端子とを有し、前記１対のキャパシタは、第１のキャパシタのアノードが第２のキャパシタのカソードに接続されかつ前記第２のキャパシタのアノードが前記第１のキャパシタのカソードに接続されるように、逆並列に接続され、
    前記制御入力信号の状態に応じて、前記キャパシタンスセルに印加されるバイアス電圧を選択的に制御するために、前記複数の制御ワード入力端子と前記複数のバイアス電圧入力端子とに接続された制御回路とを備える、装置。
30. 前記キャパシタ構成要素は、金属酸化物半導体キャパシタであり、
    前記制御回路は、各半導体キャパシタに対応する２つのバイアスポイントに依存するバイアス電圧を提供する、請求項２９に記載の装置。
31. 前記２つのバイアスポイントは、反転モードおよび蓄積モードをそれぞれ含む前記各半導体キャパシタのバイアス電圧動作範囲の両端に位置している、請求項３０に記載の装置。
32. 前記キャパシタンスセルは、ラダー状に配置され、
    所定のキャパシタンスセルの２つの静電容量値は、ラダー内に隣接するキャパシタンスセルの２つの静電容量値よりも大きい、請求項２９に記載の装置。
33. 前記ラダー内の各隣接セルの静電容量値は、２倍に増加される、請求項３２に記載の装置。
34. 複数のキャパシタアレイは、共通の半導体基板上に形成される、請求項２９に記載の装置。
35. 前記複数のキャパシタアレイは、共通の制御入力端を共有するとともに、個別のＲＦ信号入力端を有する、請求項３４に記載の装置。

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