JP2016523446A - 高線形性可変キャパシタアレイ - Google Patents

高線形性可変キャパシタアレイ Download PDF

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Abstract

複数のセル（１００−０，１００＿１，…１００＿Ｎ）からなる高線形性の可変キャパシタアレイ（４００）。各セルは、逆並列接続される１対の受動的な二端子キャパシタ部品を含む。キャパシタ部品は、金属酸化物半導体、すなわちＭＯＳキャパシタであってもよい。制御回路（４１０）が、各キャパシタ部品に関連付けられるバイアス電圧端子にバイアス電圧（４１１＿０，４１１ １，…４１１＿Ｎ）を印加することによって、アレイの全体的な静電容量を制御する。各セル内の２つのキャパシタは逆並列接続され、セルの、かつアレイの静電容量電圧係数を減少させる。ＭＯＳキャパシタは好ましくは、反転または蓄積モードで動作する。

Description

背景
技術分野
本特許出願はキャパシタに関し、特に、半導体キャパシタセルのアレイから実現される高線形性の可変キャパシタに関する。
背景情報
キャパシタは、電場にエネルギを蓄えるのに用いられる二端子の受動電気部品である。キャパシタは多くの異なる物理的形態を取り得るが、一般に、誘電体（絶縁体）によって分離される少なくとも２つの導電体を含む。導電体の両端に電位差（電圧）が印加されると誘電体の両端に静電場が発生し、一方の導電体上に正電荷が集まり、他方の導電体上に負電荷が集まる。これによって、結果として生じる静電場にエネルギが蓄えられる。キャパシタはほとんどの場合、導電体同士の電位差に対する各導電体上の電荷の比率である１つの一定値、すなわち静電容量によって特徴付けられる。品質係数（Ｑ）、周波数応答、および／または線形性などの他のパラメータも、適切なキャパシタ設計を選択する際に重要である。
キャパシタは一般的に、多くの異なる種類の交流電流（ＡＣ）回路、特に無線周波数（ＲＦ）回路に用いられる。キャパシタはインダクタおよび他の部品と組合されて、フィルタ、デュプレクサ、共振器、チューナ、およびこれらの回路内の他の機能を実現する。スマートフォン、タブレット、およびラップトップコンピュータなどの電子機器は現在、多くの異なる無線通信プロトコルを用いてさまざまな周波数にわたって動作すると同時に、できる限り小型で安価であることが典型的に期待されている。共振器設計、およびしたがってキャパシタ設計は、これらの目標を達成する極めて重要な側面となる。
概要
課題の記載
多くの電子機器についての要件を満たすため、フロントエンドフィルタ、デュプレクサ、および同様の部品は能動的に構成可能であるべきである。単なる一例として、スマートフォンが動作することが期待されている、ロング・ターム・エボリューション（ＬＴＥ）などの最も最近のデジタル無線プロトコルには、多くの異なる動作周波数を選択する能力が必要である。
この要件のために、干渉信号をフィルタリングしつつＲＦ信号を正確に送受信するのに必要な線形性仕様に準拠することが困難となる。
構成可能なフィルタおよびデュプレクサの他の設計は、微小電気機械システム（ＭＥＭＳ）技術に基づいている。しかし、ＭＥＭＳ系の回路設計は典型的に、低い品質係数、低い信頼性および限られた同調性を示す。
連結共振器などのアプローチは、大きいサイズおよび限られた維持可能性に悩まされているため、これらも携帯用無線機器における用途には好適でない。
したがって、混合信号フロントエンドは、ガリウムヒ素（ＧａＡｓ）などの代替的なＩＣ技術がより一般的なシリコン技術に対して魅力的な選択肢を依然として提示する少なくとも１つの分野のままである。
好ましい解決策の概要
上述のおよび他の関連の課題が、高線形性の構成可能な半導体キャパシタである本発明の動機付けである。
キャパシタは、２つ以上のキャパシタンスセルからなるキャパシタアレイによって提供される。各セルは、第１および第２の端子と制御信号入力の少なくとも１つとの間に連結される。各セルは、１対の受動的な二端子キャパシタ部品からなる。金属酸化物半導体（ＭＯＳ）キャパシタであり得る二端子キャパシタ部品の各々はアノードおよびカソードを有し、入力バイアス電圧によってさらに制御される静電容量を有する。各セル内の１対のキャパシタ部品は、第１のキャパシタのアノードが第２のキャパシタのカソードに接続され、第２のキャパシタのアノードが第１のキャパシタのカソードに接続されるように、逆並列構成で接続される。制御回路が１つ以上の制御入力を受信し、アレイによって提供される全体的な静電容量の変化をもたらす。この変化は典型的に、対応するバイアス電圧入力の変化をもたらすことによって当該セルについての複数の可能な静電容量のうちの１つを選択することによってもたらされる。
好ましい構成では、バイアス電圧は、２つ以上の予め定められたバイアス電圧に応答する静電容量の変動が比較的小さい範囲内でキャパシタ部品が動作するように選択される。この変化の減少によって、印加されるＲＦ信号の差異の存在に対する感受性が低下する。この配列によってさらに、制御信号が、２つの状態を有するデジタル論理信号となることができ、制御信号の所与の状態が、各セル内のバイアス電圧設定のうちの対応する１つを選択する。
セルは、ラダーなどの階層状に、かつ制御入力がアレイ内の要素ごとに一方または他方のバイアスレベルを活性化するように配置され得る。ラダー内の近接セルの静電容量サイズは、ラダーの段ごとに、たとえば２倍などの予め定められた倍数だけ増加させることができる。この配列によって、複数ビットデジタル制御ワードを入力として印加することによって、アレイの全静電容量を選択することができる。
複数アレイは１つの半導体パッケージ内に製造され、共通の制御入力を共有するが異なる信号入力を有し得る。
高品質係数および高線形性を含む多数の利点が、この構成によって提供される。
キャパシタアレイの好適な用途は、プログラマブルフィルタ、アンテナチューナ、ネットワークマッチングチューナ、位相シフタ、位相ロックループ、デュプレクサおよび他の回路機能である。
以下の詳細な説明は、添付の図面を参照する。
逆並列構成で接続されて第１のバイアス電圧Ｖ1によって制御され、第１の全静電容量２Ｃ1を提供する２つのキャパシタ要素を有するキャパシタセルを示す図である。 第２の電圧Ｖ2でバイアスされて第２の全静電容量２Ｃ2を提供するキャパシタセルを示す図である。 金属酸化物半導体（ＭＯＳ）キャパシタについての典型的な静電容量対印加バイアス電圧を示す図である。 図１Ａおよび図１Ｂのキャパシタ要素のＶ1およびＶ2についての好ましい動作電圧範囲を示す図である。 Ｎ個の入力制御信号を介して制御されるＮ個のキャパシタセルで構成されるキャパシタアレイを示す図である。 図５Ａは、図４のキャパシタアレイの静電容量の図であり、図５Ｂは、図４のキャパシタアレイの品質係数の図である。 ４個の調整可能なキャパシタアレイを含む半導体集積回路（ＩＣ）チップの高レベルブロック図である。 図６のＩＣのより詳細な図である。
例示的な実施形態の詳細な説明
簡潔には、本明細書中に記載されるベクトルキャパシタの好ましい設計は、複数のキャパシタンスセルで構成される。各キャパシタンスセルは、ベクトルキャパシタの第１および第２の信号端子の間に連結される。各キャパシタンスセルは、１対の受動的な二端子キャパシタ部品をさらに含み、各キャパシタ部品は、アノード端子およびカソード端子およびバイアス電圧入力端子を有する。各セル内の１対のキャパシタは、第１のキャパシタのアノードが第２のキャパシタのカソードに接続され、第２のキャパシタのアノードが第１のキャパシタのカソードに接続されるように、逆並列接続される。制御回路がバイアス電圧入力端子にバイアス電圧を印加することによって、アレイの全体的な静電容量を制御する。
次に、キャパシタアレイの好ましい構成の説明に移る。好ましくは当該キャパシタをシリコンで構成することも考えることができ、ディープ・サブミクロン相補型金属酸化物半導体（ＤＳＭ−ＣＭＯＳ）集積回路（ＩＣ）技術が１つの可能性である。ここで好ましいＤＳＭ−ＣＭＯＳ技術の実施形態は、非常に小さいフォームファクタで十分満足のいくプログラム可能な静電容量構造を提供することができる。
ほとんどのＭＯＳキャパシタ設計によって提起される典型的な問題は、それらが非線形性を誘発することである。無線周波数信号処理についての実際の実現例では、そのようなキャパシタは典型的に、印加される信号によって大きさが変化する交流電流（ＡＣ）効果を示す。この効果を最小化するため、ここで好ましいベクトルキャパシタ構造は、各々がサイズＣのＮ個のキャパシタセルのアレイで構成される。３：１よりも大きい静電容量比を達成することができ、静電容量値を選択するのにデジタルワードを用いてプログラム可能性が提供される。キャパシタ要素のＭＯＳ接合を特定の各範囲内で動作させることによって、非線形性効果も減少させることができる。
図１Ａは、ベクトルキャパシタアレイ内の例示的な容量セル１１０の１つの配列を示す。１対のＣＭＯＳ（相補型金属酸化物半導体）キャパシタ構造１１２−１，１１２−２が設けられる。ここでは詳細に示されないが、各半導体キャパシタ構造は任意の好適な方法で物理的に形成され得る。たとえば、ＤＳＭ−ＣＭＯＳ内に製造されるキャパシタ構造はゲート酸化物上に配置される導電層を含むことができ、これは次にベース半導体基板上に配置される。当該基板は、Ｐ基板またはＮ基板領域の上に横たわるＮウェルまたはＰウェルに接触する１つ以上の拡散を有し得る。結果として生じるキャパシタは、ゲート端子によって提供されるアノード、すなわちゲート酸化物上を覆う導電層に接続される端子を有し、拡散がカソード（たとえばソース−ドレイン）を形成する。
各セル１１０を構成する２つのキャパシタ１１２−１，１１２−２は、一方のキャパシタの所与の端子の極性が他方のキャパシタの逆の極性端子に接続されるように、逆並列構成で接続される。言い換えれば、第１のキャパシタのアノードは第２のキャパシタのカソードに接続され、第２のキャパシタのアノードは第１のキャパシタのカソードに接続される。
アレイの全静電容量は、印加バイアス電圧を変更することなどによって、各セルの静電容量を調整することによって制御される。たとえば、バイアス電圧Ｖ1を印加すると図１Ａに示されるように全静電容量の２Ｃ1が提供され、バイアス電圧Ｖ2を印加すると図１Ｂに示されるように全静電容量の２Ｃ2が提供される。
より具体的には、ＭＯＳキャパシタ要素は、印加バイアス電圧Ｖｃに依存して静電容量Ｃを提供する。図２は、結果として生じる静電容量Ｃ対印加バイアス電圧Ｖｃの例示的な曲線を示す。ほとんどのＭＯＳキャパシタは、印加電圧とともに全体的に線形的に増加する静電容量を提供する曲線の範囲内で半導体接合が動作するような範囲内にバイアス電圧Ｖｃがあるように設計される。しかし、アナログ電圧Ｖｃがこの領域内で所定の電圧Ｖの回りで変化する場合、結果として生じる静電容量Ｃもしたがって変化する。これは、可変ＲＦ信号がキャパシタによって受信されることが予想される用途でキャパシタアレイが用いられる場合、有害な線形性効果の問題を引起こし得る。
しかし、ここで好ましい実施形態では、キャパシタ要素１１０ごとにもバイアス電圧を選択的に選ぶ。より特定的には、バイアス電圧は、電圧による静電容量変化がかなり小さい静電容量曲線の両側の外側範囲内で典型的に起こるＶ1またはＶ2の範囲内にあるように選択される。これらの外側動作範囲は、ＭＯＳキャパシタの反転および蓄積モードとして知られている。
これによって、各々のＭＯＳキャパシタ５１２によって提供される利用可能な全体的な静電容量が制限されるが、変化の減少によってＲＦ信号の存在下で変化が減少する。これは、図２のＶにおける出力シヌソイドを図３のＶ1および／またはＶ2において生成される減少した振幅シヌソイドと比較することによって明らかである。
逆並列キャパシタ対１１２−１，１１２−２の各要素の静電容量値が同じである場合、当該対の全静電容量は以下のように表わすことができる。
そして同様に、
である。したがって、図３のバイアス曲線の傾きの結果としての静電容量のいずれの差異ΔＣの効果も、逆並列構成の結果として相殺される。
図４は、ラダー（または他の階層）状に配列された（Ｎ＋１）個のそのようなキャパシタ要素１１０−０，１１０−１，…，１１０−Ｎからなる例示的なアレイ４００を示す。ラダー内の所与のキャパシタ要素１１０は、その対応する印加バイアス電圧に依存して選択可能な量の静電容量を提供する。すなわち、バイアス電圧Ｖ1またはＶ2が、他の要素に印加されるバイアス電圧とは無関係の各キャパシタ要素に印加される。バイアス電圧は次に、Ｎ＋１個の入力制御信号Ｖ｛０｝からＶ｛Ｎ｝のうちの対応する１つの値に依存する。
入力制御信号は制御インターフェイス４１０を介して提供され、デジタル信号４１１−０，４１１−１，…，４１１−Ｎであり得、これらは、任意の時間に任意のキャパシタ要素に任意の時間に印加される一方のバイアス電圧Ｖ1または他方のバイアス電圧Ｖ2を選択する。
ラダーの各段におけるキャパシタのスケールは、その隣接段のスケールと異なる。たとえば、ラダーの底のキャパシタ要素１１０−０は、その印加バイアス電圧Ｖ1またはＶ2に依存してＣ1またはＣ2であり得る。ラダーの次のキャパシタ要素１１０−１（底から１つ上）は、その印加バイアス電圧Ｖ1またはＶ2に依存して２Ｃ1または２Ｃ2にスケール変更され得る。ラダー上の次のキャパシタ要素１１０−２は４Ｃ1または４Ｃ2を選択し得、２のべき乗の数列として続いていくことによって、ラダー内のＮ＋１番目のキャパシタ要素がＮＣ1またはＮＣ2を提供する。
Ｎ＝９の例示的な実現例では、キャパシタ要素１１０−９はしたがって入力値Ｖ｛９｝に依存して選択可能な静電容量の５１２Ｃ1または５１２Ｃ2を提供し、要素１１０−８は入力値Ｖ｛８｝に依存して静電容量の２５６Ｃ1または２５６Ｃ2を提供し、入力値Ｖ｛０｝に依存して出力静電容量の１Ｃ1または１Ｃ2を提供する要素１１０−０まで続く。
図５Ａおよび図５Ｂは、２．９７ｐＦから９．６４ｐＦの選択可能な静電容量を提供するように設計され、制御入力が１０ビット（たとえばＮ＝９であり、静電容量コードは０から１０２３に及ぶ）であり、結果として生じる段サイズ（step size）が６．６ｐＦであるベクトルキャパシタアレイから利用可能な、典型的な静電容量範囲および品質係数を示す。曲線は、入力ＲＦ信号が１ＧＨｚであると仮定してモデル化された。
図６は、４個の異なるベクトルキャパシタアレイ４００を組合せた集積回路（ＩＣ）６１０の高レベルブロック図を示す。各アレイには、その各自のＲＦ入力（ＲＦｉｎ１、ＲＦｉｎ２、ＲＦｉｎ３、ＲＦｉｎ４）およびＲＦ出力（ＲＦｏｕｔ１、ＲＦｏｕｔ２、ＲＦｏｕｔ３、ＲＦｏｕｔ４）が設けられる。しかし、制御入力は、アレイの各々に共通して供給され得る。
図７は、そのようなＩＣ６１０をより詳細に示す。この場合、４個のアレイ４００−１，４００−２，４００−３および４００−４が同じチップ基板上に設けられる。１つのアレイ、たとえば４００−１内のバイアス端子に印加される制御電圧は、共通の制御インターフェイス４１０から他のアレイ４００−２，４００−３および４００−４に印加される制御電圧と同じである。
スマートフォンなどの用途では、これによって、異なるアレイを用いて、異なる無線周波数帯域に同調させた異なるフィルタを実現することができる。一例として、これらのキャパシタアレイ構成を固定インダクタと対にして、同調可能なベクトル共振器を形成することができ、これを次にカスケード接続してベクトルフィルタを形成することができる。その結果は高線形性のコンパクトな、かつプログラム可能なベクトルフィルタであり得る。
発明のさまざまな実施形態を特に図面に示して上記の本文で説明してきたが、発明の範囲から逸脱することなく形態および詳細のさまざまな変更がその中になされ得ることが当業者によって理解されるであろう。したがって、発明は以下の請求項によってのみ限定されることが意図される。

Claims (7)

  1. 可変キャパシタ装置であって、
    第１の端子と、
    第２の端子と、
    複数の制御入力信号を受信するための複数の制御ワード入力端子と、
    複数のキャパシタンスセルとを備え、各セルは前記第１および第２の端子の間に連結されており、各ユニットキャパシタンスセルは１対の受動的な二端子キャパシタ部品を含んでおり、各キャパシタ部品は、アノード端子およびカソード端子およびバイアス電圧入力端子を有しており、前記１対のキャパシタは、第１のキャパシタのアノードが第２のキャパシタのカソードに接続され、第２のキャパシタのアノードが前記第１のキャパシタのカソードに接続されるように、逆並列接続されており、前記可変キャパシタ装置はさらに、
    前記制御ワード入力端子および複数の前記バイアス電圧入力端子に連結され、前記制御入力信号の状態に応じて前記キャパシタンスセルに印加されるバイアス電圧を選択的に制御するための制御回路を備える、可変キャパシタ装置。
  2. 前記キャパシタ部品は金属酸化物半導体キャパシタであり、前記制御回路は、前記半導体キャパシタの各々について２つのそれぞれのバイアス点に依存するバイアス電圧を提供する、請求項１に記載の装置。
  3. 前記キャパシタンスセルはラダー状に配列され、所与のキャパシタセルの２つの静電容量値は、前記ラダー内の隣接キャパシタセルの２つのキャパシタンス要素よりも大きい、請求項１に記載の装置。
  4. 前記ラダー内の各隣接セルの静電容量値は２倍で増加する、請求項３に記載の装置。
  5. 複数のキャパシタアレイが共通の半導体基板上に形成される、請求項１に記載の装置。
  6. 前記複数のキャパシタアレイは共通の制御入力を共有するが、個別のＲＦ信号入力が提供される、請求項５に記載の装置。
  7. 前記２つのそれぞれのバイアス点は、反転および蓄積モードをそれぞれ含む前記半導体キャパシタのバイアス電圧動作範囲の両端に位置する、請求項２に記載の装置。
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