JPH02210859A - アナログ―デジタルコンバータのためのデルタ―シグマ変調器 - Google Patents

アナログ―デジタルコンバータのためのデルタ―シグマ変調器

Info

Publication number
JPH02210859A
JPH02210859A JP1264823A JP26482389A JPH02210859A JP H02210859 A JPH02210859 A JP H02210859A JP 1264823 A JP1264823 A JP 1264823A JP 26482389 A JP26482389 A JP 26482389A JP H02210859 A JPH02210859 A JP H02210859A
Authority
JP
Japan
Prior art keywords
capacitor
electrode
switching
electrodes
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1264823A
Other languages
English (en)
Other versions
JPH0756942B2 (ja
Inventor
Adrian B Early
アドリアン・ブルース・アーリー
Iii Baker P L Scott
ベーカー・パーキンズ・リー・スコット・サード
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Crystal Semiconductor Corp
Original Assignee
Crystal Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Crystal Semiconductor Corp filed Critical Crystal Semiconductor Corp
Publication of JPH02210859A publication Critical patent/JPH02210859A/ja
Publication of JPH0756942B2 publication Critical patent/JPH0756942B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/494—Sampling or signal conditioning arrangements specially adapted for delta-sigma type analogue/digital conversion systems
    • H03M3/496—Details of sampling arrangements or methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Filters That Use Time-Delay Elements (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ルコンバータに関し、さらに詳細には、アナログ−デジ
タルコンバータの入力に用いる補償スイッチングキャパ
シタに関する。
アナログ−デジタルコンバータの精度を上げようとする
と、識別が必要なほとんど等しい入力電圧間の差が非常
に小さくなるため材料加工及び回路設計を如何に行なう
かが大きな問題となる。
また、従来型アナログ−デジタルコンバータの直線性に
ついてユーザーの要求が益々厳しくなっている。これら
の要求及び仕様を満足させるために紘、材料加工と回路
設計をともに厳密にＩＩＪ御して所望の直線性を得るよ
うにする必要がある。
非直線性の原因となる１つの素子として、アナログ−デ
ジタルコンバータのキャパシタスイッチング型アナログ
変調器に用いるキャパシタがある。このキャパシタは通
常、入力電圧レベルに充電された後電荷を積分器或いは
比較回路の入力に再分配することによって入力電圧のサ
ンプリングをするために用いられる。しかしながら、入
力電圧が変化すると、容量値が変化して、アナログ−デ
ジタルコンバータに固有の非直線性が生じる。高精度の
アナログ−デジタルコンバータにとっては、これは問題
となる可能性がある。
キャパシタの極板−誘電体間の界面の電荷は印加電圧に
よフて変調を受ける。極板の種類によっては、その体積
と電荷密度が有限であるため、極板−誘電体の界面のい
ずれか或いは両方に幅が電圧により変化する空乏領域が
生じる可能性がある。極板を製造する材料の種類により
、この空乏領域がキャパシタの電圧特性にかなりの悪影
響を及ぼすことがある０例えば、２つの多結晶シリコン
プレート間に二酸化シリコンの誘電体を介在させたキャ
パシタでけ、極板のドーピングにかなりの差がある場合
容量値の変動がかなりのものとなる。
普通、集積回路に組み込まれるタイプの金属・酸化物・
シリコン（ＭＯＳ）型またはシリコン・酸化物・シリコ
ン（ＳＯＳ）型キャパシタでは、公称容量値とある電圧
インターバルに亘る容量値の変化率とによりキャパシタ
の仕様を決める。
これは容量値の電圧係数として定義され、ある直流電圧
における単位電圧当りの容量値の分数変化率を表わす。
ＭＯＳ或いはＳＯ５型キャパシタの容量値は酸化物と空
間電荷の容量が直列に接続されたものとして与えられる
。例えば、金属−酸化物−シリコンインターフェースを
持つキャパシタでは、シリコンに形成される空乏領域に
よる空間電荷の容量がただ１つあるに過ぎない。
しかしながら、多結晶シリコン−酸化物−多結晶シリコ
ン型キャパシタ（ＳＯＳ）では、酸化物の両側にある空
乏領域が、電圧によって変化する。
ＭＯ３型キャパシタの容量値と印加電圧係数との関係は
Ｊ、Ｌ、　ＭｃＣｒｅａｒｙ、Ｍａｔｃｈｉｎｇ　Ｐｒ
ｏｐｅｒｔｉｅｓａｎｄ　Ｖｏｌｔａｇｅ　ａｎｄ　Ｔ
ｅｍｐｅｒａｔｕｒｅ　Ｄｅｐｅｎｄｅｎｃｅ　ｏｆＭ
Ｏ５Ｃａｐａｃｉｔｏｒｓ　　　ＩＥＥＥ　Ｊ、　ｏｆ
　５ｏｌｉｄ　５ｔａｔｅＣ１ｒｃｕｉｔｓ％Ｖｏ１．
５Ｃ１６、Ｎｏ、　６　（Ｄｅｃｅｍｂｅｒ　１９８１
）、ｐａｇｅｓ　８０８−６１５に記載、されている。
ＭｃＣｒｅａｒｙでは、多結晶シリコン−酸化物−多結
晶シリコン型或いは多結晶シリコン−酸化物−シリコン
型キャパシタのドーピング濃度がほぼ等しい場合電圧係
数が部分的に相殺されることが注目される。しかしなが
ら、シリコン界面が１つのＭＯ３型キャパシタ或いはシ
リコン界面が２つのＳＯ３型キャパシタでは、材料加工
のばらつきによりドーピングが不均一になって電圧係数
が依然としてかなりのものとなる。これは、材料加工の
ばらつきにより２つの極板のシリコン−酸化物界面のと
ころのドーピングレベルが異なり、またドーピング濃度
の勾配が生じてその界面におけるドーパントのレベルが
相違する多結晶シリコン−酸化物−多結晶シリコン型キ
ャパシタでも同じことが言える。このようなドーピング
レベルは空乏領域の大きさ、従って電圧係数にかなりの
影響を及ぼす、これは、１次の電圧係数が相殺されるの
は多結晶シリコン−酸化物−多結晶シリコン型或いは多
結晶シリコン−酸化物−シリコン型キャパシタの２つの
極板のドーピング・プロフィールが本質的に同一である
ときに限られるため、デルタ−シグマ型アナログ変調器
の入力用スイッチング・キャパシタを製造する際問題と
なる。と言うのは、実際の材料加工については、これら
のドーピング・プロフィールが異なるものとなるからで
ある。
本明細書に開示した本発明は、低い電圧係数を有するＭ
Ｏ３型或いはＳＯ５型キャパシタに関する。キャパシタ
は第１の下部電極と、第２の下部電極とを有し、第１の
下部電極の上に第１の上部電極が、第２の下部電極の上
に第２の上部電極が位置する。第１の下部電極と第１の
上部電極の間には第１のキャパシタ誘電体層が位置し、
第２の上部電極と第２の下部電極の間には第２のキャパ
シタ誘電体層が位置する。少なくとも第１及び第２の下
部電極或いは第１及び第２の上部電極が半導体系材料に
より形成され、半導体系材料としては多結晶シリコンが
考えられる。第１及び第２の下部電極は実質的に同一で
あり、また第１及び第２の上部電極も実質的に同一であ
る。第１の下部電極を第２の上部電極に接続する第１の
相互接続手段と、第１の上部電極を第２の下部電極に接
続する第２の相互接続手段が設けられる。
これにより反対極性のキャパシタが並列に接続される。
これを逆並列接続と呼ぶ。
本発明の別の実施例では、２つのキャパシタが、第１及
び第２の上部電極を第１の相互接続手段を介して接続す
ることにより直列に接続され、第１の下部電極と第２の
下部電極に設けた接続手段によりキャパシタの３４を及
び第２の端子が形成される。
本発明のさらに別の実施例では、上部及び下部電極が共
に多結晶シリコンにより形成される。
第１及び第２の下部電極は多結晶シリコンの共通層によ
り形成され、また第１及び第２の上部電極が多結晶シリ
コンの共通層により形成される。
シリコン基板の上に酸化物隔離層が形成される。
第１及びＮ２の下部電極が酸化物隔離層の上部表面上に
形成される。
本発明のさらに別の実施例では、アナログ−デジタルコ
ンバータの、スイッチング・キャパシタ入力を有するデ
ルタ−シグマ変調器にこのＭＯＳ型或いはＳＯ３型キャ
パシタが用いられる。キャパシタの端子が第１及び第２
のスイッチング回路に接続される。第１のスイッチング
回路は、充電サイクルの間ＭＯＳ型またはＳＯ８型キャ
パシタの第１の端子を入力端子に、また第２の端子を基
準電圧に接続するように作動可能である。第２のスイッ
チング回路は、電荷再分配サイクルの間キャパシタの第
２の端子をデルタ−シグマ変調器の入力に、またＭＯ３
型キャパシタの第１の端子を基準電圧に接続するように
作動可能である。
デルタ−シグマ変調器を制御し３＠１及び第２のスイッ
チング回路を充電サイクルまたは電荷再分配サイクルの
いずれかで作動させる制御信号を発生するクロック回路
が設けられている。
以下、添付図面を参照して本発明をその実施例につき詳
細に説明する。
第１図はＳＯ５型キャパシタの横断面図を示す。キャパ
シタは多結晶シリコンの上部極板１０と同じく多結晶シ
リコンの下部極板１２とよりなる。多結晶シリコンの極
板１０及び１２は二酸化シリコンの層１４より分離され
ている。
下部極板１２がフィールド酸化物層１６の頂部に位置し
、このフィールド酸化物はシリコン基板１８の頂部に形
成されている。
第１図のＳＯ５型キャパシタの製造にあたり、フィール
ド酸化物ｊｌ１６が最初に従来の技術により基板上に成
長される。その後、基板上に多結晶シリコンの密着層が
付着され、その後エツチングにより下部極板１２となる
。この多結晶シリコン層は付着されながらコンダクタン
スを増加するためにさらにドーピングを受けるかまたは
付着後Ｎ型またはＰ型の不純物打込みにより導電性が増
加する。下部極板１２の形成後、基板上に容量性酸化物
層１４の一部を形成する二酸化シリコンの薄い層の付着
あるいは成長が行なわれる。
その後、第２の多結晶シリコン密着層が基板上に付、ｌ
され、エツチングされた後上部極板１０となる。基板上
に第２の多結晶シリコン層を形成するにあたり、その層
に既に含まれているドーパント不純物を付着させるか或
いは不純物を後で打込んでコンダクタンスを増加させる
。
上部極板１０の下部表面上のシリコン−酸化物界面２４
には空乏領域が形成され、また下部極板１２の上部表面
上のシリコン−酸化物界面には空乏領域２６が形成され
る。端子２０及び２２により上部極板１０と下部極板１
２にそれぞれ電圧が印加されると、これらの空乏領域の
幅が電圧に依存する極板の電荷により変調される。上部
極板と、下部極板のドーピングがマツチされていると、
１つの極板の空乏領域の幅の増加がもう一方の極板の空
乏領域の幅のほぼ等しい減少により補償される。ドーパ
ントレベルは上部極板１０と下部極板１２において最初
等しいように設計されるが、種々の材料加ニステップを
経るとばらつきが幾分生じる０例えば、酸化物層１４と
上部極板１０を形成する工程により下部極板１２の上部
表面に隣接するドーパントのプロフィールが上部極板１
０の下部表面上におけるドーパントのプロフィールに対
して変化する。このため界面２４及び２６において空乏
領域が相違する場合がでる。
後で説明するように、これにより電圧係数の非直線性が
生じる。
所与の容量に対する電圧係数の寄与とは無関係に、容量
は常にティラー級数展開により表現することができる。
Ｃ＝Ｃ，＋ａＶ＋βＶ２．．　　　　　　　（１）上式
より、１次、２次、３次等種々の係数が存在し、１次の
係数αが普通優勢な係数であることがわかる。直線性の
あるキャパシタを製作するためには、これらの係数をゼ
ロに減少するか或いは相殺させる必要がある。
本発明の一実施例によれば、奇数次の係数、特に１次の
係数が相殺される。上式（１）から明らかなように、２
つのキャパシタを一方に負の電圧がまた他方に正の電圧
がかかるように並列に接続すると奇数次の非直線性に対
応する奇数次の係数が相殺される。この構成を第２図に
示す。第２図において、第１のキャパシタ２８は上部極
板及び下部極板を有し、第２のキャパシタ３０が上部極
板及び下部極板を備える。キャパシタ２８の上部極板は
ノード３２においてキャパシタ３０の下部極板に接続さ
れ、またキャパシタ２８の下部極板はノード３４におい
てキャパシタ３０の上部極板に接続されている。キャパ
シタ２８及び３０は共にＸ／２の容量値を有する。この
結果全容量値はＸとなる。このように構成すると、２つ
の容量値とそれらの電圧の非直線性が加算されて以下の
ようになる。
上式より、奇数次の非直線性が相殺されるため優勢な非
直線性である１次の非直線性が相殺されて偶数次の非直
線性だけが残る。
第３図は、第１のキャパシタ３６と第２のキャパシタ３
８を直列に接続した別の構成を示す。
これらのキャパシタはキャパシタ３６の上部極板がキャ
パシタ３８の上部極板に接続される直列の構成を有し、
これらのキャパシタはそれぞれ２ｘの値を有する。この
結果全容量値はＸとなる。
この関係は以下の通りである。
（以　下　余　白） ｍ：：′″、″ｆ−ｖｔ：ｊ’を二÷）ｊ−４宸二※り
λ：。（−７）・。３０．。
２（Ｃ，＋　　、Ｂｙｅ◆　δｖ　　４◆、、、）以上
より、合成した式のうちの偶数項だけが有効であること
がわかる。あるいは、全容量値の逆数を２つの直列キャ
パシタのティラー級数に展開した容量値の逆数の和から
求めることができる。
１／Ｃ−Ｄ　　＝（Ｄ６＋ａＶ＋ｂＶ２＋ｃＶ’＋ｄＶ
’＋、、、）（Ｄａｔａ　（−Ｖ）　＋ｂ　（−Ｖ）　
’＋ｃ　（−Ｖ）　’＋ｄ　（−Ｖ）　’＋　、　−、
）−２（Ｄｏ”ｂＶ２＋ｄＶ’＋、、、）ここでは、奇
数次のインピーダンス（アドミッタンス環ではなく）が
相殺される。これらの式は全ての誤差項が小さいが存在
する場合、非直線性が不補償値から顕著に減少すること
を示唆している。
第４図は、並列接続のキャパシタを用いる好ましい実施
例を示す、キャパシタは基板４０上に形成され、その上
にフィールド酸化物４２の層が成長される。多結晶シリ
コンの第１の層が基板上に付着され、２つの下部電極４
４及び４６がパターン形成される。基板上には二酸化シ
リコンの単一層が成長或いは付着されて、下部電極４４
及び４６上の２つの容量性誘電構造体４８及び５０とな
る。しかしながら、誘電構造体４８及び５０は窒化シリ
コン或いは二酸化シリコンと窒化シリコンのサンドイッ
チ構造よりなるように構成してもよい、容量性誘電構造
体４８及び５０は別個のものとして図示されているが、
それらを同時に形成することにより実質的に同一のもの
とすることができる。容量性酸化物構造体４８及び５０
を形成してのち、第２の多結晶シリコン層が基板上に付
着され、容量性酸化物構造体４８及び５０上にそれぞれ
上部電極５２及び５４としてパターン化される。第１図
に関連して説明したように下部電極４４及び４６は互い
に本質的に同一のドーピングプロフィールを有し、第２
の多結晶シリコン層の上部電極５２及び５４も互いに本
質的に同一のドーピングプロフィールを有する。
しかしながら、第１の多結晶シリコン層のドーピングプ
ロフィールと第２の多結晶シリコン層のドーピングプロ
フィールの間には非直線性を生ぜしめるに十分な違いが
存在する。これは通常遭遇する問題であり材料加工条件
を厳密に制御することによってのみ同一のドーパントプ
ロフィールを得ることができる。
ＳＯ８型キャパシタを形成したのち、基板上にインター
レベル酸化物層を形成しく図示せず）その後接点用のウ
ィンドーを開口させて金属或いは他の接点材料の層を基
板上に付着させ、その下の層と接触させる。接点５６が
下部電極４４に、また接点５８がもう一方のキャパシタ
の上部電極５４に形成される。これら２つの接点５６及
び５８は電気的接続部として示した上部金属或いは他の
導電ライン６０により相互接続される。
しかしながら、この接続は別個の層により形成されるこ
とに注意されたい。
（以　下　余　白） 接点６２は下部電極４６に、また接点６４はもう一方の
キャパシタの上部電極５２に形成される。これらの接点
６２及び６４は導電ライン６０と同様な導電ライン６６
により相互接続される。
導電ライン６０及び６６は同じ上部レベル金属にパター
ン化されたものである。これにより第２図に示した電気
的回路構造が提供され、奇数次の非直線性が補償される
。これは、下部電極４４と下部電極４６のドーパントプ
ロフィールが上部電極５２及び５４のドーパントプロフ
ィールと同様本質的に同一であることによる。従って、
奇数次の電圧非直線性は木質的に同一であり、この非直
線性がこの構成によって相殺される。
さらに、２つのキャパシタは共に大きさが半分であるた
め面積の増加が最小限に抑えられる。
第５図は、ＭＯＳ型またはＳＯ８型キャパシタのＱＶ特
性を示す電荷対電圧をプロットしたものである。理想的
な状態のもとでは、キャパシタの非直線性はゼロであり
電荷が点線で示す理想的な線６８に沿う、しかしながら
、ＭＯＳ型またはＳＯ５型キャパシタはそれぞれ極板上
のドーピングプロフィールが僅かに異なるためＱＶ曲線
７０が理想的な曲線６８からずれる。キャパシタを第２
及び４図に示すように電極がクロスするように逆並列接
続すると、曲線７２が得られる。曲線７２は２次の容量
βｖ２に電圧Ｖが乗算されて３次の式になるためほぼ３
次の形状を有する。
これは予想されるものであり、曲線７２の非直線性は直
線７０から顕著に減少している。
第６図は゛アナログーデジタルコンバータのブロック図
である。アナログ−デジタルコンバータはデルタ−シグ
マ型アナログ変調器７４よりなり、この変調器はアナロ
グ入力電圧ＶＩＮを時間平均振幅がアナログ入力電圧に
比例する出力パルス列に変換するように動作する。アナ
ログ変調器７４の出力は、望ましくない信号及びノイズ
をフィルターしてデジタルバス７８上にフィルタされた
出力を与えるためにデジタルフィルタフロに入力される
。
アナログ変調器７４はアナログ入力電圧ｖｒｓを受けて
それをフィードバックライン８２上のフィードバック信
号に加算する加算点８０を有する。加算点８０の出力は
積分器８４に入力される。積分器の出力はアナログ−デ
ジタルコンバータ（ＡＤＣ）８６の入力であり、その出
力はデジタルパルスの出力を与える。ＡＤＣ８６の出力
はデジタル−アナログコンバータ（ＤＡＣ）８８の入力
に接続され、その出力がフィードバックライン８２とな
る。積分器８４、ＡＤＣ８６及びＤＡＣ８８へのクロッ
ク入力はサンプリング周波数ｒｓで動作するサンプリン
グクロック回路９０の出力に接続されている。
アナログ変調器フ４はアナログ入力をオーバーサンプル
して低い分解能のデジタル出力を発生するように動作す
る。普通、ＡＤＣ８Ｂ及びＤＡ０８８は１ビツトの分解
能を有し、ＡＤＣ８６は比較器により構成され、ＤＡＣ
８８はプラスまたはマイナスのフルスケールの２つの電
圧のうちのただ一方だけをフィードバックする。ＤＡＣ
８８はただ２つの出力レベルを有するため本質的に直線
性を有する。変調器全体の直線性は主として積分器８４
の非直線性及びサンプリングキャパシタ及び適当なスイ
ッチング回路を含む加算点８０の直線性による制約を受
ける。
第７図は第６図のアナログ変調器フ４の詳細なブロック
図である。積分器はフィードバックキャパシタ９４（Ｃ
ｒａ）が出力と反転入力の間に接続された差動増幅器９
２よりなる。その非反転入力は単純化のためアースとし
て表示された基準電圧に接続されている”。積分器８４
はまたスイッチングキャパシタ９６よりなるサンプル／
ホールド回路を有する。スイッチングキャパシタ９６は
点線のブロック内にキャパシタのシンボルを持つように
表示されている。このキャパシタは第２図または第３図
のように構成することができる。スイッチングキャパシ
タ９６の一端はスイッチ９８に接続され、もう一端はス
イッチ１００の一方の側に接続されている。スイッチ９
８はキャパシタ９６の入力側をＶＩＮアナログ入力信号
に接続するように動作可能であり、またスイッチ１００
はキャパシタ９６の増幅器側を差動増幅器９２の反転入
力に接続するように動作可能である。キャパシタ９６の
入力端はスイッチ１０２の一方の側に接続され、スイッ
チ１０２はキャパシタ９６のアナログ入力側をアースに
選択的に接続するように動作可能である。キャパシタ９
６の増幅器側はスイッチ１０４の一方の側に接続され、
スイッチ１０４はキャパシタ９６の増幅器側をアースに
接続するように動作可能である。スイッチ９８と１０４
はサンプルクロック信号φ、の発主に応答して閉じるよ
うに動作可能であり、またスイッチ１０２及び１００は
サンプルクロック信号φ２の発生に応答して閉じるよう
に動作可能である。φ、が発生されると、スイッチ１０
４が閉じてキャパシタ９６の増幅器側をアースにまたス
イッチ９８が閉じてアナログ入力端子をキャパシタ９６
のアナログ入力側に接続する。その結果サンプル動作に
よりキャパシタ９６にかかるアナログ電圧がサンプリン
グされる。その後、スイッチ９８及び１０４が開き、φ
２の間スイッチ１００が閉じスイッチ１０２も閉じて差
動増幅器９２の反転入力にアナログ入力電圧が電荷再分
配動作により印加される。従って、キャパシタ９６はサ
ンプル動作のあと電荷再分配動作をするようにスイッチ
ングされる。
第８図は差動増幅器９２の入力のスイッチングキャパシ
タ９６の別の実施例を示す。単一のスイッチングキャパ
シタ１０６が示され、これはスイッチ１０８を介して入
力電圧ＶＩＮに、またスイッチ１１０を介して差動増幅
器９２の反転入力に接続される。同様に、キャパシタ１
０６のもう一方の側はスイッチ１１２を介して差動増幅
器９２の反転入力に、またスイッチ１１４を介して電圧
ＶｔＳに接続可能である。スイッチ１０８及び１１０に
接続されるキャパシタ１０Ｂの一方の側はスイッチ１１
６を介してアースに接続され、またキャパシタ１０６の
もう一方の側はスイッチ１１８を介してアースに接続さ
れている。
これらのスイッチは順方向モード或いは逆方向モードで
動作する。順方向モードではスイッチングキャパシタ１
０Ｂの一方の側がサンプルされる入力電圧を、他方の側
が電荷を差動増幅器９２の反転入力に再分配するように
動作される。逆方向モードではキャパシタ１０Ｂの端子
が逆に接続されて、キャパシタのもう一方の端子が入力
電圧ＶＩＮを受信し電荷が反対の端子から再分配される
。
このように、順方向における誤差が逆方向における反対
方向で等量のエラーにより相殺され、積分器８４が奇数
次の電圧非直線性を本質的に除いた時間平均出力を与え
る。
サンプルクロック回路９０は順方向モードで２つのクロ
ック信号φ１及びφ２を、また逆方向モードで２つのク
ロック信号φ１３及びφ２３を出力する。順方向モード
ではφ１がスイッチ１０８及び１１８を、またφ２がス
イッチ１１２及び１１Ｂを制御する。従ってスイッチ１
０８及び１１８はサンプリングモードで閉じてキャパシ
タを充電し、スイッチ１１２及び１１Ｂは電荷再分配モ
ードで閉じて電荷を差動増幅器９２の反転入力に送る。
逆方向モードでは、φＩｓがサンプリングまたは充電作
用を行なうようにスイッチ１１４及び１ｉｆｔに加えら
れ、クロックφ２ｓがスイッチ１１０及び１１８を制御
して電荷再分配動作を行なわせる。従って、充電動作で
はスイッチ１１４及びスイッチ１１６が閉じられ、電荷
再分配動作ではスイッチ１１０及び１１８が閉じられる
。
第９図は、差動増幅器９２の入力に接続されたスイッチ
ング回路の別の実施例を示す。スイッチング回路は２つ
のスイッチングキャパシタ、即ち容量値ＭＣｏのキャパ
シタ１２０と容量値ＮＣ０のキャパシタ１２２を有する
。キャパシタ１２０及び１２２にはそれらが互いに逆方
向の極性を持つことを示すために十の記号が付されてい
る。極性を示す下部及び上部極板のうち上部極板に十の
記号が付されている。キャパシタ１２２の＋側はスイッ
チ１２４を介して電圧ＶｔＳにスイッチング可能に接続
され、スイッチ１２４はφ、クロック信号により制御さ
れる。キャパシタ１２２の＋側はまたスイッチ１２６に
よりアースにスイッチング可能に接続され、スイッチ１
２Ｂはφ２クロック信号により制御される。キャパシタ
１２２の一側極板はスイッチ１２８を介して差動増幅器
９２の反転゛入力にスイッチング可能に接続され、スイ
ッチ１２８はクロック信号φ２により制御される。キャ
パシタ１２２の一側はまたスイッチ１３０を介してアー
スに接続され、スイッチ１３０はクロック信号φ１によ
り制御される。充電動作時、スイッチ１２４及び１３０
がクロック信号φ１の発生に応答して閉じる。
電荷再分配動作では、スイッチ１２４及び１３０が開放
状態にあり、スイッチ１２６及び１２８がクロック信号
φ２の発生に応答して閉じる。
キャパシタ１２０の一側極板はスイッチ１３２を介して
ＶＩＮにスイッチング可能に接続され、スイッチ１３２
はクロック信号φ、により制御される。
キャパシタ１２０の一側極板はまたスイッチ１３４を介
してアースにスイッチング可能に接続され、スイッチ１
３４はクロック信号φ４により制御される。キャパシタ
１２０の＋側極板はスイッチ１３６を介して差動増幅器
９２の反転入力にスイッチング可能に接続され、スイッ
チ１３Ｂはクロック信号φ４より制御される。キャパシ
タ１２０の＋側の極板もまたスイッチ１３８を介してス
イッチング可能に接続され、スイッチ１３８はクロック
信号φ３により制御される。
充電動作時、スイッチ１３２及び１３８がクロック信号
φ３の発生に応答して閉じる。電荷再分配動作では、ス
イッチ１３２及び１３１１が開いた状態で、スイッチ１
３４及び１３６がクロック信号φ４の発生に応答して閉
じる。
クロック信号φｌ及びφ２は１つの充電／電荷再分配サ
イクルの間発生され、次いで、次の充電−電荷再分配サ
イクルでクロック信号φ、及びφ４が発生される。クロ
ック信号φ薯、φ２、φコ、φ４は全てｆ、クロック回
路９０により発生される。しかしながら、クロックサイ
クルφＩ／φ２の充電／電荷再分配サイクルはφ、／φ
４の電荷／電荷再分配サイクルのＮサイクルごとにＭ回
作動される。これにより２つのキャパシタにおいてサン
プルされる電荷の公称時間平均値が等しくなり、前述し
た奇数次の係数が相殺される。
このデユーティ−サイクルによりキャパシタ１２０の奇
数次の電圧係数がキャパシタ１２２の奇数次の電圧係数
により相殺される。
第１０ａ−１０ｄ図は、デジタル−アナログコンバータ
（ＤＡＣ）を有するスイッチングキャパシタ構成を用い
た別の実施例を示す、この実施例はスイッチングキャパ
シタの容量の電圧係数の大部分を補償するという主な目
的を有し、出力電圧が出力増幅器の出入力間につながれ
たフィードバックキャパシタ上の全電荷を求めるために
２つの基準（１つはアースでありうる）のいずれかにス
イッチングされる加重キャパシタを用いることにより得
られる。このフィードバックキャパシタは入力アレーか
らの別個のキャパシタであるか或いは電荷を得るために
用いられるアレーであるが異なる（電荷再分配）時間に
用いられるアレーでありうる。
第１０ａ図を参照して、キャパシタ・デジタル−アナロ
グコンバータ（ＣＤＡＣ）をブロック１４４で示す、そ
の入力は基準電圧とアースに接続されている。ＣＤＡＣ
１４４の出力は加算接続点１４６であり、これは差動増
幅器１４８の反転入力に接続されている。その＋側の入
力はアースに接続されている。出力は出力ノード１５０
に接続されている。２つのキャパシタ１５２及び１５４
がノード１４６と１５０の間において互いに逆極性の逆
並列関係に接続されて差動増幅器１４８のフィードバッ
ク回路を形成する。これは入力アレーＣＤ　Ａ　Ｃ１４
４のキャパシタとは別のキャパシタを表わす。スイッチ
１５Ｂがノード１４６と１５０の間に設けられてクロッ
ク信号φ凰により制御される。動作について説明すると
、スイッチ１５６が電荷取得或いはサンプル時に閉じら
れて加算点１４６を出力ノード１５０に短絡する。サン
プル時ＣＤ　Ａ　Ｃ１４４の内部のキャパシタが１つの
基準電圧にトグルされる。
電荷再分配時、スイッチ１５６は開いた状態にあり、Ｃ
ＤＡＣ１４４内部のキャパシタもまたトグルされる。
第１０ｂ図の別の例では、ＣＤＡＣアレーを用いて電荷
を取得すると共に電荷再分配モード時再分配キャパシタ
として働かせる。この構成では、キャパシタ１５２及び
１５４が省略されており出力ノード１５０が一対のスイ
ッチ１５Ｂ、１６０の一方の側への入力となる。スイッ
チ１５８の他方の側はＣＤ　Ａ　Ｃ１４４の基準入力の
一方に接続され、スイッチ１６０の他方の側はＣＤ　Ａ
　Ｃ１４４の入力の他方の側に接続される。スイッチ１
５８及び１６０は電荷再分配動作時に作動するクロック
信号φ１より制御・される。スイッチ１５９及び１６１
は２つの基準入力と基準電圧の間に接続され、サンプル
動作時クロック信号φムにより制御される。
第１０ｃ図はキャパシタ・アレー１４４の概略図である
。このアレーは一方の極板が加算点１４６に接続された
種々の大きさの複数のキャパシタよりなる。これらのキ
ャパシタは加重キャパシタと１つのダミーキャパシタ１
６０であり、１つのダミーキャパシタ１６０が容量値Ｃ
を有し、加重キャパシタの１つも容量値Ｃを有して参照
番号１６２を付されている。残りのキャパシタは二進加
重値を有する。キャパシタのもう一方の極板はスイッチ
１６４の一方の側に接続され、このスイッチはキャパシ
タの他方の側を基準電圧Ｖ　Ｒｔｒ或いはアースに接続
するように働く。ＣＤＡＣアレー１４４のキャパシタの
極板は最初その１つの入力基準電圧端子の電圧Ｖ　Ｒｔ
ｒかまたはもう一方の入力基準端子のアース電位に接続
される。ＣＤＡＣ１４４への入力デジタル値がサンプル
動作時における最初の設定を決める。電荷再分配動作時
はもう一方の基準電圧にスイッチされる。
第１０ａ図の実施例において、電圧係数を補償する必要
のある重要なキャパシタはフィードバックキャパシタで
ある。この構成では、電荷対電圧曲線上のただ２つの点
だけをＣＤＡＣアレーの各キャパシタについて利用する
。従って、これらのキャパシタの電圧係数の非直線性に
より回路に伝達関数の実質的な非曲線性が生じることは
ない。
しかしながら、フィードバックキャパシタ上の所与の電
荷の増加によりその電圧に依存する電圧の変化が生じれ
ば、これは内在的な非直線性となる。この非直線性のテ
ィラー展開の奇数項は、２つの大きさが半分のキャパシ
タを逆並列に接続するか或いは２つの大きさが倍のキャ
パシタを逆極性で直列に接続してフィードバックキャパ
シタを形成することにより補償することが可能である。
第１０ｂ図の構成では、ＣＤＡＣキャパシタの電圧係数
により電荷再分配時直線性エラーが生じる。このエラー
の奇数項を補償する好ましい実施例ではアレーの各個別
のキャパシタとして逆並列のキャパシタを用いる。
電圧出力ＤＡＣを行なうための別の方法を第１０ｄ図に
示す、この構成では、複数のスイッチングキャパシタ回
路１６８が加算点１４６と基準電圧の間に接続されてい
る。スイッチングキャパシタは２つの基準電圧ｖ　＊ｔ
ｒの一方とアースの間でスイッチングされ、スイッチン
グキャパシタ回路の１つ以上がこれら２つの基準値の間
でスイッチングされる。これらのスイッチング動作によ
る電荷がスイッチングキャパシタ型積分器により積分さ
れる。従って、積分器の出力電圧はスイッチングキャパ
シタの大きさと所与の期間に亘るスイッチングキャパシ
タの使用頻度に依存する。
スイッチングキャパシタの電圧係数はもしそれらが常に
同じ２つの基準値の間でスイッチングされていれば問題
ない、しかしながら、積分器のキャパシタは入力のコー
ドにより変化する出力電圧を有し、これが電圧係数によ
る非直線性を示す。
この積分器キャパシタは、非直線性を最小限に抑えるた
めに本発明に従って逆並列或いは逆直列に接続される。
入力ＣＤＡＣが基準電圧がＤＡＣへの入力信号とし工Ｆ
化する逓倍ＤＡＣであれば、スイッチングキャパシタの
電圧係数は重要であり、それらを補償する必要がある。
以上要約すれば、スイッチングキャパシタ型デルタ−シ
グマ変調器を有するアナログ−デジタルコンバータにつ
いて説明した。変調器のスイッチングキャパシタは非直
線性を補償する補償型キャパシタである。キャパシタは
少なくとも１つの極板が半導体材料により形成されたＭ
ＯＳ型またはＳＯ３型キャパシタを用いて作られる。好
ましい実施例では、半分の大きさのキャパシタを２つ用
いてそれらを逆並列に接続する。キャパシタは一方のキ
ャパシタの上部極板が並列接続のキャパシタの下部極板
に接続されるように構成される。
これにより奇数次の非直線性が事実上相殺される。
本発明を好ましい実施例につ包詳細に説明したが、頭書
した特許請求の範囲により確定される本発明の精神及び
範囲から逸脱することなく種々の変形例、設計変更等が
考えられるであろう。
【図面の簡単な説明】
第１図は、多結晶シリコン−酸化物−多結晶シリコンキ
ャパシタの横断面図である。 第２図は、第１図のキャパシタを逆並列に接続した構成
を示す概略図である。 ′！Ｊ３図は第１図のキャパシタを直列に接続した構成
を示す。 第４図は、第２図の逆並列構成の横断面図である。 第５図は、不補償キャパシタと補償キャパシタの電荷−
電圧曲線を示す。 第６図は、本発明を用いるアナログ−デジタルコンバー
タのブロック図である。 第７図は、スイッチングキャパシタ入力を用いるアナロ
グ変調器のブロック図である。 第８図は、単一のキャパシタを用いるスイッチングキャ
パシタ入力の別の実施例を示す。 第９図は、アナログ変調器の入力のスイッチング回路の
別の実施例を示す。 第１０ａ−１ｏｄ図は、デジタル−アナログコンバータ
を用いる別の実施例を示す。 １０．１２・・・・多結晶シリコンの極板１４・・・・
二Ｍ化シリコンの層 １８・・・・シリコン基板 ７４・・・・デルタ−シグマ型アナログ変調器７６・・
・・デジタルフィルタ ８４・・・・積分器 ９６・・・・スイッチングキャパシタ 出　　願　　人　：クリスタル・セミコンダクター・コ
ーホしくロン代　理　人：加　藤　紘　一部（ばか１名
）ＦＩＧ。 ｎＣ。 ＦＩＣ；。 鶴

Claims (52)

    【特許請求の範囲】
  1. （１）第１の下部電極と、第２の下部電極と、第１の下
    部電極上に位置する第１の上部電極と、第２の下部電極
    上に位置する第２の上部電極と、第１の下部電極と第１
    の上部電極との間に位置する第１のキャパシタ誘電体層
    と、第２の上部電極と第２の下部電極との間に位置する
    第２のキャパシタ誘電体層と、第１の下部電極を第２の
    上部電極に接続する第１の端子手段と、第２の下部電極
    を第１の上部電極に接続する第２の端子手段とより成り
    、少なくとも第１及び第２の下部電極または第１及び第
    ２の上部電極が半導体材料により形成され、第１及び第
    ２の下部電極が実質的に同一であり、第１及び第２の上
    部電極が実質的に同一であることを特徴とする、低い電
    圧係数を有する半導体キャパシタ。
  2. （２）第１及び第２の下部電極及び第１及び第２の上部
    電極が共に半導体材料により形成されていることを特徴
    とする請求項第（１）項に記載のキャパシタ。
  3. （３）半導体材料としてコンダクタンスを増加するため
    に不純物をドープした多結晶シリコンを用いたことを特
    徴とする請求項第（１）項に記載のキャパシタ。
  4. （４）さらに、シリコン基板と、シリコン基板の表面上
    に位置する酸化物隔離層とを有し、第１及び第２の下部
    電極が多結晶シリコンにより形成されて酸化物隔離層の
    上部表面上に位置し、第１及び第２の下部電極がコンダ
    クタンスを増加するために高レベルの不純物を導入した
    多結晶シリコンの共通層により形成されて同一のパラメ
    ータを有することを特徴とする請求項第（１）項に記載
    のキャパシタ。
  5. （５）第１及び第２のキャパシタ誘電体層が二酸化シリ
    コンよりなることを特徴とする請求項第（１）項に記載
    のキャパシタ。
  6. （６）第１及び第２のキャパシタ誘電体層の少なくとも
    一部が窒化シリコンよりなることを特徴とする請求項第
    （１）項に記載のキャパシタ。
  7. （７）少なくとも１つの積分段と、キャパシタスイッチ
    ング入力サンプリング回路とを有し、キャパシタスイッ
    チング入力サンプリング回路が、第１及び第２の端子を
    有するスイッチングキャパシタと、充電サイクルの間ス
    イッチングキャパシタの第１の端子を入力電圧にまた第
    ２の端子を基準電圧に接続する第１のスイッチング回路
    と、電荷再分配サイクルの間キャパシタの第２の端子を
    少なくとも１つの積分段の入力であるデルタ−シグマ変
    調器の入力に、またスイッチングキャパシタの第１の端
    子を基準電圧に接続する第２のスイッチング回路と、デ
    ルタ−シグマ変調器を制御し、第１及び第２のスイッチ
    ング回路を充電サイクルまたは電荷再分配サイクルのい
    ずれかで作動させるための制御信号を発生させるクロッ
    ク手段とよりなる、アナログ−デジタルコンバータのた
    めのデルタ−シグマ変調器であって、前記スイッチング
    キャパシタは第１の下部電極と、第２の下部電極と、第
    １の下部電極上に位置する第１の上部電極と、第２の下
    部電極上に位置する第２の上部電極と、第１の下部電極
    と第１の上部電極との間に位置する第１のキャパシタ誘
    電体層と、第２の上部電極と第２の下部電極の間に位置
    する第２のキャパシタ誘電体層と、第１の下部電極を第
    ２の上部電極に接続して第１の端子を形成する第１の端
    子手段と、第１の上部電極と第２の下部電極とを接続し
    て第２の端子を形成する第２の端子手段とよりなり、少
    なくとも第１及び第２の下部電極または第１及び第２の
    上部電極が半導体材料により形成され、第１及び第２の
    下部電極が実質的に同一であり、第１及び第２の上部電
    極が実質的に同一であることを特徴とする、デルタ−シ
    グマ変調器。
  8. （８）第１及び第２の下部電極及び第１及び第２の上部
    電極が共に半導体材料により形成されていることを特徴
    とする請求項第（７）項に記載のデルタ−シグマ変調器
    。
  9. （９）半導体材料としてコンダクタンスを増加するため
    に不純物をドープした多結晶シリコンを用いたことを特
    徴とする請求項第（７）項に記載のデルタ−シグマ変調
    器。
  10. （１０）さらに、シリコン基板と、シリコン基板の表面
    上に位置する酸化物隔離層とを有し、第１及び第２の下
    部電極は多結晶シリコンにより形成されて酸化物隔離層
    の上部表面上に位置し、第１及び第２の下部電極はコン
    ダクタンス増加のために導入された高レベルの不純物を
    有する多結晶シリコンの共通層により形成されて同一の
    パラメータを有することを特徴とする請求項第（７）項
    に記載のデルタ−シグマ変調器。
  11. （１１）第１及び第２のキャパシタ誘電体層は二酸化シ
    リコンよりなることを特徴とする請求項第（７）項に記
    載のデルタ−シグマ変調器。
  12. （１２）第１及び第２のキャパシタ誘電体層の少なくと
    も一部が窒化シリコンよりなることを特徴とする請求項
    第（７）項に記載のデルタ−シグマ変調器。
  13. （１３）第１の下部電極と、第２の下部電極と、第１の
    下部電極上に位置する第１の上部電極と、第２の下部電
    極上に位置する第２の上部電極と、第１の下部電極と第
    １の上部電極との間に位置する第１のキャパシタ誘電体
    層と、第２の上部電極と第２の下部電極との間に位置す
    る第２のキャパシタ誘電体層と、第１及び第２の上部電
    極を相互接続する第１の導電性相互接続手段と、第１の
    下部電極に接続する第１の端子手段と、第２の下部電極
    に接続する第２の端子手段とよりなり、少なくとも第１
    及び第２の下部電極または第１及び第２の上部電極が半
    導体材料により形成され、第１及び第２の下部電極が実
    質的に同一であり、第１及び第２の上部電極が実質的に
    同一であることを特徴とする、低い電圧係数を有する半
    導体キャパシタ。
  14. （１４）第１及び第２の下部電極及び第１及び第２の上
    部電極が共にシリコン系材料により形成されていること
    を特徴とする請求項第（１３）項に記載のキャパシタ。
  15. （１５）シリコン系半導体材料としてコンダクタンスを
    増加するために不純物をドープした多結晶シリコンを用
    いたことを特徴とする請求項第（１３）項に記載のキャ
    パシタ。
  16. （１６）さらに、シリコン基板と、シリコン基板の表面
    上に位置する酸化物隔離層とを有し、第１及び第２の下
    部電極が多結晶シリコンにより形成されて酸化物隔離層
    の上部表面上に位置し、第１及び第２の下部電極がコン
    ダクタンスを増加するために高レベルの不純物を導入し
    た多結晶シリコンの共通層から形成されて同一のパラメ
    ータを有することを特徴とする請求項第（１３）項に記
    載のキャパシタ。
  17. （１７）第１及び第２のキャパシタ誘電体層は二酸化シ
    リコンよりなることを特徴とする請求項第（１３）項に
    記載のキャパシタ。
  18. （１８）第１及び第２のキャパシタ誘電体層の少なくと
    も一部が窒化シリコンよりなることを特徴とする請求項
    第（１３）項に記載のキャパシタ。
  19. （１９）少なくとも１つの積分段と、キャパシタスイッ
    チング入力サンプリング回路とを有する、アナログ−デ
    ジタルコンバーターのためのデルタ−シグマ変調器であ
    って、キャパシタスイッチング入力サンプリング回路は
    、第１の充電／電荷再分配サイクルに亘り動作し且つ第
    １及び第２の端子が第１の極性を持つように接続された
    キャパシタンスＭＸの第１スイッチングキャパシタを有
    する第１の充電−電荷再分配回路と、第２の充電／電荷
    再分配サイクルに亘って動作し且つ第１及び第２の端子
    が第１の極性とは反対の第２の極性を持つように接続さ
    れたキャパシタンスＮＸの第２スイッチングキャパシタ
    を有する第２の充電／電荷再分配とを有し、第１及び第
    ２の充電／電荷再分配回路はそれぞれ、充電／電荷再分
    配サイクルのうちの関連の１サイクルの中の充電サイク
    ルの間関連の第１または第２スイッチングキャパシタの
    第１の端子を入力電圧に、またその第２の端子を基準電
    圧に接続する第１のスイッチング回路と、電荷再分配サ
    イクルの間関連の第１及び第２スイッチングキャパシタ
    の第２の端子を少なくとも１つの積分段の入力であるデ
    ルタ−シグマ変調器の入力に、また第１及び第２のスイ
    ッチングキャパシタのうちの関連のキャパシタの第１の
    端子を基準電圧に接続する第２のスイッチング回路とよ
    りなり、さらに、デルタ−シグマ変調器を制御し第１の
    充電／電荷再分配回路の充電／電荷再分配サイクルがＮ
    回生じると同じ時間の間第２の充電／電荷再分配サイク
    ルにおいてＭ個のサンプルが得られるように充電／電荷
    再分配回路のうちの関連する１つの回路の第１及び第２
    のスイッチング回路を制御する信号を発生するクロック
    手段を有し、第１及び第２のスイッチングキャパシタは
    それぞれ、下部電極と、下部電極上に位置する上部電極
    と、下部電極と上部電極との間に位置するキャパシタ誘
    電体層とよりなり、上部及び下部電極の少なくとも１つ
    の電極が半導体材料により形成され、第１及び第２のス
    イッチングキャパシタの下部電極が実質的に同一であり
    、第１及び第２のスイッチングキャパシタの上部電極が
    実質的に同一であり、第１及び第２のスイッチングキャ
    パシタの極性が充電サイクルの間上部電極が入力電圧に
    接続されるかまたは下部電極が入力電圧に接続されるか
    により決まることを特徴とするデルタ−シグマ変調器。
  20. （２０）上部及び下部電極は共に半導体材料により形成
    されていることを特徴とする請求項第（１９）項に記載
    のデルタ−シグマ変調器。
  21. （２１）半導体材料としてコンダクタンスを増加するた
    めに不純物をドープした多結晶シリコンを用いたことを
    特徴とする請求項第（１９）項に記載のデルタ−シグマ
    変調器。
  22. （２２）さらに、シリコン基板と、シリコン基板の表面
    上に位置する酸化物隔離層とを有し、第１及び第２の下
    部電極は多結晶シリコンにより形成されて酸化物隔離層
    の上部表面上に位置し、第１及び第２の下部電極はコン
    ダクタンス増加のために導入された高レベルの不純物を
    有する多結晶シリコンの共通層により形成されて同一の
    パラメータを有することを特徴とする請求項第（１９）
    項に記載のデルタ−シグマ変調器。
  23. （２３）第１及び第２のスイッチングキャパシタのキャ
    パシタ誘電体層は二酸化シリコンよりなることを特徴と
    する請求項第（１９）項に記載のデルタ−シグマ変調器
    。
  24. （２４）第１及び第２のキャパシタ誘電体層の少なくと
    も一部が窒化シリコンよりなることを特徴とする請求項
    第（１９）項に記載のデルタ−シグマ変調器。
  25. （２５）少なくとも１つの積分段と、キャパシタスイッ
    チング入力サンプリング回路とを有し、キャパシタスイ
    ッチング入力サンプリング回路が、第１及び第２の端子
    を有するスイッチングキャパシタと、充電サイクルの間
    スイッチングキャパシタの第１の端子を入力電圧に、ま
    た第２の端子を基準電圧に接続する第１のスイッチング
    回路と、電荷再分配サイクルの間キャパシタの第２の端
    子を少なくとも１つの積分段の入力であるデルタ−シグ
    マ変調器の入力に、またスイッチングキャパシタの第１
    の端子を基準電圧に接続する第２のスイッチング回路と
    、デルタ−シグマ変調器を制御し、第１及び第２のスイ
    ッチング回路を充電サイクルまたは電荷再分配サイクル
    のいずれかで作動させるための制御信号を発生させるク
    ロック手段とよりなる、アナログ−デジタルコンバータ
    のためのデルタ−シグマ変調器であって、前記スイッチ
    ングキャパシタは第１の下部電極と、第２の下部電極と
    、第１の下部電極上に位置する第１の上部電極と、第２
    の下部電極上に位置する第２の上部電極と、第１の下部
    電極と第１の上部電極との間に位置する第１のキャパシ
    タ誘電体層と、第２の上部電極と第２の下部電極の間に
    位置する第２のキャパシタ誘電体層と、第１及び第２の
    上部電極を相互接続する第１の導電性接続手段と、第１
    の下部電極に接続して第１の端子を形成する第１の端子
    手段と、第２の下部電極に接続して第２の端子を形成す
    る第２の端子手段とよりなり、少なくとも第１及び第２
    の下部電極または第１及び第２の上部電極が半導体材料
    により形成され、第１及び第２の下部電極が実質的に同
    一であり、第１及び第２の上部電極が実質的に同一であ
    ることを特徴とする、デルタ−シグマ変調器。
  26. （２６）第１及び第２の下部電極及び第１及び第２の上
    部電極が共に半導体材料により形成されていることを特
    徴とする請求項第（２５）項に記載のデルタ−シグマ変
    調器。
  27. （２７）半導体材料としてコンダクタンスを増加するた
    めに不純物をドープした多結晶シリコンを用いたことを
    特徴とする請求項第（２５）項に記載のデルタ−シグマ
    変調器。
  28. （２８）さらに、シリコン基板と、シリコン基板の表面
    上に位置する酸化物隔離層とを有し、第１及び第２の下
    部電極は多結晶シリコンにより形成されて酸化物隔離層
    の上部表面上に位置し、第１及び第２の下部電極はコン
    ダクタンス増加のために導入された高レベルの不純物を
    有する多結晶シリコンの共通層により形成されて同一の
    パラメータを有することを特徴とする請求項第（２５）
    項に記載のデルタ−シグマ変調器。
  29. （２９）第１及び第２のキャパシタ誘電体層は二酸化シ
    リコンよりなることを特徴とする請求項第（２５）項に
    記載のデルタ−シグマ変調器。
  30. （３０）第１及び第２のキャパシタ誘電体層の少なくと
    も一部が窒化シリコンよりなることを特徴とする請求項
    第（２５）項に記載のデルタ−シグマ変調器。
  31. （３１）デジタル入力コードに比例する電荷を受け取る
    少なくとも１つのスイッチングキャパシタを有するデジ
    タル−アナログコンバータであって、スイッチングキャ
    パシタが第１の下部電極と、第２の下部電極と、第１の
    下部電極上に位置する第１の上部電極と、第２の下部電
    極上に位置する第２の上部電極と、第１の下部電極と第
    １の上部電極との間に位置する第１のキャパシタ誘電体
    層と、第２の上部電極と第２の下部電極との間に位置す
    る第２のキャパシタ誘電体層と、第１の下部電極を第２
    の上部電極に接続して第１の端子を形成する第１の端子
    手段と、第１の上部電極を第２の下部電極に接続して第
    ２の端子を形成する第２の端子手段とよりなり、少なく
    とも第１及び第２の下部電極または第１及び第２の上部
    電極が半導体材料により形成され、第１及び第２の下部
    電極が実質的に同一であり、第１及び第２の上部電極が
    実質的に同一であることを特徴とする、デジタル−アナ
    ログコンバータ。
  32. （３２）第１及び第２の下部電極及び第１及び第２の上
    部電極が共に半導体材料により形成されていることを特
    徴とする請求項第（３１）項に記載のデジタル−アナロ
    グコンバータ。
  33. （３３）半導体材料としてコンダクタンスを増加するた
    めに不純物をドープした多結晶シリコンを用いたことを
    特徴とする請求項第（３１）項に記載のデジタル−アナ
    ログコンバータ。
  34. （３４）さらに、シリコン基板と、シリコン基板の表面
    上に位置する酸化物隔離層とを有し、第１及び第２の下
    部電極が多結晶シリコンにより形成されて酸化物隔離層
    の上部表面上に位置し、第１及び第２の下部電極がコン
    ダクタンスを増加するために高レベルの不純物を導入し
    た多結晶シリコンの共通層から形成されて同一のパラメ
    ータを有することを特徴とする請求項第（３１）項に記
    載のキャパシタ。
  35. （３５）第１及び第２のキャパシタ誘電体層は二酸化シ
    リコンよりなることを特徴とする請求項第（３１）項に
    記載のデジタル−アナログコンバータ。
  36. （３６）第１及び第２のキャパシタ誘電体層の少なくと
    も一部が窒化シリコンよりなることを特徴とする請求項
    第（３１）項に記載のデジタル−アナログコンバータ。
  37. （３７）前記電荷は少なくとも１つの取得時間の間少な
    くとも１つのキャパシタ上においてサンプルされ、また
    少なくとも１つの電荷再分配時間の間その電荷を受け取
    るスイッチングキャパシタに送られることを特徴とする
    請求項第（３１）項に記載のデジタル−アナログコンバ
    ータ。
  38. （３８）電荷を受け取るキャパシタはまた１または２以
    上の取得或いはサンプリングサイクルにおいて電荷を受
    け取ることを特徴とする請求項第（３７）項に記載のデ
    ジタル−アナログコンバータ。
  39. （３９）電荷を受け取るキャパシタは電荷を取得するキ
    ャパシタとは異なることを特徴とする請求項（３７）項
    に記載のデジタル−アナログコンバータ。
  40. （４０）デジタル入力コードに比例する電荷を受け取る
    少なくとも１つのスイッチングキャパシタを有するデジ
    タル−アナログコンバータであって、スイッチングキャ
    パシタが第１の下部電極と、第２の下部電極と、第１の
    下部電極上に位置する第１の上部電極と、第２の下部電
    極上に位置する第２の上部電極と、第１の下部電極と第
    １の上部電極との間に位置する第１のキャパシタ誘電体
    層と、第２の上部電極と第２の下部電極との間に位置す
    る第２のキャパシタ誘電体層と、第１と第２の上部電極
    を相互接続する第１の導電性相互接続手段と、第１の下
    部電極に接続して第１の端子を形成する第１の端子手段
    と、第２の下部電極に接続して第２の端子を形成する第
    ２の端子手段とよりなり、少なくとも第１及び第２の下
    部電極または第１及び第２の上部電極が半導体材料によ
    り形成され、第１及び第２の下部電極が実質的に同一で
    あり、第１及び第２の上部電極が実質的に同一であるこ
    とを特徴とする、低い電圧係数を有する半導体デジタル
    −アナログコンバータ。
  41. （４１）第１及び第２の下部電極及び第１及び第２の上
    部電極が共に半導体材料により形成されていることを特
    徴とする請求項第（４０）項に記載のデジタル−アナロ
    グコンバータ。
  42. （４２）半導体材料としてコンダクタンスを増加するた
    めに不純物をドープした多結晶シリコンを用いたことを
    特徴とする請求項第（４０）項に記載のデジタル−アナ
    ログコンバータ。
  43. （４３）さらに、シリコン基板と、シリコン基板の表面
    上に位置する酸化物隔離層とを有し、第１及び第２の下
    部電極が多結晶シリコンにより形成されて酸化物隔離層
    の上部表面上に位置し、第１及び第２の下部電極がコン
    ダクタンスを増加するために高レベルの不純物を導入し
    た多結晶シリコンの共通層から形成されて同一のパラメ
    ータを有することを特徴とする請求項第（４０）項に記
    載のデジタル−アナログコンバータ。
  44. （４４）第１及び第２のキャパシタ誘電体層は二酸化シ
    リコンよりなることを特徴とする請求項第（４０）項に
    記載のデジタル−アナログコンバータ。
  45. （４５）前記電荷は少なくとも１つの取得時間の間少な
    くとも１つのキャパシタ上においてサンプルされ、また
    少なくとも１つの電荷再分配時間の間その電荷を受け取
    るスイッチングキャパシタに送られることを特徴とする
    請求項第（３１）項に記載のデジタル−アナログコンバ
    ータ。
  46. （４６）電荷を受け取るキャパシタはまた１または２以
    上の取得或いはサンプリングサイクルにおいて電荷を受
    け取ることを特徴とする請求項第（３７）項に記載のデ
    ジタル−アナログコンバータ。
  47. （４７）電荷を受け取るキャパシタは電荷を取得するそ
    れらのキャパシタとは異なることを特徴とする請求項（
    ３７）項に記載のデジタル−アナログコンバータ。
  48. （４８）少なくとも１つの積分段とスイッチングキャパ
    シタ入力サンプリング回路とを有するアナログ−デジタ
    ルコンバータのためのデルタ−シグマ変調器であって、
    スイッチングキャパシタ入力回路は、分極が印加電圧の
    関数であり第１および第２の端子を有するスイッチング
    キャパシタと、デューティーサイクルの第１の半分で作
    動する第１および第２のスイッチング回路と、デューテ
    ィーサイクルの第２の半分で作動する第３および第４の
    スイッチング回路と、デルタ−シグマ変調器を制御し、
    デューティーサイクルの第１および第２の半分を発生し
    、デューティーサイクルの第１の半分の間第１および第
    ２のスイッチング回路を充電サイクルあるいは電荷再分
    配サイクルの何れかで作動させるための制御信号および
    デューティーサイクルの第２の半分の間第３および第４
    のスイッチング回路を充電サイクルあるいは電荷再分配
    サイクルの何れかで作動するための制御信号を発生する
    クロック手段とよりなり、第１のスイッチング回路は充
    電サイクルの間スイッチングキャパシタの第１の端子を
    入力電圧に、また第２の端子を基準電圧に接続し、第２
    のスイッチング回路は電荷再分配サイクルの間スイッチ
    ングキャパシタの第２の端子を少なくとも１つの積分段
    の入力であるデルタ−シグマ変調器の入力に、また第１
    の端子を基準電圧に接続し、第３のスイッチング回路は
    充電サイクルの間スイッチングキャパシタの第２の端子
    を入力電圧に、また第１の端子を基準電圧に接続し、第
    ４のスイッチング回路は電荷再分配サイクルの間スイッ
    チングキャパシタの第１の端子を少なくとも１つの積分
    段の入力であるデルタ−シグマ変調器の入力に、また第
    ２の端子を基準電圧に接続し、スイッチングキャパシタ
    は下部電極と、下部電極上の上部電極と、下部電極と上
    部電極との間に位置するキャパシタ誘電対層とよりなり
    、少なくとも下部電極または上部電極が半導体材料から
    作られていることを特徴とする、アナログ−デジタルコ
    ンバータのためのデルタ−シグマ変調器。
  49. （４９）下部電極および上部電極が共に半導体材料から
    作られていることを特徴とする請求項第（４８）項に記
    載のデルタ−シグマ変調器。
  50. （５０）半導体材料としてコンダクタンスを増加するた
    めに不純物がドープされた多結晶シリコンを用いたこと
    を特徴とする請求項第（４８）項に記載のデルタ−シグ
    マ変調器。
  51. （５１）キャパシタ誘電体層が二酸化シリコンよりなる
    ことを特徴とする請求項第（４８）項に記載のデルタ−
    シグマ変調器。
  52. （５２）キャパシタ誘電体層の少なくとも一部が窒化シ
    リコンよりなることを特徴とする請求項第（４８）項に
    記載のデルタ−シグマ変調器。
JP1264823A 1988-10-13 1989-10-11 アナログ―デジタルコンバータのためのデルタ―シグマ変調器 Expired - Lifetime JPH0756942B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/257,477 US4918454A (en) 1988-10-13 1988-10-13 Compensated capacitors for switched capacitor input of an analog-to-digital converter
US257477 1988-10-13

Publications (2)

Publication Number Publication Date
JPH02210859A true JPH02210859A (ja) 1990-08-22
JPH0756942B2 JPH0756942B2 (ja) 1995-06-14

Family

ID=22976459

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1264823A Expired - Lifetime JPH0756942B2 (ja) 1988-10-13 1989-10-11 アナログ―デジタルコンバータのためのデルタ―シグマ変調器

Country Status (4)

Country Link
US (1) US4918454A (ja)
JP (1) JPH0756942B2 (ja)
DE (1) DE3933552A1 (ja)
GB (1) GB2223879B (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07235616A (ja) * 1993-12-28 1995-09-05 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2006128468A (ja) * 2004-10-29 2006-05-18 Seiko Epson Corp 半導体装置
JP2007294848A (ja) * 2006-03-30 2007-11-08 Eudyna Devices Inc キャパシタおよび電子回路
JP2009537974A (ja) * 2006-05-18 2009-10-29 インターナショナル・ビジネス・マシーンズ・コーポレーション 対称型ｍｉｍｃａｐキャパシタの設計
JP2013207676A (ja) * 2012-03-29 2013-10-07 Canon Inc 増幅回路、光電変換装置、および撮像システム
JP2015142156A (ja) * 2014-01-27 2015-08-03 新日本無線株式会社 Δσａｄｃ回路
JP2016523446A (ja) * 2013-05-28 2016-08-08 ニューランズ・インコーポレーテッドＮｅｗｌａｎｓ，Ｉｎｃ． 高線形性可変キャパシタアレイ
US9658636B2 (en) 2013-05-28 2017-05-23 Tdk Corporation Apparatus and methods for variable capacitor arrays
US9973155B2 (en) 2015-07-09 2018-05-15 Tdk Corporation Apparatus and methods for tunable power amplifiers
US10042376B2 (en) 2015-03-30 2018-08-07 Tdk Corporation MOS capacitors for variable capacitor arrays and methods of forming the same
US10073482B2 (en) 2015-03-30 2018-09-11 Tdk Corporation Apparatus and methods for MOS capacitor structures for variable capacitor arrays
US10382002B2 (en) 2015-03-27 2019-08-13 Tdk Corporation Apparatus and methods for tunable phase networks
JP2021507598A (ja) * 2017-12-18 2021-02-22 クアルコム，インコーポレイテッド 電荷共有によるエイリアス除去

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5208597A (en) * 1988-10-13 1993-05-04 Crystal Semiconductor Compensated capacitors for switched capacitor input of an analog-to-digital converter
US4918454A (en) 1988-10-13 1990-04-17 Crystal Semiconductor Corporation Compensated capacitors for switched capacitor input of an analog-to-digital converter
DE58906716D1 (de) * 1989-05-08 1994-02-24 Siemens Ag Integrierbarer Sigma-Delta-Modulator in Switched-Capacitor-Technik.
US5012245A (en) * 1989-10-04 1991-04-30 At&T Bell Laboratories Integral switched capacitor FIR filter/digital-to-analog converter for sigma-delta encoded digital audio
US5245343A (en) * 1990-08-03 1993-09-14 Honeywell Inc. Enhanced accuracy delta-sigma A/D converter
US5589847A (en) * 1991-09-23 1996-12-31 Xerox Corporation Switched capacitor analog circuits using polysilicon thin film technology
DE4225113C2 (de) * 1992-07-30 1995-05-04 Erhardt & Leimer Gmbh Vorrichtung zur Überwachung einer laufenden Warenbahn
US5305004A (en) * 1992-09-29 1994-04-19 Texas Instruments Incorporated Digital to analog converter for sigma delta modulator
DE4302184A1 (de) * 1993-01-27 1994-07-28 Teves Gmbh Alfred Schaltung zur Verstärkung des Ausgangssignals eines Sensors
US5376936A (en) * 1993-06-16 1994-12-27 Crystal Semiconductor Corporation One-bit switched-capacitor D/A circuit with continuous time linearity
GB2284317B (en) * 1993-11-11 1997-12-24 Motorola Inc A differential switched capacitor circuit
KR0136994B1 (ko) * 1994-10-27 1998-04-24 김주용 반도체 소자의 캐패시터 구조 및 그 제조방법
US5598157A (en) * 1994-10-28 1997-01-28 Harris Corporation Sigma Delta analog to digital converter with three point calibration apparatus and method
US5646621A (en) * 1994-11-02 1997-07-08 Advanced Micro Devices, Inc. Delta-sigma ADC with multi-stage decimation filter and gain compensation filter
US5621675A (en) * 1994-11-02 1997-04-15 Advanced Micro Devices, Inc. Digital decimation and compensation filter system
US5638072A (en) * 1994-12-07 1997-06-10 Sipex Corporation Multiple channel analog to digital converter
US5648779A (en) * 1994-12-09 1997-07-15 Advanced Micro Devices, Inc. Sigma-delta modulator having reduced delay from input to output
US5751615A (en) * 1995-11-14 1998-05-12 Advanced Micro Devices, Inc. Implementation of a digital decimation filter and method
US5732004A (en) * 1995-11-14 1998-03-24 Advanced Micro Devices, Inc. DSP architecture for a FIR-type filter and method
JP3199004B2 (ja) * 1997-11-10 2001-08-13 日本電気株式会社 半導体装置およびその製造方法
US6194946B1 (en) 1998-05-07 2001-02-27 Burr-Brown Corporation Method and circuit for compensating the non-linearity of capacitors
JP2003504912A (ja) * 1999-07-01 2003-02-04 バー−ブラウン コーポレイション キャパシタアレイ
JP3795338B2 (ja) 2001-02-27 2006-07-12 旭化成マイクロシステム株式会社 全差動型サンプリング回路及びデルタシグマ型変調器
WO2003009383A1 (en) * 2001-07-17 2003-01-30 Nokia Corporation Capacitor arrangement and method for producing such a capacitor arrangement
US6515612B1 (en) * 2001-10-23 2003-02-04 Agere Systems, Inc. Method and system to reduce signal-dependent charge drawn from reference voltage in switched capacitor circuits
DE10207739A1 (de) * 2002-02-22 2003-09-11 Infineon Technologies Ag Integrierte Halbleiterschaltung mit einer Parallelschaltung gekoppelter Kapazitäten
KR100480603B1 (ko) * 2002-07-19 2005-04-06 삼성전자주식회사 일정한 커패시턴스를 갖는 금속-절연체-금속 커패시터를 포함하는 반도체 소자
TW200403872A (en) * 2002-08-30 2004-03-01 Matsushita Electric Ind Co Ltd MIM capacitor
US6919233B2 (en) 2002-12-31 2005-07-19 Texas Instruments Incorporated MIM capacitors and methods for fabricating same
US7388247B1 (en) 2003-05-28 2008-06-17 The United States Of America As Represented By The Secretary Of The Navy High precision microelectromechanical capacitor with programmable voltage source
US20050263813A1 (en) * 2004-06-01 2005-12-01 Ching-Huei Tsai Capacitor on the semiconductor wafer
US7924029B2 (en) 2005-12-22 2011-04-12 Synaptics Incorporated Half-bridge for capacitive sensing
US8169014B2 (en) * 2006-01-09 2012-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitive structure for an integrated circuit
DE102008004470A1 (de) * 2007-12-05 2009-06-10 Rohde & Schwarz Gmbh & Co. Kg Elektrische Schaltungsanordnung mit konzentrierten Elementen in Mehrlagensubstraten
WO2011036428A1 (en) 2009-09-23 2011-03-31 X-Fab Semiconductor Foundries Ag Ultra-low voltage coefficient capacitors
US8143941B2 (en) * 2009-11-12 2012-03-27 Qualcomm, Incorporated Active analog filter having a MOS capacitor device with improved linearity
DE102010001377A1 (de) * 2010-01-29 2011-08-04 E.G.O. Elektro-Gerätebau GmbH, 75038 Schaltungsanordnung zum Bestimmen einer Kapazität einer Anzahl von kapazitiven Sensorelementen
JP5517898B2 (ja) * 2010-11-26 2014-06-11 株式会社日立製作所 アナログデジタル変換器
US9240296B2 (en) 2012-08-06 2016-01-19 Synaptics Incorporated Keyboard construction having a sensing layer below a chassis layer
US9716188B2 (en) * 2013-08-30 2017-07-25 Qualcomm Incorporated Metal oxide semiconductor (MOS) capacitor with improved linearity

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6033739A (ja) * 1983-08-04 1985-02-21 Nec Corp デルタ・シグマ変調器
JPS6068662U (ja) * 1983-10-17 1985-05-15 三洋電機株式会社 集積化コンデンサ

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2602315C3 (de) * 1976-01-22 1981-10-01 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung und Betriebsverfahren zur Umwandlung eines Analog-Signals in ein Digitalsignal
US4194187A (en) * 1978-08-07 1980-03-18 The United States Of America As Represented By The Secretary Of The Army Analog-to-digital conversion by charge coupled device
FR2533382B1 (fr) * 1982-09-21 1988-01-22 Senn Patrice Codeur de type delta-sigma, a double integration et applications de ce codeur a une voie de transmission de type mic et a la mesure de tensions continues
JPH0666436B2 (ja) * 1983-04-15 1994-08-24 株式会社日立製作所 半導体集積回路装置
JPS60126861A (ja) * 1983-12-13 1985-07-06 Fujitsu Ltd 半導体記憶装置
JPH0665225B2 (ja) * 1984-01-13 1994-08-22 株式会社東芝 半導体記憶装置の製造方法
JPS60206163A (ja) * 1984-03-30 1985-10-17 Toshiba Corp 半導体記憶装置
KR900000170B1 (ko) * 1984-06-05 1990-01-23 가부시끼가이샤 도오시바 다이내믹형 메모리셀과 그 제조방법
FR2566538B1 (fr) * 1984-06-26 1986-11-14 Thomson Csf Comparateur analogique a transfert de charge et dispositifs utilisant un tel comparateur
JPS61166159A (ja) * 1985-01-18 1986-07-26 Mitsubishi Electric Corp 半導体装置
EP0190694B1 (en) * 1985-02-04 1991-06-12 Nippon Telegraph And Telephone Corporation Oversampling converter
JPH0682783B2 (ja) * 1985-03-29 1994-10-19 三菱電機株式会社 容量およびその製造方法
JPS61224350A (ja) * 1985-03-29 1986-10-06 Toshiba Corp 半導体記憶装置
NL8501896A (nl) * 1985-07-02 1987-02-02 Philips Nv Digitaal-analoog omzetter.
US4758873A (en) * 1986-05-16 1988-07-19 National Semiconductor Corporation Balanced MOS capacitor with low stray capacitance and high ESD survival
US4720467A (en) * 1986-09-29 1988-01-19 International Business Machines Corporation Method of forming a capacitor-transistor integrated circuit
US4746899A (en) * 1986-10-07 1988-05-24 Crystal Semiconductor Corporation Method for reducing effects of electrical noise in an analog-to-digital converter
US4731696A (en) * 1987-05-26 1988-03-15 National Semiconductor Corporation Three plate integrated circuit capacitor
EP0324036A1 (en) * 1988-01-09 1989-07-19 Signal Processing Technologies, Inc. Capacitance stabilization for A/D and D/A converters
JPH01204528A (ja) * 1988-02-10 1989-08-17 Fujitsu Ltd Ａ／ｄ変換器
US4918454A (en) 1988-10-13 1990-04-17 Crystal Semiconductor Corporation Compensated capacitors for switched capacitor input of an analog-to-digital converter

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6033739A (ja) * 1983-08-04 1985-02-21 Nec Corp デルタ・シグマ変調器
JPS6068662U (ja) * 1983-10-17 1985-05-15 三洋電機株式会社 集積化コンデンサ

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07235616A (ja) * 1993-12-28 1995-09-05 Matsushita Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
JP2006128468A (ja) * 2004-10-29 2006-05-18 Seiko Epson Corp 半導体装置
JP2007294848A (ja) * 2006-03-30 2007-11-08 Eudyna Devices Inc キャパシタおよび電子回路
JP2009537974A (ja) * 2006-05-18 2009-10-29 インターナショナル・ビジネス・マシーンズ・コーポレーション 対称型ｍｉｍｃａｐキャパシタの設計
JP2013207676A (ja) * 2012-03-29 2013-10-07 Canon Inc 増幅回路、光電変換装置、および撮像システム
US8964074B2 (en) 2012-03-29 2015-02-24 Canon Kabushiki Kaisha Amplification circuit, photoelectric conversion apparatus, and imaging system
US9658636B2 (en) 2013-05-28 2017-05-23 Tdk Corporation Apparatus and methods for variable capacitor arrays
JP2016523446A (ja) * 2013-05-28 2016-08-08 ニューランズ・インコーポレーテッドＮｅｗｌａｎｓ，Ｉｎｃ． 高線形性可変キャパシタアレイ
JP2015142156A (ja) * 2014-01-27 2015-08-03 新日本無線株式会社 Δσａｄｃ回路
US10382002B2 (en) 2015-03-27 2019-08-13 Tdk Corporation Apparatus and methods for tunable phase networks
US10042376B2 (en) 2015-03-30 2018-08-07 Tdk Corporation MOS capacitors for variable capacitor arrays and methods of forming the same
US10073482B2 (en) 2015-03-30 2018-09-11 Tdk Corporation Apparatus and methods for MOS capacitor structures for variable capacitor arrays
US9973155B2 (en) 2015-07-09 2018-05-15 Tdk Corporation Apparatus and methods for tunable power amplifiers
JP2021507598A (ja) * 2017-12-18 2021-02-22 クアルコム，インコーポレイテッド 電荷共有によるエイリアス除去

Also Published As

Publication number Publication date
GB2223879B (en) 1993-03-17
GB2223879A (en) 1990-04-18
JPH0756942B2 (ja) 1995-06-14
DE3933552A1 (de) 1990-04-19
DE3933552C2 (ja) 1993-07-29
US4918454B1 (ja) 1994-02-22
GB8922827D0 (en) 1989-11-22
US4918454A (en) 1990-04-17

Similar Documents

Publication Publication Date Title
JPH02210859A (ja) アナログ―デジタルコンバータのためのデルタ―シグマ変調器
US5208597A (en) Compensated capacitors for switched capacitor input of an analog-to-digital converter
US6653967B2 (en) Fully differential sampling circuit
Li et al. A ratio-independent algorithmic analog-to-digital conversion technique
KR100794310B1 (ko) 스위치드 커패시터 회로 및 그것의 증폭 방법
US5479130A (en) Auto-zero switched-capacitor integrator
US5351050A (en) Detent switching of summing node capacitors of a delta-sigma modulator
US20070247171A1 (en) One terminal capacitor interface circuit
US20010033240A1 (en) Delta sigma analog-to-digital converter
JPH025333B2 (ja)
US5872469A (en) Switched capacitor circuit adapted to store charge on a sampling capacitor related to a sample for an analog signal voltage and to subsequently transfer such stored charge
CN110663187A (zh) 模数转换器、测量装置和模数转换方法
JP3079368B2 (ja) スイッチトキャパシタ増幅回路
JPS59132231A (ja) アナログ−デイジタル変換器
JP2013055450A (ja) Ａ／ｄ変換器
EP1076874B1 (en) Method and circuit for compensating the non-linearity of capacitors
US9787320B1 (en) Methods and apparatus for an analog-to-digital converter
US20020140591A1 (en) Sigma-delta A/D converter
GB1570011A (en) Analogue-to-digital converter
US4471482A (en) Switched capacitor circuit for generating a geometric sequence of electric charges
JPS625377B2 (ja)
US7719456B2 (en) Analog error correction for a pipelined charge-domain A/D converter
WO2019016256A1 (en) CIRCUIT ARRANGEMENT AND METHOD FOR OPERATING A CIRCUIT ARRANGEMENT
US20080111726A1 (en) Circuit and Method for Generating a Set of Intermediate Voltages
US20230387928A1 (en) Linear Multi-Level DAC