JPS6033739A - デルタ・シグマ変調器 - Google Patents
デルタ・シグマ変調器Info
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- JPS6033739A JPS6033739A JP14292883A JP14292883A JPS6033739A JP S6033739 A JPS6033739 A JP S6033739A JP 14292883 A JP14292883 A JP 14292883A JP 14292883 A JP14292883 A JP 14292883A JP S6033739 A JPS6033739 A JP S6033739A
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- JP
- Japan
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- operational amplifier
- capacitor
- circuit
- input
- signal
- Prior art date
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- Pending
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
- H03M3/494—Sampling or signal conditioning arrangements specially adapted for delta-sigma type analogue/digital conversion systems
- H03M3/496—Details of sampling arrangements or methods
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/456—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a first order loop filter in the feedforward path
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＡＤ変換器、特に７ナロク信号振幅をパルス密
度に対応させるデルタ・シグマ（△Σ）変調器に関する
。
度に対応させるデルタ・シグマ（△Σ）変調器に関する
。
アナログ信号をディジタル符号化する簡易な方法として
△Σ変調方式が知られているう第１図は△Σ変調器の原
理的な構成を示すブロック図で。
△Σ変調方式が知られているう第１図は△Σ変調器の原
理的な構成を示すブロック図で。
入力＋ｉｌＪ！１０１に与えられた入力アナロタ４８号
を符号化し２値ディジタル信号である△Σ符号紫伯信号
１０５に出力する。この回路は差分回路１１０、積分・
回路】２０及び２値量子化回路１３０を含むフィードバ
ック・ループにより構成されるラフイードバック・ルー
プの遅延は１サンプル分であり、第１図では遅延回路１
４０で代表させて示しであるが、入力信号が時間連続信
号で２値鍛子化回路１３０がすング操作によりｌサンプ
ル分の遅延が生ずるので遅延回路１４０をあらためて設
ける必要はない。しかし、以下の説明では第１図にあら
れれる全ての信号はサンプル値系列、すなわち時間離散
的な信号、として仮５ことＶＣする。
を符号化し２値ディジタル信号である△Σ符号紫伯信号
１０５に出力する。この回路は差分回路１１０、積分・
回路】２０及び２値量子化回路１３０を含むフィードバ
ック・ループにより構成されるラフイードバック・ルー
プの遅延は１サンプル分であり、第１図では遅延回路１
４０で代表させて示しであるが、入力信号が時間連続信
号で２値鍛子化回路１３０がすング操作によりｌサンプ
ル分の遅延が生ずるので遅延回路１４０をあらためて設
ける必要はない。しかし、以下の説明では第１図にあら
れれる全ての信号はサンプル値系列、すなわち時間離散
的な信号、として仮５ことＶＣする。
今、第１図の信号線１０１に第２図（１）に示すように
周期Ｔでサンプリングされたアナログ信号が入力される
ものとする。差分回路１１０では、信号線１０１に与え
られる入力信号から信号線１０２上にあられれる近似信
号が差引かれ、信号線１０３上ＶＬ差信号を出力する。
周期Ｔでサンプリングされたアナログ信号が入力される
ものとする。差分回路１１０では、信号線１０１に与え
られる入力信号から信号線１０２上にあられれる近似信
号が差引かれ、信号線１０３上ＶＬ差信号を出力する。
、信号線１０２上の近似４Ａ号は第２図（２）に示す如
く正負２値信号であり、信号線１０３に生ずる差信号は
第２図（３）のようになる。この差（ｉ！月は次に積分
回路１２０に於て積分され第２図（３）の如き積分値を
信号線１０４に生する。２値葉子化回路１３０では信号
線１０４上の按分値の極性を判定し、その判定結果の△
Σ符号を（ｆｆｉ号線１０５上に出力する。この△Σ符
号は次のサンプル点に於ける近似信号として用いられる
ため遅欽回路１４０１ｃ与えられる。第２図（５）が第
２図（４）に示す積分値の極性を判定して得られる△Σ
符号であり、第２図（２）の近似信号に対し１サンプル
分だけ進んでいる。
く正負２値信号であり、信号線１０３に生ずる差信号は
第２図（３）のようになる。この差（ｉ！月は次に積分
回路１２０に於て積分され第２図（３）の如き積分値を
信号線１０４に生する。２値葉子化回路１３０では信号
線１０４上の按分値の極性を判定し、その判定結果の△
Σ符号を（ｆｆｉ号線１０５上に出力する。この△Σ符
号は次のサンプル点に於ける近似信号として用いられる
ため遅欽回路１４０１ｃ与えられる。第２図（５）が第
２図（４）に示す積分値の極性を判定して得られる△Σ
符号であり、第２図（２）の近似信号に対し１サンプル
分だけ進んでいる。
信号線１０５上に得られる△Σ符号別は入力信号振幅に
応じたパルス密度を存しており、この杓号夕１１を低域
通過フィルタ（ＬＰＦ）Ｉｃ通せば元のアナログ波形の
復号信号が得られる。このＬＰＦをディジタルフィルタ
で実現した場合にはディジタルＬＰＦの出力には元の７
２′ログ波形の復号信号に対応するＰＣＭ （パルス符
号変調）信号が舟られる。
応じたパルス密度を存しており、この杓号夕１１を低域
通過フィルタ（ＬＰＦ）Ｉｃ通せば元のアナログ波形の
復号信号が得られる。このＬＰＦをディジタルフィルタ
で実現した場合にはディジタルＬＰＦの出力には元の７
２′ログ波形の復号信号に対応するＰＣＭ （パルス符
号変調）信号が舟られる。
このような△Σ変調器は最近オーバサンプル形ＡＤ変換
器の１次行号器として注目されている。
器の１次行号器として注目されている。
オーバサンプル形符号器では、アナログ信号をまず△Σ
変調器によってその信号のナイギストレートよりはるか
に高いサンプリング周波数で杓号化し、その符号化出力
をディジタル１．ＰＩ”に通してＰＣ八へ信号に変換し
た後カイキストレードで再サンプリングして所望の符号
出力を侮る。この方法では構成の簡単な△Σ変調器でア
ナログ信号をまずディジタル化しその後の処理を全てデ
ィジタルに行なうため、高精度化が図り易いという特徴
がある。また回路の大部分がディジクルであるためにＬ
ＳＩ化に適しており、ＬＳＩ化による消費電力の低減と
製造コストの減少が期待される。しかしながら、このよ
うな期待を実現するためには１次行号器である△Σ変調
器自体も高精度化し易く且つＬＳＩ化に適したものでな
ければならない、従来の△Σ変調器は抵抗とキャパシタ
の糸１合せによる積分回路を用いているため、積分回路
の時定数が抵抗とキャパシタの絶対値に依存した。この
ため抵抗やキャパシタの値を自由に訓読し４’＋る個別
部品による実現は可能であっても、そのような個別調整
が殆ど不可能なＬＳＩ化には不適であった。、また所望
の時定数を実現するだめの抵抗値やキャパシタの値がＬ
ＳＩ内での実現が困難なｌ−ｈと大きくなることも問題
であった。
変調器によってその信号のナイギストレートよりはるか
に高いサンプリング周波数で杓号化し、その符号化出力
をディジタル１．ＰＩ”に通してＰＣ八へ信号に変換し
た後カイキストレードで再サンプリングして所望の符号
出力を侮る。この方法では構成の簡単な△Σ変調器でア
ナログ信号をまずディジタル化しその後の処理を全てデ
ィジタルに行なうため、高精度化が図り易いという特徴
がある。また回路の大部分がディジクルであるためにＬ
ＳＩ化に適しており、ＬＳＩ化による消費電力の低減と
製造コストの減少が期待される。しかしながら、このよ
うな期待を実現するためには１次行号器である△Σ変調
器自体も高精度化し易く且つＬＳＩ化に適したものでな
ければならない、従来の△Σ変調器は抵抗とキャパシタ
の糸１合せによる積分回路を用いているため、積分回路
の時定数が抵抗とキャパシタの絶対値に依存した。この
ため抵抗やキャパシタの値を自由に訓読し４’＋る個別
部品による実現は可能であっても、そのような個別調整
が殆ど不可能なＬＳＩ化には不適であった。、また所望
の時定数を実現するだめの抵抗値やキャパシタの値がＬ
ＳＩ内での実現が困難なｌ−ｈと大きくなることも問題
であった。
本発明はこのような従来方式の欠点を除去してＬＳＩ化
に適した新しい構成の△Σ変調器を提供することを目的
とする。
に適した新しい構成の△Σ変調器を提供することを目的
とする。
本発明は、キャパシタによる負伸）還を施されたナペア
ンプシ 前Ｖナベアンプの出力を２＃１醤子化する２値
量子化回路と、入力端子と前記オペアンプの入力の間に
接続されアナーグ入力振幅に比例した％傭を前記オペア
ンプの帰還キャパシタに移す働きをする第１のスイッチ
付キャパシタ回路と、基準電圧源と前記オペアンプの入
力の間に接続され基準１［圧に比例した第１の基準電荷
を前記オペアンプの帰還キャパシタに移す働きをする第
２のスイッチ伺キャパシタ回路と、前記基準電圧源と前
記オペアンプの人力の間に接続され基準電圧に比例する
もＦａｉｌ記第１の基準電荷とは異なる大きさで異なる
極性の第２の基準電荷を前記オペアンプの帰還キャパシ
タに移す働きをする第３のスイッチ付キャバシク回路と
、前記２値量子化回路の出力に応じて前記第１の基ｔ！
１ｍ荷の前記オペアンプ帰還キャパシタへの転送を制御
する手段とＫより構成されたことを特徴とする。
ンプシ 前Ｖナベアンプの出力を２＃１醤子化する２値
量子化回路と、入力端子と前記オペアンプの入力の間に
接続されアナーグ入力振幅に比例した％傭を前記オペア
ンプの帰還キャパシタに移す働きをする第１のスイッチ
付キャパシタ回路と、基準電圧源と前記オペアンプの入
力の間に接続され基準１［圧に比例した第１の基準電荷
を前記オペアンプの帰還キャパシタに移す働きをする第
２のスイッチ伺キャパシタ回路と、前記基準電圧源と前
記オペアンプの人力の間に接続され基準電圧に比例する
もＦａｉｌ記第１の基準電荷とは異なる大きさで異なる
極性の第２の基準電荷を前記オペアンプの帰還キャパシ
タに移す働きをする第３のスイッチ付キャバシク回路と
、前記２値量子化回路の出力に応じて前記第１の基ｔ！
１ｍ荷の前記オペアンプ帰還キャパシタへの転送を制御
する手段とＫより構成されたことを特徴とする。
第３図は本発明による△Σ変調器の一実施例を示す図で
ある。端子３０１に入力７ナロク信号、端子３０２に基
壁電圧、端子３０３に第１のりＩｆｆツタパルスφ１、
端子３０４に第２のクロ、クパルスφ２が与えられ、端
子３０５に△Σ符号が出力される。
ある。端子３０１に入力７ナロク信号、端子３０２に基
壁電圧、端子３０３に第１のりＩｆｆツタパルスφ１、
端子３０４に第２のクロ、クパルスφ２が与えられ、端
子３０５に△Σ符号が出力される。
端子３０１１Ｃ与えられる入力アナログ信号はスイ。
チ３１１，３１２，３１３，３１４とキャパシタＣＩか
らなる第１のスイッチ伺キャパシタ回路を介してオペア
ンプ３３０の負側入力圧接続されている。オペアンプ３
３０の出力から負側入力にキャパシタＣ６を介して負帰
還がかけられていることにより、この回路は積分器とし
て動作する。端子３０２に与えられる基準電圧はスイッ
チ３１５，３１６，３１７゜３１８とキャパシタＣ７か
らなる第２のスイッチ付キャパシタ回路を介してオペア
ンプ３３０の負側入力に第１の基準電流を与えると共に
、スイッチ３１９．３２０，３２１，３２２とキャパシ
タＣ３からなる第３のスイッチ付キャパシタ回路を介し
てオペアンプ３３０の負側入力に第２の基準電流を与え
る。
らなる第１のスイッチ伺キャパシタ回路を介してオペア
ンプ３３０の負側入力圧接続されている。オペアンプ３
３０の出力から負側入力にキャパシタＣ６を介して負帰
還がかけられていることにより、この回路は積分器とし
て動作する。端子３０２に与えられる基準電圧はスイッ
チ３１５，３１６，３１７゜３１８とキャパシタＣ７か
らなる第２のスイッチ付キャパシタ回路を介してオペア
ンプ３３０の負側入力に第１の基準電流を与えると共に
、スイッチ３１９．３２０，３２１，３２２とキャパシ
タＣ３からなる第３のスイッチ付キャパシタ回路を介し
てオペアンプ３３０の負側入力に第２の基準電流を与え
る。
オペアンプ３３０の出力は２値量子化回路３４０に与え
られ、２値量子化回路３４０に於て閾値判定を受け２値
化される。この閾値判定は端子３０３に与えられる第１
のクロックパルスφ１の立上り時点で行なわれ、判定結
果は次の判定時点迄保持されると共に端子３０５に出力
される。
られ、２値量子化回路３４０に於て閾値判定を受け２値
化される。この閾値判定は端子３０３に与えられる第１
のクロックパルスφ１の立上り時点で行なわれ、判定結
果は次の判定時点迄保持されると共に端子３０５に出力
される。
スイッチ３１１，３１２，３１３．・・・、 ３２１，
３２２は第１のクロ、クパルスφ１、第２のクロックパ
ルスφ２反び帰還パルスφ２′により開閉制御される伝
達ダートであり、それらの内Ｓ１と記されたスイッチ３
１１，３１２，３１５，３１６，３１９，３２０はパル
スφ１により開閉制御され、Ｓ２と記されたスイッチ３
１３，３１４，３２１，３２２はパルスφ２により開閉
制御され、８２’と記されたスイッチ３１７゜３１８は
パルスφ２′により開閉制御される。パルスφ１．φ２
．φ２′ のタイミング関係は第４図に示されている。
３２２は第１のクロ、クパルスφ１、第２のクロックパ
ルスφ２反び帰還パルスφ２′により開閉制御される伝
達ダートであり、それらの内Ｓ１と記されたスイッチ３
１１，３１２，３１５，３１６，３１９，３２０はパル
スφ１により開閉制御され、Ｓ２と記されたスイッチ３
１３，３１４，３２１，３２２はパルスφ２により開閉
制御され、８２’と記されたスイッチ３１７゜３１８は
パルスφ２′により開閉制御される。パルスφ１．φ２
．φ２′ のタイミング関係は第４図に示されている。
パルスφ１とφ２け△Σ変調器としてのサンプリング周
期Ｔを決めるクロックパルスで、φ１とφ２で１８０°
位相がずれている。φ１またはφ２が高レベル（１″）
にあるときそれぞれ関連するスイッチ８１またはＳ２が
閉じる。クロックパルスφ１とφ２の高レベル区間長は
τ。でτ。／Ｔは５０％よりノ」）ＶＣ設定され、φｌ
とφ２の高レベルは互いに重ならない、、帰還パルスφ
２′は２値量子化口路３４０の出力であるΔΣ符号とク
ロックパルスφ２の論理積により作られる。したがって
第４図〆に示すように、クロックパルスφ２が高レベル
じ１”）の期間にあるときもしΔΣ出力符号がｌ”（高
レベル）であればφ２′も１ｎになり、もし△Σ出力符
号が０″（低レベル）であればφ２が“ｌ”であっても
φ２′は”０”である。
期Ｔを決めるクロックパルスで、φ１とφ２で１８０°
位相がずれている。φ１またはφ２が高レベル（１″）
にあるときそれぞれ関連するスイッチ８１またはＳ２が
閉じる。クロックパルスφ１とφ２の高レベル区間長は
τ。でτ。／Ｔは５０％よりノ」）ＶＣ設定され、φｌ
とφ２の高レベルは互いに重ならない、、帰還パルスφ
２′は２値量子化口路３４０の出力であるΔΣ符号とク
ロックパルスφ２の論理積により作られる。したがって
第４図〆に示すように、クロックパルスφ２が高レベル
じ１”）の期間にあるときもしΔΣ出力符号がｌ”（高
レベル）であればφ２′も１ｎになり、もし△Σ出力符
号が０″（低レベル）であればφ２が“ｌ”であっても
φ２′は”０”である。
まずφｌがビの状態に於ける第３図の回路の動作を考え
る。このとき第１のスイッチ付キャパシタ回路に於ては
Ｓ１スイ、チ３１１，３１２が導通しＳ２スイッチ３１
３，３１４は非導通であるからキャパシタＣ，には端子
３０１１Ｃ与えられるアナログ入力電圧ν（１）によっ
てν（１）・Ｃ□ なる電荷が流入する。パルスφ１が
”１”の間はキャパシタＣ，Ｋ与えられる電圧は変化す
るがφｌが′１″から”ｏ″に変化するとその変化の直
前の六方電圧νｉ（！ｔ、）によりν（２，）・Ｃ０な
る電荷がキャパシタｃ１ に蓄えられる。このとき同時
に第２のスイッチ付キャパシタ回路に於ては８１スイ、
チ３１５，３１６か導通しＳ２スイ、チ３１７，３１ｇ
が非導通であるかりている。さらに第３のスイッチ付キ
ャパシタ回路に於ては８１スイ、チ３１９，３２０が導
通し。
る。このとき第１のスイッチ付キャパシタ回路に於ては
Ｓ１スイ、チ３１１，３１２が導通しＳ２スイッチ３１
３，３１４は非導通であるからキャパシタＣ，には端子
３０１１Ｃ与えられるアナログ入力電圧ν（１）によっ
てν（１）・Ｃ□ なる電荷が流入する。パルスφ１が
”１”の間はキャパシタＣ，Ｋ与えられる電圧は変化す
るがφｌが′１″から”ｏ″に変化するとその変化の直
前の六方電圧νｉ（！ｔ、）によりν（２，）・Ｃ０な
る電荷がキャパシタｃ１ に蓄えられる。このとき同時
に第２のスイッチ付キャパシタ回路に於ては８１スイ、
チ３１５，３１６か導通しＳ２スイ、チ３１７，３１ｇ
が非導通であるかりている。さらに第３のスイッチ付キ
ャパシタ回路に於ては８１スイ、チ３１９，３２０が導
通し。
Ｓ２ｘイ、チ３２１，３２２が非導通であるのでキャパ
シタＣ３には端子３０２に与えられた基準電圧ＥＫより
Ｅ−Ｃ３なる電荷が流入し保持される。
シタＣ３には端子３０２に与えられた基準電圧ＥＫより
Ｅ−Ｃ３なる電荷が流入し保持される。
次にφ２が′１”Ｋなった状態を考える。このとき全て
の８２スイツチは導通し、全ての８１スイ、テは非導通
となる。８２’スイ、テの導通、非導通は△Σ出力符号
の状態に依存する。オペアンプ３３０の負倶］入力はキ
ャパシタＣ６にょる負帰還により仮想接地点となり電位
は０である。したがっテ８２ 、＜イッナ３１３，３１
４ が導通するとキャパシタＣ０に蓄えられた電荷ν（
ｔ、）・Ｃ０を放電するだめの電流が流れる。今仮に第
２及び第３のスイッチ付キャパシタ回路からの電流流入
を除いて考えると、キャパシタＣ０の放電電流はそのま
まキャパシタＣ０に流入し結局Ｃ８に蓄えられていた電
荷がキャパシタｃｏに移動することになる。したがって
キャパシタＣ１の放電が完了した時点で電圧変化を生じ
させる。キャパシタＣＪびＣ３からもオペアンプ３３０
の魚卵入力点に電流の流入があるので、次にキャパシタ
Ｃ８からの電流流入を除いてオペアンプ３３０の出力に
おける電圧変化を考えてみる。キャパシタＣ１にはＥ−
Ｃ，なる電荷が蓄えられているので８２スイッチ３２１
，３２２が導通ずるとこの電荷を放電するだめの電流が
キャパシタＣ８を通じて流れ、その結果オペアンプ３３
０の出力にＢ −Ｃ，／Ｃ０なる電圧変化を生じさせる
。このとき同時に８２’スイッチ３１７，３１８が導通
すると、キャパシタＣ３の電荷は最初のＯの状態からＥ
−Ｃ，に向けて急速に充電され、そのときの充電電流が
キャパシタＣ８を通ってオペアンプ３３０の出力に電圧
変化を生じさせる。キャパシタＣ２と０３からの電流の
向きは逆であり、キャパシタＣ７の充電によるオペアン
プ３３０の出力における電圧変化は充電完了時点に於て
−Ｅ 、 Ｃ，／Ｃ。
の８２スイツチは導通し、全ての８１スイ、テは非導通
となる。８２’スイ、テの導通、非導通は△Σ出力符号
の状態に依存する。オペアンプ３３０の負倶］入力はキ
ャパシタＣ６にょる負帰還により仮想接地点となり電位
は０である。したがっテ８２ 、＜イッナ３１３，３１
４ が導通するとキャパシタＣ０に蓄えられた電荷ν（
ｔ、）・Ｃ０を放電するだめの電流が流れる。今仮に第
２及び第３のスイッチ付キャパシタ回路からの電流流入
を除いて考えると、キャパシタＣ０の放電電流はそのま
まキャパシタＣ０に流入し結局Ｃ８に蓄えられていた電
荷がキャパシタｃｏに移動することになる。したがって
キャパシタＣ１の放電が完了した時点で電圧変化を生じ
させる。キャパシタＣＪびＣ３からもオペアンプ３３０
の魚卵入力点に電流の流入があるので、次にキャパシタ
Ｃ８からの電流流入を除いてオペアンプ３３０の出力に
おける電圧変化を考えてみる。キャパシタＣ１にはＥ−
Ｃ，なる電荷が蓄えられているので８２スイッチ３２１
，３２２が導通ずるとこの電荷を放電するだめの電流が
キャパシタＣ８を通じて流れ、その結果オペアンプ３３
０の出力にＢ −Ｃ，／Ｃ０なる電圧変化を生じさせる
。このとき同時に８２’スイッチ３１７，３１８が導通
すると、キャパシタＣ３の電荷は最初のＯの状態からＥ
−Ｃ，に向けて急速に充電され、そのときの充電電流が
キャパシタＣ８を通ってオペアンプ３３０の出力に電圧
変化を生じさせる。キャパシタＣ２と０３からの電流の
向きは逆であり、キャパシタＣ７の充電によるオペアン
プ３３０の出力における電圧変化は充電完了時点に於て
−Ｅ 、 Ｃ，／Ｃ。
となる。もちろんφ２が１″の時刻でもφ２１がθ″の
ときにはキャパシタＣ１かもの電流流入はなく、したが
ってそれによる電圧変化も生じない。
ときにはキャパシタＣ１かもの電流流入はなく、したが
ってそれによる電圧変化も生じない。
すなわち第２及び第３のスイッチ付キャパシタ回路によ
るオペアンプ３３０出力の電圧変化をΔΣ符号出力の状
態に応じて書きあられすと次のようになる。
るオペアンプ３３０出力の電圧変化をΔΣ符号出力の状
態に応じて書きあられすと次のようになる。
△Σ符号＝”θ″のとき Ｅ−Ｃ３／Ｃ０（１）△Σ符
号二″１″のとき Ｂ−Ｃｓ／Ｃｏ Ｂ−Ｃｔ／Ｃｏ
（２１ここでＣ，＝２ＸＣ３と選べば（２）式は−Ｅ
−Ｃ３／Ｃ，となり、△Σ符号の状態に応じ±Ｅ−Ｃ，
／Ｃ，なる電圧変化が生ずる。したがって第１のスイッ
チ付キャパシタ回路からの電流流入も合せて考えるとオ
ペアンプ３３０出力での電圧変化は △Σ符号＝”０”のとき ν（Ｌ＋）・Ｃｔ／Ｃｏ＋Ｅ−Ｃｎ／”ｏ （３）△Σ
符号＝″１”のとき ν（１，）・Ｃ１／Ｃｏ Ｈ−Ｃｓ／Ｃｏ ＜４１とな
り、第１図で説明した入力信号と近似信号の差信号が計
算されていることがわかる。また式（３）及び（４）は
オペアンプ３３０の出力電圧の変化分を示すものであっ
て、オペアンプ３３０の出力電圧そのものはこれら変化
分の累積値となる。
号二″１″のとき Ｂ−Ｃｓ／Ｃｏ Ｂ−Ｃｔ／Ｃｏ
（２１ここでＣ，＝２ＸＣ３と選べば（２）式は−Ｅ
−Ｃ３／Ｃ，となり、△Σ符号の状態に応じ±Ｅ−Ｃ，
／Ｃ，なる電圧変化が生ずる。したがって第１のスイッ
チ付キャパシタ回路からの電流流入も合せて考えるとオ
ペアンプ３３０出力での電圧変化は △Σ符号＝”０”のとき ν（Ｌ＋）・Ｃｔ／Ｃｏ＋Ｅ−Ｃｎ／”ｏ （３）△Σ
符号＝″１”のとき ν（１，）・Ｃ１／Ｃｏ Ｈ−Ｃｓ／Ｃｏ ＜４１とな
り、第１図で説明した入力信号と近似信号の差信号が計
算されていることがわかる。また式（３）及び（４）は
オペアンプ３３０の出力電圧の変化分を示すものであっ
て、オペアンプ３３０の出力電圧そのものはこれら変化
分の累積値となる。
次にφ２が１”に変化すると、キャパシタＣｌ５Ｃ２１
Ｃ！はオペアンプ３３０から分離されるので、オペアン
プ３３０の出力はφ２が１０″になる直前の値を次に爵
びφ２が１”Ｋなる迄そのまま保持することＫなる。２
値量子化回路３４０ではφｌが”１″になる時点でオペ
アンプ３３０出力の正負を判定し、負であれば△Σ符号
として１１″、正であれば△Σ符号としてＯ″を出力す
る。この△Σ符号がＡＮＤ回路３５０に加えられ、次の
サンプル時点におけるφ２′の値、したがって近似信号
の極性、を決定することになる。すなわち第１図におけ
る１サンプル遅延回路の役割は２値量子化回路３４０に
於けるクロックφＩＫよるサンプリング動作によりて等
測的に果たされている。
Ｃ！はオペアンプ３３０から分離されるので、オペアン
プ３３０の出力はφ２が１０″になる直前の値を次に爵
びφ２が１”Ｋなる迄そのまま保持することＫなる。２
値量子化回路３４０ではφｌが”１″になる時点でオペ
アンプ３３０出力の正負を判定し、負であれば△Σ符号
として１１″、正であれば△Σ符号としてＯ″を出力す
る。この△Σ符号がＡＮＤ回路３５０に加えられ、次の
サンプル時点におけるφ２′の値、したがって近似信号
の極性、を決定することになる。すなわち第１図におけ
る１サンプル遅延回路の役割は２値量子化回路３４０に
於けるクロックφＩＫよるサンプリング動作によりて等
測的に果たされている。
以上説明したように第３図の回路は、第１図で示した原
理的なΔΣ変調器と同じ動作を実現する。
理的なΔΣ変調器と同じ動作を実現する。
近似信号の発生、入力信号と近似信号の差分計算、積分
等アナログ１６号に対し高精度演算を要求される部分が
オペアンプ、キャパシタ及びスイッチにの比に注目して
用いられていることから、ＭＯ８技術等によって容易に
ＬＳＩ化できる。また外部から与えるべき基準電圧源も
１種類でよく、近似信号の精度はこの基準電圧とキャパ
シタＣ７とＣ３の比だけで決定され、△Σ符号出力パル
スの影響を受けない６式（３１、（４１から明らかなよ
うＫＣ＋／ＣｏあるいはＣｓ／Ｃｏなるキャパシタ比に
よって入力信号と近似信号に対するゲイン・ファクター
が任意に定まるので、符号化ダイナミックレンジ（符号
化可能な最大の入力信号範囲）とは独立に基準電圧を定
めることができる特長もある。さらに抵抗を用い常時抵
抗に電流を流す方法に比べ本発明ではキャパシタの充放
電を利用しているための本質的に低消費電力化に向いて
いる。このような特徴を総合すると本発明によるΔΣ変
調器はＬＳＩ化に適しＬＳＩ化による低消費電力化、低
コスト化、小形化を可能にする。
等アナログ１６号に対し高精度演算を要求される部分が
オペアンプ、キャパシタ及びスイッチにの比に注目して
用いられていることから、ＭＯ８技術等によって容易に
ＬＳＩ化できる。また外部から与えるべき基準電圧源も
１種類でよく、近似信号の精度はこの基準電圧とキャパ
シタＣ７とＣ３の比だけで決定され、△Σ符号出力パル
スの影響を受けない６式（３１、（４１から明らかなよ
うＫＣ＋／ＣｏあるいはＣｓ／Ｃｏなるキャパシタ比に
よって入力信号と近似信号に対するゲイン・ファクター
が任意に定まるので、符号化ダイナミックレンジ（符号
化可能な最大の入力信号範囲）とは独立に基準電圧を定
めることができる特長もある。さらに抵抗を用い常時抵
抗に電流を流す方法に比べ本発明ではキャパシタの充放
電を利用しているための本質的に低消費電力化に向いて
いる。このような特徴を総合すると本発明によるΔΣ変
調器はＬＳＩ化に適しＬＳＩ化による低消費電力化、低
コスト化、小形化を可能にする。
Ｓ２にスイッチ３１３を８１［変える等してア２−ログ
入力信号を直接積分器に入力して近似信号との差をとる
ようにしてもよい。この場合にはクロ。
入力信号を直接積分器に入力して近似信号との差をとる
ようにしてもよい。この場合にはクロ。
りφ２のｌ”が終る時点の入力信号がサンプルされたこ
とになる。また第２及びｖＪｊ３のスイッチ付キャパシ
タ回路の役割を交代させ同一の効果を得ることも可能で
あることは君うまでもない。
とになる。また第２及びｖＪｊ３のスイッチ付キャパシ
タ回路の役割を交代させ同一の効果を得ることも可能で
あることは君うまでもない。
における動作波形を示す図、第３＠は本発明による△Σ
変調器の一実施例を示すプロ、り図、第４図は第３Ｎの
動作を説明するだめの補助タイミング図である。第１図
に於て参照数字１１０，１２０゜１３０及び１４０はそ
れぞれ差分回路、積分回路、２値量子化回路及び遅延回
路を示す。また第３図に於て参１１（１数字３１１，３
１２．・・・、３２１，３２２はスイッチ、３３０はオ
ペアンプ、３４０は２値量子化回路、３５０はＡＮＤ回
路である。 オ １ 図 ７１−２ 図 ７１−３ 図 ７ｉ４ 図
変調器の一実施例を示すプロ、り図、第４図は第３Ｎの
動作を説明するだめの補助タイミング図である。第１図
に於て参照数字１１０，１２０゜１３０及び１４０はそ
れぞれ差分回路、積分回路、２値量子化回路及び遅延回
路を示す。また第３図に於て参１１（１数字３１１，３
１２．・・・、３２１，３２２はスイッチ、３３０はオ
ペアンプ、３４０は２値量子化回路、３５０はＡＮＤ回
路である。 オ １ 図 ７１−２ 図 ７１−３ 図 ７ｉ４ 図
Claims (1)
- キャパシタによる負帰還を施されたオペアンプと、前記
オペアンプの出力を２値量子化する２４Ｉ！景子化回路
と、入力端子と前記オペアンプの入力の間に接続されア
ナログ人力振幅に比例した電荷を前記オペアンプの帰還
キャパシタに移す働きをする第１のスイッチ付キャパシ
タ回路と、基準電圧源と前記オペアンプの入力の間に接
続され基準電圧に比例した第１の基準電荷を前記オペア
ンプの帰還キャパシタに移す働きをする第２のスイッチ
付キャパシタ回路と、前記基準電圧源と前記オペアンプ
の入力の間に接続され基準電圧に比例するも前記第１の
基準電荷とは異なる大きさで異なる極性の第２の基準電
荷を前記オペアンプの帰還キャパシタに移す働きをする
第３のスイッチ付キじて前記第１の基準電荷の前記オペ
アンプ帰還キャパシタへの転送を制御する手段とりこよ
り構成されたことを特徴とするデルタ・シグマ変調器、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14292883A JPS6033739A (ja) | 1983-08-04 | 1983-08-04 | デルタ・シグマ変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14292883A JPS6033739A (ja) | 1983-08-04 | 1983-08-04 | デルタ・シグマ変調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6033739A true JPS6033739A (ja) | 1985-02-21 |
Family
ID=15326891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14292883A Pending JPS6033739A (ja) | 1983-08-04 | 1983-08-04 | デルタ・シグマ変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6033739A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS628619A (ja) * | 1985-07-02 | 1987-01-16 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | デジタル−アナログ変換器 |
| JPH02210859A (ja) * | 1988-10-13 | 1990-08-22 | Crystal Semiconductor Corp | アナログ―デジタルコンバータのためのデルタ―シグマ変調器 |
| JPH03229519A (ja) * | 1990-02-02 | 1991-10-11 | Nec Corp | オーバーサンプリング型ａ／ｄ変換回路 |
-
1983
- 1983-08-04 JP JP14292883A patent/JPS6033739A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS628619A (ja) * | 1985-07-02 | 1987-01-16 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | デジタル−アナログ変換器 |
| JPH02210859A (ja) * | 1988-10-13 | 1990-08-22 | Crystal Semiconductor Corp | アナログ―デジタルコンバータのためのデルタ―シグマ変調器 |
| JPH03229519A (ja) * | 1990-02-02 | 1991-10-11 | Nec Corp | オーバーサンプリング型ａ／ｄ変換回路 |
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