JPH03229519A - オーバーサンプリング型ａ／ｄ変換回路 - Google Patents
オーバーサンプリング型ａ／ｄ変換回路Info
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- JPH03229519A JPH03229519A JP2365490A JP2365490A JPH03229519A JP H03229519 A JPH03229519 A JP H03229519A JP 2365490 A JP2365490 A JP 2365490A JP 2365490 A JP2365490 A JP 2365490A JP H03229519 A JPH03229519 A JP H03229519A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 21
- 239000003990 capacitor Substances 0.000 claims abstract description 34
- 230000010354 integration Effects 0.000 abstract description 5
- 238000005070 sampling Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ／Ｉ）変換回路に関し、特にオーバーサンプ
リング型Ａ／Ｄ変換回路に関する。
リング型Ａ／Ｄ変換回路に関する。
従来、かかるＡ／Ｄ変換回路はアナログ加算器およびア
ナログ積分器を複数段縦属接続し、その出力を基準電圧
と比較するとともに各加算器に帰還をかけることにより
、ディジタル信号に変換している。
ナログ積分器を複数段縦属接続し、その出力を基準電圧
と比較するとともに各加算器に帰還をかけることにより
、ディジタル信号に変換している。
第４図はかかる従来の一例を示すオーバーサンプリング
型Ａ／Ｄ変換回路図である。
型Ａ／Ｄ変換回路図である。
第４図に示すように、従来のオーバーサンプリング型Ａ
／Ｄ変換回路は、アナログ信号入力端子１に接続され加
算機能を有する第一の加算器２Ａおよびこの加算器２Ａ
の出力を積分する第一のアナログ積分器３を二段直列に
接続し、二段目の第二のアナログ積分器３の積分出力を
比較器４により基準電圧と比較してディジタル出力端子
７に１１１力する。また、外部クロック入力端子６から
の２０ツクと比較器４のディジタル出力に基づき、制御
回路５では第一および第二の加算器２Ａ内のスイッチを
帰還をかけて制御している。すなわち、第一の加算器２
Ａにおける基準電圧チャージアップ容量Ｃ８をスイッチ
３１３〜Ｓ１５に対して共有化し、チャージアップする
基準電圧をスイッチの制御により選択している。
／Ｄ変換回路は、アナログ信号入力端子１に接続され加
算機能を有する第一の加算器２Ａおよびこの加算器２Ａ
の出力を積分する第一のアナログ積分器３を二段直列に
接続し、二段目の第二のアナログ積分器３の積分出力を
比較器４により基準電圧と比較してディジタル出力端子
７に１１１力する。また、外部クロック入力端子６から
の２０ツクと比較器４のディジタル出力に基づき、制御
回路５では第一および第二の加算器２Ａ内のスイッチを
帰還をかけて制御している。すなわち、第一の加算器２
Ａにおける基準電圧チャージアップ容量Ｃ８をスイッチ
３１３〜Ｓ１５に対して共有化し、チャージアップする
基準電圧をスイッチの制御により選択している。
上述した従来のオーバーサンプリング型Ａ／Ｄ変換回路
は、加算器における加算器入力信号および選択された基
準電圧を加算する過程において、基準電圧チャージアッ
プ容量を共通化しているため、適切な基準電圧を選択し
た後に、ある一定の時定数を持って容量に基準電圧を充
電することになる。従って、この充電時間は直接後段の
アナログ積分器の積分時間を縮めることになり、そのた
めに積分器での取り残し電荷を増加させ、Ａ／Ｄ変換精
度を劣化させるという欠点がある。
は、加算器における加算器入力信号および選択された基
準電圧を加算する過程において、基準電圧チャージアッ
プ容量を共通化しているため、適切な基準電圧を選択し
た後に、ある一定の時定数を持って容量に基準電圧を充
電することになる。従って、この充電時間は直接後段の
アナログ積分器の積分時間を縮めることになり、そのた
めに積分器での取り残し電荷を増加させ、Ａ／Ｄ変換精
度を劣化させるという欠点がある。
本発明の目的は、かかるＡ／Ｄ変換精度を向上させるこ
とのできるオーバーサンプリング型Ａ ／／Ｄ変換回路
を提供することにある。
とのできるオーバーサンプリング型Ａ ／／Ｄ変換回路
を提供することにある。
本発明のオーバーサンプリング型Ａ／Ｄ変換回路は、ア
ナログ入力信号を選択された基準電圧と加算する加算器
と、前記加算器の出力を積分するアナログ積分器と、前
記アナログ積分器の出力信号を量子化する比較器と、前
記比較器の出力信号を入力して前記加算器に対する制御
信号を発生する制御回路とを有し、前記加算器は第一お
よび第二の端子を有し、前記第１の端子に一端が接続さ
れ且つ制御信号により制御される第一のスイッチと、前
記第一のスイッチの他端および接地電位間に接続され且
つ制御信号により制御される第二のスイッチと、一端を
前記第二の端子に接続し且つ他端を前記第一のスイッチ
および第二のスイッチの接続点に接続された第一の容量
と、一端を正の基２ｆ！電圧に接続された第二の容量と
、前記第二の容量の他端および前記第二の端子間に接続
され且つ前記制御信号により制御される第三のスイッチ
と、一端を負の基準電圧に接続された第三の容量と、前
記第三の容量の他端および前記第二の端子間に接続され
且つ前記制御信号により制御される第四のスイッチと、
前記第二の端子および接地間に接続され且つ前記制御信
号により制御される第五のスイッチと、前記第二の容量
および前記第三のスイッチの接続点と接地間に接続され
且つ制御信号により制御される第六のスイッチと、前記
第三の容量および前記第四のスイッチの接続点と接地間
に接続され且つ制御信号により制御される第七のスイッ
チとを含んで構成される６ 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。
ナログ入力信号を選択された基準電圧と加算する加算器
と、前記加算器の出力を積分するアナログ積分器と、前
記アナログ積分器の出力信号を量子化する比較器と、前
記比較器の出力信号を入力して前記加算器に対する制御
信号を発生する制御回路とを有し、前記加算器は第一お
よび第二の端子を有し、前記第１の端子に一端が接続さ
れ且つ制御信号により制御される第一のスイッチと、前
記第一のスイッチの他端および接地電位間に接続され且
つ制御信号により制御される第二のスイッチと、一端を
前記第二の端子に接続し且つ他端を前記第一のスイッチ
および第二のスイッチの接続点に接続された第一の容量
と、一端を正の基２ｆ！電圧に接続された第二の容量と
、前記第二の容量の他端および前記第二の端子間に接続
され且つ前記制御信号により制御される第三のスイッチ
と、一端を負の基準電圧に接続された第三の容量と、前
記第三の容量の他端および前記第二の端子間に接続され
且つ前記制御信号により制御される第四のスイッチと、
前記第二の端子および接地間に接続され且つ前記制御信
号により制御される第五のスイッチと、前記第二の容量
および前記第三のスイッチの接続点と接地間に接続され
且つ制御信号により制御される第六のスイッチと、前記
第三の容量および前記第四のスイッチの接続点と接地間
に接続され且つ制御信号により制御される第七のスイッ
チとを含んで構成される６ 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。
第１図は本発明の第一の実施例を示すオーバーサンプリ
ング型Ａ／Ｄ変換回路図である。
ング型Ａ／Ｄ変換回路図である。
第１図に示すように、本実施例は複数段交互に縦属接続
した加算器２およびアナログ積分器３と、最終段の積分
器３の出力と基準電圧とを比較する比較器４と、比較器
４の出力および外部クロック入力端子６からの外部クロ
ックを入力して各加算器２内のスイッチを制御する制御
回路５とを有し、比較器４の出力をディジタル出力端子
７に供給して構成される。すなわち、第１の端子よりア
ナログ信号を入力する第１の加算器２と、この第１の加
算器２の第２の端子を入力点に接続した第１のアナログ
積分器３と、このアナログ積分器３の出力を第１の端子
に接続した第２の加算器２と、この第２の加算器２の第
２の端子を入力点に接続した第２のアナログ積分器３と
、この第２のアナログ積分器３の出力信号および外部ク
ロックを入力し且つ接地電位を閾値入力として出力端子
７にディジタル信号を出力する比較器４と、この比＄２
器４の出力信号および外部クロックを入力とし且つス
イッチ制御信号を出力する制御回路５とを有している。
した加算器２およびアナログ積分器３と、最終段の積分
器３の出力と基準電圧とを比較する比較器４と、比較器
４の出力および外部クロック入力端子６からの外部クロ
ックを入力して各加算器２内のスイッチを制御する制御
回路５とを有し、比較器４の出力をディジタル出力端子
７に供給して構成される。すなわち、第１の端子よりア
ナログ信号を入力する第１の加算器２と、この第１の加
算器２の第２の端子を入力点に接続した第１のアナログ
積分器３と、このアナログ積分器３の出力を第１の端子
に接続した第２の加算器２と、この第２の加算器２の第
２の端子を入力点に接続した第２のアナログ積分器３と
、この第２のアナログ積分器３の出力信号および外部ク
ロックを入力し且つ接地電位を閾値入力として出力端子
７にディジタル信号を出力する比較器４と、この比＄２
器４の出力信号および外部クロックを入力とし且つス
イッチ制御信号を出力する制御回路５とを有している。
しかも、加算器２は第１の端子及び第２の端子を有し、
しかも第１の端子と接地電位間に直列接続され且つ制御
回路５からの制御信号により制御される第一のスイッチ
Ｓ１及び第二のスイッチＳ２と、一方を前記第２の端子
に接続し且つ他方を第１のスイッチＳ１と第２のスイフ
チＳ２の接続点に接続された第１の容量Ｃ］と、一方を
正の基準電圧＋Ｖｒに接続された第２の容量Ｃ２と、こ
の第２の容１０２の他端および前記第２の端子間に接続
され且つ前記制御信号により制御される第三のスイッチ
Ｓ３と、一方を負の基準電圧−Ｖｒに接続された第３の
容量Ｃ３と、この第３の容量Ｃ３の他端および前記第２
の端子間に接続され且つ前記制御信号により制御される
第４のスイッチＳ４と、前記第２の端子と接地間に接続
され且つ前記制御信号により制御される第５のスイッチ
Ｓ５と、第２の容量Ｃ２と接地間に接続された第６のス
イッチＳ６と、第３の容量Ｃ３と接地間に接続された第
７のスイッチＳ７とにより構成されている。
しかも第１の端子と接地電位間に直列接続され且つ制御
回路５からの制御信号により制御される第一のスイッチ
Ｓ１及び第二のスイッチＳ２と、一方を前記第２の端子
に接続し且つ他方を第１のスイッチＳ１と第２のスイフ
チＳ２の接続点に接続された第１の容量Ｃ］と、一方を
正の基準電圧＋Ｖｒに接続された第２の容量Ｃ２と、こ
の第２の容１０２の他端および前記第２の端子間に接続
され且つ前記制御信号により制御される第三のスイッチ
Ｓ３と、一方を負の基準電圧−Ｖｒに接続された第３の
容量Ｃ３と、この第３の容量Ｃ３の他端および前記第２
の端子間に接続され且つ前記制御信号により制御される
第４のスイッチＳ４と、前記第２の端子と接地間に接続
され且つ前記制御信号により制御される第５のスイッチ
Ｓ５と、第２の容量Ｃ２と接地間に接続された第６のス
イッチＳ６と、第３の容量Ｃ３と接地間に接続された第
７のスイッチＳ７とにより構成されている。
第２図は第１図における積分器および比較器のタイミン
グ図である。
グ図である。
第２図に示すように、第１の積分器および第２の積分器
は外部クロックに同期して積分と保持動作とを交互に繰
り返す。これにより、外部クロックの周期に同期して比
較器４は“１′°あるいは” ｏ ”を出力する。
は外部クロックに同期して積分と保持動作とを交互に繰
り返す。これにより、外部クロックの周期に同期して比
較器４は“１′°あるいは” ｏ ”を出力する。
以下、第１図および第２図を参照してオーバーサンプリ
ング型Ａ／Ｄ変換回路の動作を説明する。
ング型Ａ／Ｄ変換回路の動作を説明する。
まず、アナログ入力端子１から入力されたアナログ信号
は、第１の加算器２において制御回ｉｉ’８５から出力
される制御信号に従ってスイッチＳ］〜Ｓ７を動作させ
ることにより、正の基準電圧もしくは負の基準電圧と外
部クロック６とが°川（ｉｇｈ ”の期間に加算される
。この第一の加算器２の出力は第１のアナログ積分器３
において外部クロック６が’Ｈｉｇｈ”の期間積分され
る。さらに、この第１のアナログ積分器３の出力は前述
したのと同様に、第２の加算器２において制御回路５か
ら出力される制御信号に従って同様のスイッチを動作さ
せることにより、正の基準電圧もしくは負の基準電圧と
外部クロック６とが“Ｌｏｗの期間加算される。この第
２の加算器２の後段の第２のアナログ積分器３は第２の
加算器２の出力を外部クロック６が“’ Ｌ ｏ ｗ
”の期間積分する。
は、第１の加算器２において制御回ｉｉ’８５から出力
される制御信号に従ってスイッチＳ］〜Ｓ７を動作させ
ることにより、正の基準電圧もしくは負の基準電圧と外
部クロック６とが°川（ｉｇｈ ”の期間に加算される
。この第一の加算器２の出力は第１のアナログ積分器３
において外部クロック６が’Ｈｉｇｈ”の期間積分され
る。さらに、この第１のアナログ積分器３の出力は前述
したのと同様に、第２の加算器２において制御回路５か
ら出力される制御信号に従って同様のスイッチを動作さ
せることにより、正の基準電圧もしくは負の基準電圧と
外部クロック６とが“Ｌｏｗの期間加算される。この第
２の加算器２の後段の第２のアナログ積分器３は第２の
加算器２の出力を外部クロック６が“’ Ｌ ｏ ｗ
”の期間積分する。
また、比較器４は第２のアナログ積分器３の出力値を入
力し、この第２のアナログ積分器３の出力値か闇値であ
る接地電位と比較して正ならば“′〕°°を、逆に負な
らば゛０パをそれぞれ外部クロック６でラッチしてディ
ジタル出力端子７に出力する。一方、制御回路５は、比
較器４の出力が′“１°′のときに、各加算器２におい
て負の基準電圧が選択加算されるように各スイッチの制
御信号を出力する。また逆に、比較器４の出力が“Ｏパ
のときは、各加算器２において正の基準電圧を選択加算
するように各スイッチの制御信号を出力する。
力し、この第２のアナログ積分器３の出力値か闇値であ
る接地電位と比較して正ならば“′〕°°を、逆に負な
らば゛０パをそれぞれ外部クロック６でラッチしてディ
ジタル出力端子７に出力する。一方、制御回路５は、比
較器４の出力が′“１°′のときに、各加算器２におい
て負の基準電圧が選択加算されるように各スイッチの制
御信号を出力する。また逆に、比較器４の出力が“Ｏパ
のときは、各加算器２において正の基準電圧を選択加算
するように各スイッチの制御信号を出力する。
第３図は本発明の第二の実施例を示すオーバーサンプリ
ング型Ａ／Ｄ変換回路図である。
ング型Ａ／Ｄ変換回路図である。
第３図に示ずように、本実施例は前述した第一の実施例
と比較し、−段目の加算器８を除くと同一である。この
１段目の加算器８は、容量Ｃ４〜Ｃ８とスイッチ８８〜
Ｓ１２とを有して構成され、あらかじめアナログ入力端
子１からのアナログ入力信号と、正の基準電圧とを容量
Ｃ４及び容量Ｃ５により加算し、またアナログ入力信号
と負の基準電圧とを容量Ｃ６及びＣ７により加算するも
のである。これによれば、基準電圧の充電時間だけでな
く、アナログ入力信号の容量サンプリング時間をも無視
できるため、−段目のアナログ積分器３についてみると
、有効オーバーサンプリングクロックの期間の全てを積
分時間として使えるという利点がある。
と比較し、−段目の加算器８を除くと同一である。この
１段目の加算器８は、容量Ｃ４〜Ｃ８とスイッチ８８〜
Ｓ１２とを有して構成され、あらかじめアナログ入力端
子１からのアナログ入力信号と、正の基準電圧とを容量
Ｃ４及び容量Ｃ５により加算し、またアナログ入力信号
と負の基準電圧とを容量Ｃ６及びＣ７により加算するも
のである。これによれば、基準電圧の充電時間だけでな
く、アナログ入力信号の容量サンプリング時間をも無視
できるため、−段目のアナログ積分器３についてみると
、有効オーバーサンプリングクロックの期間の全てを積
分時間として使えるという利点がある。
要するに、上述した二つの実施例によれば、スイッチト
キャパシタで形成した加算器において、基準電圧あるい
は入力信号をあらかじめ容量に充電することが可能であ
るので、有効サンプリングクロック内で基準電圧あるい
は入力信号を容量に充電する充電時間を無視することが
できる。
キャパシタで形成した加算器において、基準電圧あるい
は入力信号をあらかじめ容量に充電することが可能であ
るので、有効サンプリングクロック内で基準電圧あるい
は入力信号を容量に充電する充電時間を無視することが
できる。
以上説明したように、本発明のオーバーサンプリング型
Ａ／Ｄ変換回路は、スイッチトキャパシタを用いた加算
器を改善すること、すなわち戻りの基準電圧をチャージ
する容量を正負それそｔしに用意し且つ各容量に常に正
又は負の基準電圧をチャージしておくことにより、基準
電圧の容量充電時間を省略することができ、オーバーサ
ンプリングクロックの殆んどをアナログ積分器での積分
時間に割り当てられるので、Ａ／Ｄ変換精度を向上させ
るという効果がある。
Ａ／Ｄ変換回路は、スイッチトキャパシタを用いた加算
器を改善すること、すなわち戻りの基準電圧をチャージ
する容量を正負それそｔしに用意し且つ各容量に常に正
又は負の基準電圧をチャージしておくことにより、基準
電圧の容量充電時間を省略することができ、オーバーサ
ンプリングクロックの殆んどをアナログ積分器での積分
時間に割り当てられるので、Ａ／Ｄ変換精度を向上させ
るという効果がある。
第１図は本発明の第一の実施例を示すオーバーサンプリ
ング型Ａ／Ｄ変換回路図、第２図は第１図における積分
器および比較器のタイミング図、第３図は本発明の第二
の実施例を示すオーバーサンプリング型Ａ／Ｄ変換回路
図、第４図は従来の一例を示すオーバーサンプリング型
Ａ／Ｄ変＃！！！！回路図である。 １・・・アナログ信号入力端子、２．８・・加′！：Ｌ
２′：ｉ、３・・アナログ積分器、４・・比較器、５・
制御回路、６・・外部クロック入力端子、７・・ディジ
タル１３力端子、８１〜Ｓ１２・・・スイッチ、Ｃ１〜
Ｃ７・容量素子。
ング型Ａ／Ｄ変換回路図、第２図は第１図における積分
器および比較器のタイミング図、第３図は本発明の第二
の実施例を示すオーバーサンプリング型Ａ／Ｄ変換回路
図、第４図は従来の一例を示すオーバーサンプリング型
Ａ／Ｄ変＃！！！！回路図である。 １・・・アナログ信号入力端子、２．８・・加′！：Ｌ
２′：ｉ、３・・アナログ積分器、４・・比較器、５・
制御回路、６・・外部クロック入力端子、７・・ディジ
タル１３力端子、８１〜Ｓ１２・・・スイッチ、Ｃ１〜
Ｃ７・容量素子。
Claims (1)
- アナログ入力信号を選択された基準電圧と加算する加算
器と、前記加算器の出力を積分するアナログ積分器と、
前記アナログ積分器の出力信号を量子化する比較器と、
前記比較器の出力信号を入力して前記加算器に対する制
御信号を発生する制御回路とを有し、前記加算器は第一
および第二の端子を有し、前記第１の端子に一端が接続
され且つ制御信号により制御される第一のスイッチと、
前記第一のスイッチの他端および接地電位間に接続され
且つ制御信号により制御される第二のスイッチと、一端
を前記第二の端子に接続し且つ他端を前記第一のスイッ
チおよび第二のスイッチの接続点に接続された第一の容
量と、一端を正の基準電圧に接続された第二の容量と、
前記第二の容量の他端および前記第二の端子間に接続さ
れ且つ前記制御信号により制御される第三のスイッチと
、一端を負の基準電圧に接続された第三の容量と、前記
第三の容量の他端および前記第二の端子間に接続され且
つ前記制御信号により制御される第四のスイッチと、前
記第二の端子および接地間に接続され且つ前記制御信号
により制御される第五のスイッチと、前記第二の容量お
よび前記第三のスイッチの接続点と接地間に接続され且
つ制御信号により制御される第六のスイッチと、前記第
三の容量および前記第四のスイッチの接続点と接地間に
接続され且つ制御信号により制御される第七のスイッチ
とを含むことを特徴とするオーバーサンプリング型Ａ／
Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023654A JP2626124B2 (ja) | 1990-02-02 | 1990-02-02 | オーバーサンプリング型ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023654A JP2626124B2 (ja) | 1990-02-02 | 1990-02-02 | オーバーサンプリング型ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03229519A true JPH03229519A (ja) | 1991-10-11 |
| JP2626124B2 JP2626124B2 (ja) | 1997-07-02 |
Family
ID=12116514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023654A Expired - Fee Related JP2626124B2 (ja) | 1990-02-02 | 1990-02-02 | オーバーサンプリング型ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626124B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6033739A (ja) * | 1983-08-04 | 1985-02-21 | Nec Corp | デルタ・シグマ変調器 |
| JPH01204528A (ja) * | 1988-02-10 | 1989-08-17 | Fujitsu Ltd | Ａ／ｄ変換器 |
-
1990
- 1990-02-02 JP JP2023654A patent/JP2626124B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6033739A (ja) * | 1983-08-04 | 1985-02-21 | Nec Corp | デルタ・シグマ変調器 |
| JPH01204528A (ja) * | 1988-02-10 | 1989-08-17 | Fujitsu Ltd | Ａ／ｄ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2626124B2 (ja) | 1997-07-02 |
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